Pmos晶体管及其形成方法、半导体器件及其形成方法
【专利摘要】一种PMOS晶体管及其形成方法、半导体器件及其形成方法。所述PMOS晶体管的形成方法包括：提供半导体衬底；在所述半导体衬底上形成第一栅极结构；在所述第一栅极结构两侧的半导体衬底内形成第一凹槽；在所述第一凹槽的底部和侧壁上形成缓冲应力材料层，并对所述缓冲应力材料层进行刻蚀，以形成缓冲应力层，位于所述第一凹槽底部上缓冲应力层的厚度与位于所述第一凹槽侧壁上缓冲应力层的厚度的比值为1:1～0.8；在包括缓冲应力层的第一凹槽内形成主应力层。本发明所形成PMOS晶体管和半导体器件的性能较佳。
【专利说明】PMOS晶体管及其形成方法、半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种PMOS晶体管及其形成方法、半导体器件及其形成方法。
【背景技术】
[0002]金属氧化物半导体(Metal-Oxide-Semiconductor,简称为M0S)晶体管已成为集成电路中常用的半导体器件。所述MOS晶体管包括:P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管。
[0003]随着半导体器件的元件密度和集成度的提高，PMOS晶体管或NMOS晶体管的栅极尺寸变得比以往更短。然而，PMOS晶体管或NMOS晶体管的栅极尺寸变短会产生短沟道效应，进而产生漏电流，影响CMOS晶体管的电学性能。现有技术主要通过提高晶体管沟道区的应力来提闻载流子迁移率，进而提闻晶体管的驱动电流，减少晶体管中的漏电流。
[0004]现有技术中，为了提高PMOS晶体管沟道区的应力，在PMOS晶体管源区和漏区形成材料为锗硅(SiGe)的主应力层，通过硅和锗硅之间晶格失配形成的压应力来提高PMOS晶体管沟道区中空穴的迁移率，从而提闻PMOS晶体管的性能。
[0005]现有工艺在形成上述PMOS晶体管时，包括:提供半导体衬底，并在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底内形成第一凹槽；在所述第一凹槽内形成锗硅层。
[0006]由于锗硅层中压应力与锗硅层中锗的含量有关，为了增大锗硅层的应力，使锗硅层中锗所占的原子数百分比大于30%。然而，由于锗硅层与半导体衬底(材料为硅)的晶格排列不同，导致锗硅层和半导体衬底在锗硅层与半导体衬底之间的接触面发生位错(Stackfalse),导致锗硅层中压应力在传递至PMOS晶体管的沟道区之前释放，锗硅层在提高PMOS晶体管沟道区中压应力的效果有限。
[0007]针对上述问题，现有工艺在第一凹槽内形成锗硅层之前，先在第一凹槽的底部和侧壁上形成锗硅的缓冲应力层，并使缓冲应力层中锗所占的原子数百分比保持在5%?25%之间，以避免或者减少锗硅层与半导体衬底在两者之间的接触面发生位错，使锗硅层中压应力能够传递至PMOS晶体管的沟道区，提高PMOS晶体管沟道区中压应力。
[0008]然而，在对包括缓冲应力层的PMOS晶体管进行测试时发现，PMOS晶体管沟道区中压应力并没有显著增加，通过在半导体衬底和锗硅层之间增加缓冲应力层来提高PMOS晶体管性能的效果有限。
【发明内容】
[0009]本发明解决的问题是提供一种PMOS晶体管及其形成方法、半导体器件及其形成方法，提高PMOS晶体管沟道区中空穴的迁移率，提高PMOS晶体管和包括PMOS晶体管的半导体器件的性能。
[0010]为解决上述问题，本发明提供一种PMOS晶体管的形成方法，包括:
[0011]提供半导体衬底；
[0012]在所述半导体衬底上形成第一栅极结构；
[0013]在所述第一栅极结构两侧的所述半导体衬底内形成第一凹槽；
[0014]在所述第一凹槽的底部和侧壁上形成缓冲应力材料层，并对所述缓冲应力材料层进行刻蚀，以形成缓冲应力层，位于所述第一凹槽底部上缓冲应力层的厚度与位于所述第一凹槽侧壁上缓冲应力层的厚度的比值为1:1?0.8 ;
[0015]在包括所述缓冲应力层的第一凹槽内形成主应力层。
[0016]可选的，所述缓冲应力层的材料为锗硅，所述缓冲应力层中锗所占的原子数百分比范围为5%?25%。
[0017]可选的，对所述缓冲应力材料层进行刻蚀的方法为干法刻蚀。
[0018]可选的，所述干法刻蚀的温度范围为0°C?1000°C，压强范围为Otorr?2000torr，射频电源的功率范围为OW?1000W，射频偏压的范围为30V?2000V，刻蚀气体为HC1、HBr和HF中的一种或任意组合，所述刻蚀气体的流量范围为Osccm?500sccm。
[0019]可选的，形成所述缓冲应力材料层、对所述缓冲应力材料层进行刻蚀和形成所述主应力层于同一设备中进行。
[0020]可选的，对所述缓冲应力材料层进行刻蚀与形成所述缓冲应力材料层同时进行。
[0021]可选的，对所述缓冲应力材料层进行刻蚀的方法为湿法刻蚀。
[0022]可选的，所述湿法刻蚀的溶液为无机碱性溶液，所述无机碱性溶液PH值的范围为8 ?14。
[0023]可选的，所述无机碱性溶液包括KOH、NaOH和NH4OH中的一种或者任意组合。
[0024]可选的，所述无机碱性溶液为氢氧化钾溶液，所述氢氧化钾溶液对(110)、( 100)和
(111)晶面上缓冲应力材料层的刻蚀速率比为1.5?2.5:1:1/500?1/250。
[0025]可选的，所述湿法刻蚀的溶液为有机碱性溶液。
[0026]可选的，所述有机碱性溶液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液对
(110)、(100)和(111)晶面上缓冲应力材料层的刻蚀速率比为1.5?2:1:1/50?1/30。
[0027]可选的，所述缓冲应力层的厚度范围为3nm?20nm。
[0028]可选的，所述主应力层的材料为含硼的锗硅，所述主应力层中锗所占的原子数百分比大于所述缓冲应力层中锗所占的原子数百分比，所述主应力层中锗所占的原子数百分比大于或者等于30%。
[0029]可选的，在包括所述缓冲应力层的第一凹槽内形成主应力层之后，还包括:在所述缓冲应力层和所述主应力层的上表面形成覆盖层。
[0030]可选的，所述覆盖层的材料为锗硅，所述覆盖层中锗所占的原子数百分比小于所述缓冲应力层中锗所占的原子数百分比，所述覆盖层中锗所占的原子数百分比为大于0%且小于或者等于10%。
[0031]可选的，所述第一栅极结构包括第一栅介质层和第一栅电极，在所述半导体衬底上形成第一栅极结构之后，且在所述第一栅极结构两侧的半导体衬底内形成第一凹槽之前，还包括:在所述半导体衬底上形成覆盖所述第一栅介质层的侧壁和第一栅电极的侧壁的偏移间隙壁；在所述第一栅电极顶部形成阻挡层；以所述阻挡层和所述偏移间隙壁为掩模，进行离子注入，在所述半导体衬底中形成轻掺杂区；在包括缓冲应力层的第一凹槽内形成主应力层之后，还包括:形成覆盖所述偏移间隙壁的侧壁的侧墙；以所述阻挡层和所述侧墙为掩模，进行离子注入，在所述主应力层中形成重掺杂区；在所述重掺杂区上形成金属硅化物层；在所述金属硅化物层、所述侧墙和所述阻挡层上形成第一层间介质层，并进行化学机械研磨，直至剩余的所述第一层间介质层的上表面与所述第一栅电极的上表面齐平。
[0032]相应的，本发明还提供了一种半导体器件的形成方法，所述半导体器件包括PMOS晶体管，所述PMOS晶体管采用上述任一项所述的PMOS晶体管的形成方法形成。
[0033]本发明提供了一种PMOS晶体管，包括:
[0034]半导体衬底；
[0035]位于所述半导体衬底上的栅极结构；
[0036]位于所述栅极结构两侧的半导体衬底内的主应力层；
[0037]位于所述主应力层和半导体衬底之间的缓冲应力层；
[0038]位于所述主应力层下方缓冲应力层的厚度与位于所述主应力层侧壁上缓冲应力层的厚度的比值为1:1?0.8。
[0039]相应的，本发明还提供了一种半导体器件，包括上述PMOS晶体管。
[0040]与现有技术相比，本发明的技术方案具有以下优点:
[0041]在半导体衬底上形成第一栅极结构，并在第一栅极结构两侧的半导体衬底内形成第一凹槽之后，在第一凹槽底部和侧壁上形成缓冲应力材料层，并对所述缓冲应力材料层进行刻蚀，以形成缓冲应力层，使位于第一凹槽底部上缓冲应力层的厚度与位于所述第一凹槽侧壁上缓冲应力层的厚度的比值为1:1?0.8。在第一凹槽容积相同，第一凹槽侧壁上缓冲应力层厚度相差不大的情况下，使除缓冲应力层外的第一凹槽内的容积较大，进而使所形成主应力层的体积较大，增大了施加于PMOS晶体管沟道区中的压应力，提高所形成的PMOS晶体管的性能，进而提高了包括PMOS晶体管的半导体器件的性能。
[0042]此外，所述缓冲应力层又作为后续形成主应力层时的籽晶层，能够提高所形成主应力层的结晶质量。
[0043]进一步的，形成所述缓冲应力材料层、对所述缓冲应力材料层进行刻蚀和形成所述主应力层于同一设备中进行，避免所形成的缓冲应力层表面在转移半导体衬底过程中与空气接触，进而避免缓冲应力层的表面发生氧化，防止氧化对主应力层的结晶质量造成影响，使缓冲应力层与主应力层的结合度较好，利于主应力层中应力转移至PMOS晶体管的沟道区域中，提高了所形成PMOS晶体管的性能。
[0044]而且，当采用干法刻蚀对所述缓冲应力材料层进行刻蚀时，还可使对所述缓冲应力材料层进行刻蚀与形成所述缓冲应力材料层同时进行。即在形成缓冲应力材料层的同时，对所形成的缓冲应力材料层进行干法非等向原位刻蚀。由于第一凹槽底部上缓冲应力材料层的沉积速率大于第一凹槽侧壁上缓冲应力材料层的沉积速率，而干法刻蚀对沉积于第一凹槽底部上缓冲应力材料层的刻蚀速率大于对沉积于第一凹槽侧壁上缓冲应力材料层的刻蚀速率，故能够在第一凹槽底部和侧壁上的缓冲应力材料层的厚度基本均匀增加，直至形成缓冲应力层。在避免缓冲应力层表面与空气接触而发生氧化的同时，还减少了转移半导体衬底的步骤，简化了形成PMOS晶体管的步骤，节约了形成PMOS晶体管的制作时间和工艺成本。
[0045]进一步的，采用湿法刻蚀对所述缓冲应力材料层进行刻蚀，直至形成所述缓冲应力层。所述湿法刻蚀的溶液为有机碱性溶液或PH值在8?14范围内的无机碱性溶液。由于硅不同晶面的悬挂键不同，有机碱性溶液和PH值在8?14范围内的无机碱性溶液对(100 )和(110)晶面上应力缓冲材料层的刻蚀速率远大于对(111)晶面上应力缓冲材料层的刻蚀速率,湿法刻蚀对位于第一凹槽底部上缓冲应力材料层的刻蚀速率大于对位于第一凹槽侧壁上缓冲应力材料层的刻蚀速率，使位于第一凹槽底部上缓冲应力层的厚度与位于所述第一凹槽侧壁上缓冲应力层的厚度的比值逐步接近1:1?0.8，最终在第一凹槽底部和侧壁上形成缓冲应力层。且由于通过湿法刻蚀形成缓冲应力层时，不存在离子轰击作用，所形成缓冲应力层的表面均匀平整，利于后续主应力层的形成，所形成PMOS晶体管的性能好。
[0046]进一步的，所述主应力层的材料为含硼的锗硅，可在形成主应力层中锗硅的同时或者在主应力层中锗硅形成之后，对主应力层进行硼离子掺杂，形成主应力层。主应力层中硼离子能够降低主应力层的电阻，所述缓冲应力层能够阻挡主应力层中硼掺杂离子向后续形成的PMOS晶体管的沟道区域扩散，防止沟道击穿以及重掺杂区短路，提高了所形成的PMOS晶体管的性能。
[0047]进一步的，在缓冲应力层和主应力层形成之后，在缓冲应力层和主应力层的上表面形成覆盖层。由于所形成覆盖层的表面平坦，利于后续重掺杂区离子注入工艺，使所形成重掺杂区的形貌更佳，进而使所形成PMOS晶体管的性能更好。
【专利附图】
【附图说明】
[0048]图1?图11是本发明PMOS晶体管的形成方法第一实施例的示意图；
[0049]图12是本发明PMOS晶体管的形成方法第二实施例的示意图。
【具体实施方式】
[0050]发明人经过研究发现，尽管缓冲应力层能够避免主应力层与半导体衬底在两者之间的接触面发生位错，提高主应力层结晶质量，使后续形成锗硅层中压应力能够完全转移至PMOS晶体管的沟道区域中，并且可以阻挡主应力层中硼掺杂离子向沟道方向的扩散。但是，由于第一凹槽的深宽比较大，以及锗硅在(100)晶面的生长速度远大于在(111)晶面的生长速度，锗娃生长时阶梯覆盖能力(step coverage)有限,使得第一凹槽侧壁上缓冲应力层的厚度比底部上缓冲应力层的厚度薄得多(厚度比范围为1:3?5)。
[0051]而且，为了保证第一凹槽侧壁上应力缓冲层可以起到籽晶层和阻挡主应力层中硼掺杂离子向沟道区中扩散的作用，位于第一凹槽侧壁上缓冲应力层需大于一定的厚度。这样，导致第一凹槽底部上缓冲应力层太厚，第一凹槽内用于生长主应力层的容积减小。而锗硅层(包括主应力层和缓冲应力层)中压应力与锗硅层中锗的含量有关，大部分压应力由锗硅主应力层提供，主应力层体积变小导致整个锗硅层中压应力变小，进而导致施加于所形成PMOS晶体管沟道区中的压应力变小，造成PMOS器件性能提高有限。
[0052]发明人经过进一步研究发现，可在缓冲应力材料层形成过程中或者在缓冲应力材料层形成之后对所形成的缓冲应力材料层进行刻蚀，以形成缓冲应力层，使位于第一凹槽底部的缓冲应力材料层的厚度与位于第一凹槽侧壁上缓冲应力材料层的厚度的比值在1:1?0.8范围内。在保证第一凹槽侧壁上缓冲应力层厚度大于一定厚度的前提下，使第一凹槽底部上缓冲应力层厚度较小，从而使后续用于生长主应力层的第一凹槽容积较大，第一凹槽内主应力层的体积较大，增大了主应力层施加于PMOS晶体管沟道区中的压应力，提高所形成的PMOS晶体管的性能。
[0053]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0054]第一实施例
[0055]参考图1，提供半导体衬底201a，所述半导体衬底201a中形成有浅沟槽隔离结构203，相邻浅沟槽隔离结构203之间的半导体衬底201a为所形成PMOS晶体管的有源区。
[0056]本实施例中，所述半导体衬底201a的材料为单晶硅或者绝缘体上硅。所述浅沟槽隔离结构203的材料为氧化硅，所述浅沟槽隔离结构203的形成工艺为本领域技术人员所熟知，在此不作赘述。
[0057]继续参考图1，在所述半导体衬底201a上形成第一栅极结构205。
[0058]具体的，所述第一栅极结构205包括位于所述半导体衬底201a上的第一栅介质层205a和位于所述第一栅介质层205a上的第一栅电极205b。
[0059]所述第一栅介质层205a的材料可为氧化硅、氮氧化硅、氮化硅之一或组合；所述第一栅介质层205a的材料还可为二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆娃、氧化钽、氧化钛、氧化钡银钛、氧化钡钛、氧化银钛、氧化钇、氧化招、氧化铅钪钽或银酸铅锌等高k金属氧化物的一种或多种。
[0060]所述第一栅电极205b的材料可为多晶硅；所述第一栅电极205b的材料还可为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN、WSi 等金属材料的一种或多种。
[0061]本实施例中，所述第一栅介质层205a的材料为氧化娃,所述第一栅电极205b的材料为多晶娃。形成所述第一栅介质层205a和第一栅电极205b的方法为本领域技术人员所熟知，在此不再赘述。
[0062]继续参考图1，在所述半导体衬底201a上形成覆盖所述第一栅极结构205侧壁的偏移间隙壁207a。
[0063]本实施例中，所述偏移间隙壁207a的材料为氮化硅。形成所述偏移间隙壁207a的方法可为化学气相沉积工艺。
[0064]继续参考图1，在所述第一栅电极205b顶部形成阻挡层209。
[0065]本实施例中，所述阻挡层209的材料为氮化硅，形成所述阻挡层209的方法可为化学气相沉积工艺。所述阻挡层209用以在后续工艺(如第一凹槽的形成工艺、金属硅化物层的形成工艺等)中保护所述第一栅电极205b。
[0066]继续参考图1，以所述阻挡层209和所述偏移间隙壁207a为掩模，进行离子注入，在所述半导体衬底201a中形成轻掺杂区(未图示)。
[0067]对于PMOS晶体管，所述离子注入的掺杂离子的导电类型为P型，如硼离子或者二氟化硼离子等。在形成轻掺杂区之后，还可包括:对所述半导体衬底201a进行热处理，使轻掺杂区中的P型掺杂离子发生纵向与横向的均匀扩散。
[0068]继续参考图1，在所述半导体衬底20Ia上形成覆盖所述偏移间隙壁207a的侧壁和阻挡层209的侧壁的伪侧墙211。
[0069]具体的，所述伪侧墙211可为单层结构，其材料可为氮化硅。所述伪侧墙211还可为叠层结构，其包括位于所述半导体衬底201a上覆盖所述偏移间隙壁207a和阻挡层209侧壁的氧化硅层(未图示)和位于所述氧化硅层上的氮化硅层(未图示)。所述伪侧墙211用以在形成第一凹槽过程中保护所述偏移间隙壁207a免受损伤，以及作为后续形成第一凹槽的掩模。
[0070]本实施例中，所述伪侧墙211可为单层结构，其材料可为氮化硅。
[0071]参考图2，以所述阻挡层209和伪侧墙211为掩模，对图1中所述半导体衬底201a进行刻蚀，在伪侧墙211两侧的半导体衬底201b中形成第一凹槽213a。
[0072]本实施例中，所述第一凹槽213a呈西格玛状。形成所述第一凹槽213a可包括:以图1中所述阻挡层209和伪侧墙211为掩模，对伪侧墙211两侧的所述半导体衬底201a进行干法刻蚀，在所述半导体衬底201a中形成侧壁与底部垂直的开口(未图示)；对所述开口进行湿法刻蚀，直至在所述半导体衬底201b中形成呈西格玛状的第一凹槽213a。
[0073]在其他实施例中，所述第一凹槽213a还可为碗型凹槽，即所述第一凹槽213a的侧壁与底部接近垂直。
[0074]参考图3，在图2中所述第一凹槽213a的底部和侧壁上形成缓冲应力材料层215a，以形成包括缓冲应力材料层215a的第一凹槽213b。
[0075]本实施例中，所述缓冲应力材料层215a的材料为锗硅，所述缓冲应力材料层215a中锗所占的原子数百分比范围为5%?25%。如所述缓冲应力材料层215a中锗所占的原子数百分比为5%、15%、20%或25%等。形成所述缓冲应力材料层215a的方法可为化学气相沉积工艺或者原子层沉积工艺。
[0076]本实施例中，在形成缓冲应力材料层215a过程中，向沉积设备内通入的反应气体包括HCl、HBr和HF中的一种或任意组合，以避免所形成的锗硅附着于材料为氧化硅(浅沟槽隔离结构203)和氮化硅(阻挡层209和伪侧墙211)的结构上。此时，沉积室内反应气体的流量范围为Osccm?500sccm，温度范围为100°C?1000°C，压强范围为Otorr?2000torr，射频电源的功率范围为OW?1000W，射频偏压为0V。
[0077]本实施例中，在形成缓冲应力材料层215a过程中，受到锗原子和硅原子重力作用，形成于第一凹槽213b底部上缓冲应力材料层215a的厚度d31与形成于第一凹槽213b侧壁上缓冲应力材料层215a的厚度dn和d21的比值范围为3?5:1。
[0078]参考图5，对图3中所述缓冲应力材料层215a进行刻蚀，以在第一凹槽213c中形成缓冲应力层215b，使位于所述第一凹槽213c底部上缓冲应力层215b的厚度d32与位于所述第一凹槽213c侧壁上缓冲应力层215b的厚度d12和d22的比值为1:1?0.8。例如，厚度d32与厚度d12的比值为1:1、1:0.9或1:0.8等；厚度d32与厚度d22的比值为1:1、1:0.95或1:0.8等。
[0079]本实施例中，对图3中所述缓冲应力材料层215a进行刻蚀的方法可为湿法刻蚀。所述湿法刻蚀的溶液可为有机碱性溶液，还可为无机碱性溶液。
[0080]参考图3?图5，其中，图4为图3中缓冲应力材料层215a的放大图，图4中虚线示出了湿法刻蚀之后所形成的缓冲应力层215b的上表面；被虚线所包围的实线示出了湿法刻蚀之前缓冲应力层215a的上表面。
[0081]所述湿法刻蚀的溶液为有机碱性溶液时，所述有机碱性溶液可为四甲基氢氧化铵(Tetramethy lammonium Hydroxide,简称为 TMAH)。所述四甲基氢氧化铵对(110)、( 100)和(111)晶面上缓冲应力材料层215a的刻蚀速率比为1.5?2:1:1/50?1/30。例如，四甲基氢氧化铵对(110)、(100)和(111)晶面上缓冲应力材料层215a的刻蚀速率比为
1.5:1:1/50,1.5:1:1/30、2:1:1/50、2:1:1/30 或 1.7:1:1/40 等。
[0082]所述湿法刻蚀的溶液为无机碱性溶液时,所述无机碱性溶液PH值的范围为8?
14。所述无机碱性溶液为K0H、Na0H和NH4OH中的一种或者任意组合。例如，所述述湿法刻蚀的溶液为氢氧化钾溶液，所述氢氧化钾溶液对(110)、( 100)和(111)晶面上缓冲应力材料层的刻蚀速率比为1.5?2.5:1:1/500?1/250。例如，氢氧化钾溶液对(110)、( 100)和
(111)晶面上缓冲应力材料层的刻蚀速率比为1.5:1:1/500,1.5:1:1/250,2.5:1:1/500、
2.5:1:1/250 或 2:1:1/300 等。
[0083]由于硅不同晶面的悬挂键不同，有机碱性溶液或PH值在8?14范围内的无机碱性溶液对(110)晶面上应力缓冲材料层215a的刻蚀速率大于对(100)晶面上应力缓冲材料层215a的刻蚀速率，且上述碱性溶液对晶面(100)和(110)晶面上应力缓冲材料层215a的刻蚀速率远大于对(111)晶面上应力缓冲材料层215a的刻蚀速率。故能够通过有机碱性溶液或PH值在8?14范围内的无机碱性溶液对应力缓冲材料层215a进行湿法刻蚀，使图3中位于第一凹槽213b底部上缓冲应力材料层215a (晶面为(100))的厚度逐步与位于第一凹槽213b侧壁上缓冲应力材料层215a (晶面为(110 )和(111))的厚度接近，最终在图5中第一凹槽213c的底部和侧壁上形成缓冲应力层215b，使位于第一凹槽213c底部上缓冲应力层215b的厚度d32与位于第一凹槽213c侧壁上缓冲应力层215b的厚度d12和d22的比值均在1:1?0.8范围内(SP d32:d12和d32:d22均在1:1?0.8范围内)。
[0084]而且，在通过湿法刻蚀形成缓冲应力层215b时，不存在离子轰击作用，所形成缓冲应力层215b的表面均匀平整，缓冲应力层215b的形貌较佳，利于后续主应力层的形成，所形成PMOS晶体管的性能好。
[0085]本实施例中，由于位于第一凹槽213c底部上缓冲应力层215b的厚度d32与位于第一凹槽213c侧壁上缓冲应力层215b的厚度d12和d22的比值在1:1?0.8范围内，在第一凹槽213a容积相同，第一凹槽213a侧壁上缓冲应力层厚度相差不大的情况下，使除缓冲应力层215b外的第一凹槽213c内的容积较大，进而使后续形成的主应力层体积较大。所述缓冲应力层215b能够减少后续形成的主应力层和半导体衬底210b之间接触面的严重位错(Stack false)，防止主应力层中压应力在传递至PMOS晶体管的沟道区之前释放的同时，增大了所形成主应力层的体积，提高所形成PMOS晶体管的电学性能。
[0086]另外，所述缓冲应力层215b又可作为形成的主应力层的籽晶层，后续在缓冲应力层215b上形成主应力层时，能够提高所形成主应力层的结晶质量。
[0087]而且，在后续形成主应力层过程，会对所述主应力层进行硼离子掺杂，以减小主应力层的电阻。而所述缓冲应力层215b无需进行硼离子掺杂，所述缓冲应力层215b能够阻挡主应力层中硼掺杂离子向后续形成的PMOS晶体管的沟道区域扩散，防止沟道击穿以及重掺杂区短路。
[0088]参考图6，在图5中除所述缓冲应力层215b外的第一凹槽213c内形成主应力层217。
[0089]本实施例中，所述主应力层217的材料为锗硅，所述主应力层217中锗所占的原子数百分比大于或者等于30%。如所述主应力层217中锗所占的原子数百分比为30%、35%、55%或70%等。形成所述主应力层217的方法可为化学气相沉积工艺或者外延生长工艺。
[0090]由于位于第一凹槽213c底部上缓冲应力层215b的厚度与位于所述第一凹槽213c侧壁上缓冲应力层215b的厚度的比值为1:1?0.8，在第一凹槽213a容积相同，第一凹槽侧壁213c底部和侧壁上缓冲应力层215b厚度相差不大的情况下，使除缓冲应力层215b外的第一凹槽213c容积较大，进而使所形成主应力层217的体积较大，增大了施加于PMOS晶体管沟道区中的压应力，提高了后续形成PMOS晶体管沟道区中空穴的迁移率，提高所形成的PMOS晶体管的性能。
[0091]需要说明的是，在通过化学气相沉积工艺形成所述主应力层217时，还可在沉积室内通入HCl气体，以避免所形成的锗硅附着于半导体衬底201b中的浅沟槽隔离结构203、阻挡层209和伪侧墙211上。另外，在通过化学气相沉积工艺形成所述主应力层217的同时，或者，在主应力层217形成之后，还可对所形成的主应力层217进行硼离子原位掺杂，以降低主应力层217的电阻。
[0092]还需要说明的是，当采用湿法刻蚀对图3中所述缓冲应力材料层215a进行刻蚀，以形成缓冲应力层215b时，在图2中所述第一凹槽213a的底部和侧壁上形成缓冲应力材料层215a、对图3中所述缓冲应力材料层215a进行湿法刻蚀以及在包括缓冲应力层215b的第一凹槽213c内形成主应力层217于同一设备中进行，避免所形成的缓冲应力层215b表面与空气接触，避免缓冲应力层215b的表面发生氧化，避免氧化对主应力层217的结晶质量造成影响，使缓冲应力层215b与主应力层217的结合度较好，利于主应力层217中应力转移至PMOS晶体管的沟道区域中，提高了所形成PMOS晶体管的性能。
[0093]具体的，所述缓冲应力层215b的厚度范围为3nm?20nm。如缓冲应力层215b的厚度为3nm、5nm、10nm、15nm、17nm或20nm。在对主应力层217进行离子注入，形成导电类型为P型的重掺杂区之后，所述缓冲应力层215b能够阻挡主应力层217中硼离子向半导体衬底201b扩散,避免所形成PMOS晶体管的沟道区域击穿(punch through),提高所形成的PMOS晶体管的电学性能。
[0094]但是，若缓冲应力层215b的厚度小于3nm，其不足以阻挡主应力层217中硼离子向半导体衬底201b扩散，所形成PMOS晶体管的电学性能较差；若缓冲应力层215b的厚度大于20nm，又会导致图5中包括缓冲应力层215b的第一凹槽213c的容积减小，进而导致图7中主应力层217体积小，主应力层217施加于PMOS晶体管沟道区的压应力减小，主应力层217在提高PMOS晶体管沟道区中空穴迁移率的效果有限。
[0095]需要说明的是，在图5中除缓冲应力层215b外的第一凹槽213c中形成主应力层217时，化学气相沉积工艺中反应离子会对已形成的缓冲应力层215b表面存在一定的轰击作用，使缓冲应力层215b减薄。但由于化学气相沉积工艺中反应离子的速率较小，缓冲应力层215b的减薄量较小，对PMOS晶体管的性能影响不大。
[0096]还需要说明的是，为了保证所形成的主应力层217能够将图5中除缓冲应力层215b外的第一凹槽213c完全填满，本实施例中所形成的主应力层217的上表面略高于所述缓冲应力层215b的上表面。在其他实施例中，还可使主应力层217的上表面与所述缓冲应力层215b的上表面齐平。
[0097]继续参考图6，形成覆盖所述缓冲应力层215b和主应力层217的覆盖层219。
[0098]具体的，所述覆盖层219的材料为硅或者锗硅。形成所述覆盖层219的方法为化学气相沉积工艺或者原子层沉积工艺。所述覆盖层219的厚度范围为50埃?250埃。
[0099]当所述覆盖层219的材料为锗硅时，所述覆盖层219中锗所占的原子数百分比小于所述缓冲应力层215b中锗所占的原子数百分比，所述覆盖层219中锗所占的原子数百分比大于0%且小于等于10%。如所述覆盖层219中锗所占的原子数百分比为1%、3%、5%、8%、9% 或 10% ο
[0100]本实施例中，所述覆盖层219的材料为硅。
[0101]所述覆盖层219用于防止后续形成的金属硅化物层直接形成在主应力层217上，避免主应力层217与金属硅化物层的接触面之间发生位错，进而避免造成大的漏电流。
[0102]而且，由于不同晶面位置锗硅的生长速度不同，主应力层217和缓冲应力层215b的表面不完全齐平，不利于后续重掺杂区离子注入工艺、金属硅化物的形成工艺以及金属插塞的形成工艺。通过在应力缓冲层215b和主应力层217的上表面形成表面平坦的覆盖层219，能够使后续重掺杂区离子注入工艺、金属硅化物和金属插塞的形成工艺更简单，使所形成重掺杂区、金属硅化物层和设置于重掺杂区上方金属插塞的形貌更佳。
[0103]在其他实施例中，还可省略形成所述覆盖层219的步骤。
[0104]参考图7，去除图6中所述伪侧墙211。
[0105]本实施例中，去除图6中所述伪侧墙211的方法为湿法刻蚀，其具体刻蚀工艺为本领域技术人员所熟知，在此不再赘述。
[0106]继续参考图7，在所述半导体衬底201b和部分所述覆盖层219上形成覆盖所述阻挡层209的侧壁和所述偏移间隙壁207a的侧壁的侧墙221a。
[0107]本实施例中，所述侧墙221a的材料为氮化硅，其具体形成工艺为本领域技术人员所熟知，在此不再赘述。
[0108]在其他实施例中，还可不去除所述伪侧墙211，在所述伪侧墙211的侧壁上直接形成侧墙221a。
[0109]在所述侧墙221a形成之后，以所述阻挡层209和所述侧墙221a为掩模，进行离子注入，在所述主应力层217中形成重掺杂区(未图示)。
[0110]对于PMOS晶体管，重掺杂区中掺杂离子的导电类型为P型，如硼离子或者二氟化硼离子。
[0111]参考图8，在所述覆盖层219上形成金属硅化物层223。
[0112]所述金属硅化物层223用于降低重掺杂区与后续形成金属插塞相接触处的接触电阻。所述金属硅化物层223的材料可为镍硅化合物。所述金属硅化物层223的形成工艺可为沉积工艺或选择性外延生长工艺。
[0113]本实施例中，所述金属硅化物层223的形成工艺为沉积工艺。
[0114]在形成金属硅化物层223之后，还包括:进行退火工艺，以改变金属硅化物层223的结晶类型。
[0115]继续参考图8，在浅沟槽隔离结构203、金属硅化物层223、阻挡层209和侧墙221a上形成第一层间介质层225a。
[0116]本实施例中，所述第一层间介质层225a的材料可为氧化硅或氮氧化硅等。形成第一层间介质层225a的方法可为化学气相沉积。
[0117]参考图9,对图8中所述第一层间介质层225a、阻挡层209、侧墙22la、第一栅电极205b和偏移间隙壁207a进行化学机械研磨，直至剩余的所述第一层间介质层225b、偏移间隙壁207b、第一栅电极205c和侧墙221b的上表面齐平。
[0118]参考图10，依次去除图9中剩余的所述第一栅电极205c和第一栅介质层205a至暴露出所述半导体衬底201b,以形成第二凹槽(未图不)。
[0119]本实施例中，去除所述第一栅电极205c和第一栅介质层205a的方法可为干法刻蚀，也可为湿法刻蚀，其不限制本发明的保护范围。
[0120]继续参考图10，在所述第二凹槽中形成第二栅极结构227。
[0121]本实施例中，所述第二栅极结构227包括第二栅介质层227a和第二栅电极227b。所述第二栅介质层227a位于第二凹槽底部的半导体衬底201b上；所述第二栅电极227b位于所述第二栅介质层和227a上。所述第二栅极结构227用以控制PMOS晶体管沟道开启。
[0122]所述第二栅介质层227a的材料可以是二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化错、氧化错娃、氧化钽、氧化钛、氧化钡银钛、氧化钡钛、氧化银钛、氧化钇、氧化招、氧化铅钪钽或铌酸铅锌等高k金属氧化物的一种或多种。所述第二栅电极227b的材料可以为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN、WSi 等金属材料的一种或多种。
[0123]在另一个实施例中，所述第一栅介质层205a的材料为金属氧化物，所述第一栅电极205b的材料为多晶硅。在进行化学机械研磨之后，还可仅去除所述第一栅电极205c，在第一栅介质层205a上直接形成第二栅电极，由第一栅介质层205a和第二栅电极共同作为所形成PMOS晶体管的栅极结构。
[0124]在又一个实施例中，所述第一栅介质层205a的材料为金属氧化物，所述第一栅电极 205b 的材料为 Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN、WSi 等金属材料的一种或多种。在进行化学机械研磨之后，以第一栅介质层205a和剩余的第一栅电极205c共同作为所形成PMOS晶体管的栅极结构。
[0125]在再一个实施例中，所述第一栅介质层205a的材料为氧化硅、氮氧化硅、氮化硅之一或组合，所述第一栅电极205b的材料为多晶硅。在进行化学机械研磨之后，以第一栅介质层205a和剩余的第一栅电极205c共同作为所形成PMOS晶体管的栅极结构。
[0126]参考图11，在图10中所述第一层间介质层225b、侧墙221b和和第二栅电极227b上形成第二层间介质层229。
[0127]所述第二层间介质层229的材料为低k或者超低k材料，形成所述第二层间介质层229的方法可为化学气相沉积工艺。
[0128]继续参考图11，在金属娃化物层223上方的第一层间介质层225b和第二层间介质层229中形成与所述金属硅化物层223连接的第一金属插塞231，以及在所述第二栅电极227b上方第二层间介质层229中形成与所述第二栅电极227b连接的第二金属插塞233。
[0129]所述第一金属插塞231用于使金属硅化物层223下方的重掺杂区与外部电源实现电连接。所述第二金属插塞233用于使所述第二栅电极227b与外部电源实现电连接。
[0130]本实施例中，所述第一金属插塞231和第二金属插塞233的材料可为铜,其具体形成工艺为本领域技术人员所熟知，在此不做赘述。
[0131]本实施例中，形成于第一凹槽213c底部上缓冲应力层215b的厚度与位于所述第一凹槽213c侧壁上缓冲应力层215b的厚度的比值为1:1?0.8。在第一凹槽213a容积相同，第一凹槽213c侧壁上缓冲应力层215b厚度相差不大的情况下，使除缓冲应力层215b外的第一凹槽213c内的容积较大，进而使所形成主应力层217的体积较大，施加于PMOS晶体管沟道区中的压应力更大，所形成的PMOS晶体管的性能更好。
[0132]第二实施例
[0133]参考图12，在图3中半导体结构形成之后，对图3中所述缓冲应力材料层215a进行干法刻蚀。干法刻蚀之后形成的缓冲应力层215c如图12所示。
[0134]具体的，所述干法刻蚀的温度范围为0°C?1000°C，压强范围为Otorr?2000torr，射频电源的功率范围为OW?1000W，射频偏压的范围为30V?2000V，刻蚀气体为HCl、HBr和HF中的一种或任意组合，所述刻蚀气体的流量范围为Osccm?500sccm。此时，干法刻蚀对图3中位于第一凹槽213b底部上缓冲应力材料层215a的刻蚀速率大于对位于第一凹槽213b侧壁上缓冲应力材料层215a的刻蚀速率，使位于图3中第一凹槽213b底部上缓冲应力材料层215a的厚度与位于第一凹槽213b侧壁上缓冲应力材料层215a的厚度逐步接近，直至形成缓冲应力层215c。位于第一凹槽213d底部上缓冲应力层215c的厚度d34与位于第一凹槽213d侧壁上缓冲应力层215c的厚度d14和d24的比值均在1:1?
0.8范围内。
[0135]由于第一凹槽213a底部上缓冲应力材料层的沉积速率大于第一凹槽213a侧壁上缓冲应力材料层的沉积速率，而干法刻蚀对沉积于第一凹槽213a底部上缓冲应力材料层的刻蚀速率大于对沉积于第一凹槽213a侧壁上缓冲应力材料层的刻蚀速率，因此，能够使位于第一凹槽213a底部和侧壁上的缓冲应力材料层的厚度基本均匀增加，直至形成缓冲应力层215c。
[0136]又由于刻蚀气体中包含HCl、HBr和HF中的一种或任意组合，此时所形成的锗硅不会生长于材料为氧化硅和氮化硅的结构上，可避免缓冲应力材料层形成于浅沟槽隔离结构203、阻挡层209和伪侧墙211上。
[0137]由图5和图12可知，通过湿法刻蚀形成的缓冲应力层215b的上表面与(111)和(100)晶面平行，而通过干法刻蚀形成的缓冲应力层215c的上表面更加连续，近似呈圆弧形。
[0138]需要说明的是，现有工艺中为了避免所形成的锗硅生长于浅沟槽隔离结构203、阻挡层209和伪侧墙211上，在形成锗硅时，也会向形成锗硅的设备中通入HC1。但是，由于形成锗硅时射频电源的功率为0V，HCI对所形成的锗硅进行各向同性刻蚀，而位于第一凹槽底部锗硅的沉积速率仍大于第一凹槽侧壁上锗硅的沉积速率，位于第一凹槽底部上缓冲应力层的厚度仍远大于第一凹槽侧壁上缓冲应力层的厚度。即使通入HCI也无法改善所形成缓冲应力层的形貌。
[0139]还需要说明的是，当采用干法刻蚀对图3中所述缓冲应力材料层215a进行刻蚀，以形成图12中缓冲应力层215c时，在图2中所述第一凹槽213a的底部和侧壁上形成缓冲应力材料层215a、对图3中所述缓冲应力材料层215a进行干法刻蚀或者湿法刻蚀以及在包括缓冲应力层215c的第一凹槽213d内形成主应力层于同一设备中进行，避免所形成的缓冲应力层215c表面与空气接触,避免缓冲应力层215c的表面发生氧化,避免氧化对主应力层的结晶质量造成影响，使缓冲应力层215c与主应力层的结合度较好，利于主应力层中应力转移至PMOS晶体管的沟道区域中，提高了所形成PMOS晶体管的性能。
[0140]在其他实施例中，在图2中第一凹槽213a形成之后，可在形成图3中缓冲应力材料层215a的同时，对所形成的缓冲应力材料层215a进行干法刻蚀(即干法非等向原位刻蚀)，直至形成缓冲应力层215c。然后，在缓冲应力层215c原位形成主应力层。
[0141]所述干法刻蚀的温度范围为100°C?1000°C，压强范围为Otorr?2000torr，射频电源的功率范围为OW?1000W，射频偏压的范围为30V?2000V，刻蚀气体为HCl、HBr和HF中的一种或任意组合,所述刻蚀气体的流量范围为Osccm?500sccm。
[0142]对于形成缓冲应力材料层215a和对所形成的缓冲应力材料层215a进行干法刻蚀同时进行的实施例，在避免缓冲应力层215c表面与空气接触而发生氧化的同时，还减少了转移半导体衬底201b的步骤，简化了形成PMOS晶体管的步骤，节约了形成PMOS晶体管的制作时间和工艺成本。
[0143]本实施例中，在形成图12中缓冲应力层215c之后，PMOS晶体管的形成工艺请参考第一实施例，在此不再赘述。
[0144]相应的,本实施例还提供了一种PMOS晶体管,包括:
[0145]半导体衬底；
[0146]位于半导体衬底上的栅极结构；
[0147]位于所述栅极结构两侧的半导体衬底内的主应力层；
[0148]位于所述主应力层和半导体衬底之间的缓冲应力层；
[0149]位于所述主应力层下方缓冲应力层的厚度与位于所述主应力层侧壁上缓冲应力层的厚度的比值为1:1?0.8。
[0150]其具体结构可参考上述实施例，在此不再赘述。
[0151]所述主应力层和缓冲应力层的材料为锗硅，所述缓冲应力层中锗所占的原子数百分比大于所述主应力层中锗所占的原子数百分比。
[0152]所述主应力层中锗所占的原子数百分比大于30%，所述缓冲应力层中锗所占的原子数百分比大于等于5%且小于等于25%。所述缓冲应力层的厚度范围为3nm?20nm。
[0153]所述栅极结构包括栅介质层和栅极，所述栅极位于所述栅介质层上。
[0154]所述栅介质层的材料可为氧化硅、氮氧化硅、氮化硅之一或组合；相应的，所述栅极的材料为多晶硅。
[0155]所述栅介质层的材料还可为金属氧化物；相应的，所述栅极的材料可为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN、WSi 等金属材料的一种或多种。
[0156]所述主应力层和缓冲应力层上还可形成有覆盖层。所述覆盖层的材料为硅或者锗硅。当所述覆盖层的材料为锗硅时，所述覆盖层中锗所占的原子数百分比小于所述缓冲应力层中锗所占的原子数百分比。所述覆盖层中锗所占的原子数百分比大于0%且小于等于10%。
[0157]需要说明的是，所述PMOS晶体管可采用上一实施例中PMOS晶体管的形成方法形成，但本发明不限于此。
[0158]本实施例中，由于位于主应力层下方缓冲应力层的厚度与位于主应力层侧壁上缓冲应力层的厚度的比值为1:1?0.8，使位于缓冲应力层上主应力层的体积更大，施加于PMOS晶体管沟道区中的压应力更大，PMOS晶体管中载流子的迁移率更快，PMOS晶体管的半导体器件的性能也更好。
[0159]本实施例还提供了一种包括上述PMOS晶体管的半导体器件及其形成方法。所述半导体器件中的PMOS晶体管可采用上述PMOS晶体管的形成方法形成。
[0160]具体的，包括上述PMOS晶体管的半导体器件可为CMOS晶体管。在形成半导体器件中PMOS晶体管的缓冲应力层和主应力层时，可在整个半导体器件区域表面依次形成保护层和光刻胶层，再通过光刻工艺去除PMOS晶体管所在区域上的光刻胶层，剩余位于NMOS晶体管区域的保护层能够在后续工艺中保护所述NMOS区域，以及避免锗硅生长于NMOS晶体管区域上，对后续NMOS晶体管的形成工艺造成影响；然后以剩余的光刻胶层为掩模，对PMOS晶体管所在区域上的保护层进行刻蚀，至形成覆盖PMOS晶体管中阻挡层和偏移间隙壁侧壁的伪侧墙，所述伪侧墙能够在后续工艺中保护所述偏移间隙壁。所述CMOS晶体管中PMOS晶体管的形成工艺可参考上述实施例，所述NMOS晶体管的形成工艺可参考现有技术，在此不再赘述。
[0161]需要说明的是，所述半导体器件并不限于CMOS晶体管，其还可为包括PMOS晶体管的其他半导体器件，本发明对此不做限制。
[0162]由于半导体器件中PMOS晶体管沟道区的应力较大，沟道区中空穴的迁移率高，PMOS晶体管的性能较好，包括PMOS晶体管的半导体器件的性能也较好。
[0163]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种PMOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底上形成第一栅极结构； 在所述第一栅极结构两侧的所述半导体衬底内形成第一凹槽； 在所述第一凹槽的底部和侧壁上形成缓冲应力材料层，并对所述缓冲应力材料层进行刻蚀，以形成缓冲应力层，位于所述第一凹槽底部上缓冲应力层的厚度与位于所述第一凹槽侧壁上缓冲应力层的厚度的比值为1:1?0.8 ; 在包括所述缓冲应力层的第一凹槽内形成主应力层。
2.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述缓冲应力层的材料为锗硅，所述缓冲应力层中锗所占的原子数百分比范围为5%?25%。
3.如权利要求2所述的PMOS晶体管的形成方法，其特征在于，对所述缓冲应力材料层进行刻蚀的方法为干法刻蚀。
4.如权利要求3所述的PMOS晶体管的形成方法，其特征在于，所述干法刻蚀的温度范围为(TC?1000°C，压强范围为Otorr?2000torr，射频电源的功率范围为OW?1000W，射频偏压的范围为30V?2000V，刻蚀气体为HC1、HBr和HF中的一种或任意组合，所述刻蚀气体的流量范围为Osccm?500sccm。
5.如权利要求3所述的PMOS晶体管的形成方法，其特征在于，形成所述缓冲应力材料层、对所述缓冲应力材料层进行刻蚀和形成所述主应力层于同一设备中进行。
6.如权利要求5所述的PMOS晶体管的形成方法，其特征在于，对所述缓冲应力材料层进行刻蚀与形成所述缓冲应力材料层同时进行。
7.如权利要求2所述的PMOS晶体管的形成方法，其特征在于，对所述缓冲应力材料层进行刻蚀的方法为湿法刻蚀。
8.如权利要求7所述的PMOS晶体管的形成方法，其特征在于，所述湿法刻蚀的溶液为无机碱性溶液，所述无机碱性溶液PH值的范围为8?14。
9.如权利要求8所述的PMOS晶体管的形成方法，其特征在于，所述无机碱性溶液包括KOH、NaOH和NH4OH中的一种或者任意组合。
10.如权利要求9所述的PMOS晶体管的形成方法，其特征在于，所述无机碱性溶液为氢氧化钾溶液，所述氢氧化钾溶液对(110)、( 100)和(111)晶面上缓冲应力材料层的刻蚀速率比为 1.5 ?2.5:1:1/500 ?1/250。
11.如权利要求7所述的PMOS晶体管的形成方法，其特征在于，所述湿法刻蚀的溶液为有机碱性溶液。
12.如权利要求11所述的PMOS晶体管的形成方法，其特征在于，所述有机碱性溶液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液对(110)、(100)和(111)晶面上缓冲应力材料层的刻蚀速率比为1.5?2:1:1/50?1/30。
13.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述缓冲应力层的厚度范围为3nm?20nm。
14.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述主应力层的材料为含硼的锗硅，所述主应力层中锗所占的原子数百分比大于所述缓冲应力层中锗所占的原子数百分比，所述主应力层中锗所占的原子数百分比大于或者等于30%。
15.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，在包括所述缓冲应力层的第一凹槽内形成主应力层之后，还包括:在所述缓冲应力层和所述主应力层的上表面形成復盖层。
16.如权利要求15所述的PMOS晶体管的形成方法，其特征在于，所述覆盖层的材料为锗硅，所述覆盖层中锗所占的原子数百分比小于所述缓冲应力层中锗所占的原子数百分t匕，所述覆盖层中锗所占的原子数百分比为大于0%且小于或者等于10%。
17.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第一栅极结构包括第一栅介质层和第一栅电极，在所述半导体衬底上形成第一栅极结构之后，且在所述第一栅极结构两侧的半导体衬底内形成第一凹槽之前，还包括:在所述半导体衬底上形成覆盖所述第一栅介质层的侧壁和第一栅电极的侧壁的偏移间隙壁；在所述第一栅电极顶部形成阻挡层；以所述阻挡层和所述偏移间隙壁为掩模，进行离子注入，在所述半导体衬底中形成轻掺杂区；在包括缓冲应力层的第一凹槽内形成主应力层之后，还包括:形成覆盖所述偏移间隙壁的侧壁的侧墙；以所述阻挡层和所述侧墙为掩模，进行离子注入，在所述主应力层中形成重掺杂区；在所述重掺杂区上形成金属硅化物层；在所述金属硅化物层、所述侧墙和所述阻挡层上形成第一层间介质层，并进行化学机械研磨，直至剩余的所述第一层间介质层的上表面与所述第一栅电极的上表面齐平。
18.一种半导体器件的形成方法，其特征在于，所述半导体器件包括PMOS晶体管，所述PMOS晶体管采用包括权利要求1至17中任一项所述的PMOS晶体管的形成方法形成。
19.一种PMOS晶体管，其特征在于，包括: 半导体衬底； 位于所述半导体衬底上的栅极结构； 位于所述栅极结构两侧的半导体衬底内的主应力层； 位于所述主应力层和半导体衬底之间的缓冲应力层； 位于所述主应力层下方缓冲应力层的厚度与位于所述主应力层侧壁上缓冲 应力层的厚度的比值为1:1?0.8。
20.一种半导体器件，其特征在于，包括权利要求19所述的PMOS晶体管。
【文档编号】H01L29/06GK104241130SQ201310231963
【公开日】2014年12月24日 申请日期:2013年6月9日 优先权日:2013年6月9日
【发明者】韦庆松, 于书坤 申请人:中芯国际集成电路制造(上海)有限公司