半导体器件及其制造方法
【专利摘要】一种半导体器件包括形成在从半导体衬底延伸的结构的侧壁上的栅电极。结区被形成在所述结构中从所述结构的顶部至第一深度处，并且被形成为与栅电极重叠。保护层被形成在所述结构的外壁和栅电极之间从所述结构的顶部至比第一深度小的第二深度处。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年12月18日向韩国专利局提交的申请号为10_2012_0148668的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明构思涉及一种半导体器件，且更具体而言，涉及一种半导体器件及其制造方法。
【背景技术】
[0004]电子装置的种类和应用领域逐日增加，且需要被嵌入在有限尺寸中的超高集成、超高速度和超低功率的存储器件来以高速处理大容量的数据。
[0005]单位存储器单元通常被配置成包括数据储存区和被配置成访问数据储存区的选择器件。二极管、晶体管等用作选择器件。晶体管具有通过控制比二极管更低的阈值电压来减小操作电压的优势。
[0006]另外，通过将垂直结构应用到晶体管，晶体管作为存储器件的选择器件再次引起关注。
[0007]图1至4说明一种制造例如垂直晶体管的现有的半导体器件的方法的截面图。
[0008]首先，如图1中所示，半导体衬底101、103包括公共源极区101，并且被图案化以形成柱体结构103。这时，对半导体衬底执行刻蚀工艺。在没有刻蚀停止层的情况下，难以以相同的速率来刻蚀衬底的不同部分。因此，柱体结构103可以具有不同高度Al和A2。
[0009]图2说明沿着柱体结构103的表面形成的栅绝缘层105。
[0010]图3示出了导电层被沉积在包括栅绝缘层105的半导体衬底上，然后被刻蚀以在柱体结构103的外壁上形成栅电极107。
[0011]如图4中所示，柱体结构通过杂质离子注入工艺被分成沟道区103A和漏极区103B。层间绝缘层109形成在柱体结构103之间。
[0012]然而，如图1所示，可以将半导体衬底不均匀地刻蚀，且因而，柱体结构103可以具有不同的高度Al和A2。如图3中所示，栅电极107由于在栅电极107的形成期间的不均匀刻蚀而具有不同的高度。
[0013]因此，当将杂质离子注入到预定的投射范围(projection range, RP)中以形成漏极区103B时，栅电极107和漏极区103B之间的重叠长度B1、B2和B3可以变得彼此不同。
[0014]然而，如果晶体管具有不同重叠长度的漏极区，则晶体管的操作特性变得不同。因而，半导体器件的可靠性降低。
[0015]随着半导体器件的尺寸减小，具有越来越高的高宽比(aspect ratio)的结构被刻蚀。因此，更需要均匀的刻蚀。
【发明内容】
[0016]一种示例性半导体器件可以包括:栅电极，所述栅电极形成在从半导体衬底延伸的结构的侧壁上；结区，所述结区形成在所述结构中，从所述结构的顶部至第一深度处，并且被形成为与栅电极重叠；以及保护层，所述保护层形成在所述结构的外壁和栅电极之间，从所述结构的顶部至比第一深度小的第二深度处。
[0017]一种示例性半导体器件可以包括:第一结区；栅电极，所述栅电极形成在第一结区中；沟道区，所述沟道区形成在第一结区上并且沿着栅电极延伸至一定的高度，其中，所述沟道区与第一结区电连接；第二结区，所述第二结区形成在沟道区上并且沿着栅电极延伸至一定的高度，其中，所述第二结区与沟道区电连接；以及保护层，所述保护层形成在栅电极和第二结区之间，在栅电极和第二结区重叠的区域中。
[0018]一种示例性半导体器件可以包括:栅电极，所述栅电极形成在半导体衬底中形成的沟槽中；结区，所述结区形成在栅电极的两侧上；以及保护层，保护层形成在栅电极和每个结区之间的沟槽中，在栅电极和每个结区重叠的区域中。
[0019]一种制造半导体器件的示例性方法可以包括以下步骤:将半导体衬底图案化以形成初步柱体；在每个初步柱体上形成保护层；将初步柱体之间的半导体衬底图案化以形成柱体结构；在每个柱体结构的侧壁上形成栅电极；以及将杂质注入到每个柱体结构中至比每个初步柱体的高度更大的深度。
[0020]一种制造半导体器件的示例性方法可以包括以下步骤:将半导体衬底图案化以形成初步沟槽；在初步沟槽中形成保护层；将初步沟槽图案化以在半导体衬底中形成沟槽；在沟槽中形成栅电极至一定的深度；以及将杂质注入到半导体衬底中至比初步沟槽的深度更大的深度。
[0021]在以下标题为“【具体实施方式】”的部分中描述这些以及其他的特征、方面和实施例。【专利附图】
【附图说明】
[0022]通过以下结合附图的详细描述，本发明的主题的以上和其他的方面、特征以及其他的优点将变得更容易理解，其中:
[0023]图1至4是说明一种制造相关的半导体器件的方法的截面图；
[0024]图5至9是说明一种制造示例性半导体器件的方法的截面图；以及
[0025]图10至14是说明一种制造示例性半导体器件的方法的截面图。
【具体实施方式】
[0026]在下文中，将参照附图来更详细地描述示例性实施例。
[0027]本文参照截面图来描述示例性实施例,截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以预料到图示的形状变化是例如制造技术和/或公差的结果。因而，示例性实施例不应被解释为限于本文所说明的区域的特定形状，而是可以包括例如来自于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还应理解的是:当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或也可以存在中间层。
[0028]图5至9是说明一种制造诸如垂直晶体管的示例性半导体器件的方法的示图。
[0029]如图5中所示，提供了形成有第一结区201的半导体衬底203。利用第一硬掩模(未示出)作为刻蚀掩模将半导体衬底203刻蚀预定的第一深度，以形成初步柱体205。这里，第一结区201可以是公共源极区。当形成初步柱体205时，将半导体衬底203刻蚀至比在形成柱体结构209 (见图7)时将半导体衬底刻蚀的深度更小的深度。因此，即使在没有刻蚀停止层的情况下执行刻蚀工艺，也可以忽略初步柱体205的高度偏差。
[0030]如图6中所示，去除第一掩模图案，并且在包括初步柱体205的半导体衬底上形成保护层207。保护层207例如可以由氮化物层或氧化物层形成，但是用于保护层207的材料不限制于此。保护层207可以利用具有比半导体衬底203的氧化速率的更大的氧化速率的材料来形成，或者可以利用具有比栅绝缘层211 (要在后续工艺中形成)的介电常数更低的介电常数的材料来形成。可替选地，保护层207可以被处理成比半导体衬底203更容易氧化。随后，对保护层207执行间隔件刻蚀工艺，使得保护层207仅保留在初步柱体205的外周缘上。
[0031]如图7中所示，利用第二硬掩模(未示出)将初步柱体205之间的半导体衬底203刻蚀至第二深度以形成柱体结构209。然后，去除第二硬掩模并且在包括柱体结构209的半导体衬底上形成栅绝缘层211。
[0032]从图7中可以看出，由于半导体衬底203在没有刻蚀停止层的情况下被刻蚀至深的深度，所以刻蚀部分的刻蚀速率会变得不同，导致柱体结构209具有不同的高度，这是不期望的。
[0033]如图8所示，在包括栅绝缘层211的半导体衬底上形成栅电极材料，并且对栅电极层执行间隔件刻蚀工艺以形成栅电极213。即，在柱体结构209的外壁上形成栅电极213。从图8中可以看出，在间隔件刻蚀工艺之后，栅电极213由于刻蚀不均匀性而具有不同的高度。此外，当柱体结构209被形成为具有不同的高度时，更难以形成具有相同高度的栅电极213。
[0034]如图9中所示，将杂质注入到预设的投射范围(RP)内，以将每个柱体结构209划分成沟道区209A和可以作为漏极区的第二结区209B。层间绝缘层215被形成在栅电极213之间和之上，以将器件之间绝缘。
[0035]每个柱体结构209的外壁可以用从柱体结构209的顶部至柱体结构209的中心部分的保护层207来覆盖。在每个柱体结构的外壁上的保护层207的高度可以与初步柱体205的高度相同。因此，当将杂质注入至预定的深度(是比初步柱体205的高度更大的深度)时，栅电极213、栅绝缘层212和第二结区209B重叠的区域B在所有晶体管中是相同的。
[0036]因此，即使当柱体结构209被形成为具有不同高度，或者即使当栅电极213被形成为具有不同高度时，也可以均匀地保持栅电极和结区209B之间的重叠区域B。
[0037]另外，如果保护层207由具有氧化速率比半导体衬底的更大的材料形成，或者如果保护层207被处理成比半导体器件更容易氧化，则栅绝缘层211的厚度在栅电极213和保护层207之间的重叠区域中增加。因而，可以改善绝缘效果。另外，当利用具有低介电常数的保护层207时，可以进一步改善绝缘效果。
[0038]上述的示例性垂直半导体器件包括在导电层(栅电极)的侧部上的结区。然而，示例性半导体器件不限于垂直晶体管并且可以包括诸如掩埋栅晶体管的其他类型的半导体器件。
[0039]图10至14是示出一种制造诸如掩埋栅晶体管的示例性半导体器件的方法的截面图。[0040]首先，如图10中所示，在半导体衬底301上形成第一硬掩模(未示出)，并且将半导体衬底301刻蚀至预定的第一深度以形成初步沟槽303A。
[0041]随后，去除第一硬掩模。如图11所示，在具有初步沟槽303A的半导体衬底上形成保护材料，并且通过间隔件刻蚀工艺来刻蚀保护材料以在初步沟槽303A的内壁上形成保护层305。这里，保护层305可以利用具有氧化速率比半导体衬底301的氧化速率更大的材料来形成、或者利用具有比栅绝缘层307 (要在后续工艺中形成)的介电常数更小的介电常数的材料来形成。可替选地，保护材料可以被处理成比半导体衬底301更容易氧化。
[0042]在形成保护层305之后，形成第二硬掩模(未示出)并且利用第二硬掩模将半导体衬底301刻蚀至预定的第二深度以完成沟槽303。如图12中所示，在包括沟槽303的半导体衬底上形成栅绝缘层307。由于用于形成沟槽303的刻蚀工艺在没有刻蚀停止层的情况下执行，所以沟槽303会由于不均匀刻蚀而具有不同深度，如“c”所示。
[0043]如果保护层305利用具有氧化速率比半导体衬底301的氧化速率更大的材料来形成，或者如果保护层305被处理成比半导体衬底301更好地氧化，则形成在保护层305上的栅绝缘层307的厚度可以比形成在半导体衬底301的表面上的栅绝缘层307的厚度更大。
[0044]如图13中所示，在包括栅绝缘层307的半导体衬底上形成导电材料，然后毯式刻蚀导电材料以在每个沟槽303内形成栅电极309。此时，可以控制刻蚀速率使得栅电极309的深度比保护层305的底部更深。在这种情况下，当执行用于形成栅电极309的毯式刻蚀工艺时，栅电极309会由于不均匀刻蚀而具有不同的掩埋高度，如“D”所示。
[0045]图14说明结区311通过注入杂质而形成在每个栅电极309的两侧处。在形成结区311之后，层间绝缘层313被形成为将器件之间隔离。
[0046]在示例性实施例中，可以看出在注入杂质之后，结区311与栅电极309和栅绝缘层307重叠的区域E在所有器件中具有相同的尺寸。
[0047]因而，即使柱体、沟槽或栅极具有不同的高度，也可以将重叠区域E控制成相同，使得可以确保器件的良品率和操作可靠性。
[0048]如上所述，已经示例性地描述了垂直晶体管或者掩埋栅晶体管，但是半导体器件不限制于此，可以利用本发明的构思来形成凹栅晶体管，并且本发明构思可以应用于在导电层的侧壁上形成有结区的任意半导体器件。
[0049]以上描述的示例性实施方式是说明性的，而不是限制性的。各种替换和等同是可以的。本发明不限制于本文描述的实施方式。本发明也不限于任何特定类型的半导体器件。考虑到本公开内容，其它的添加、删减或修改也是显然的，并且意在落入所附权利要求的范围内。
【权利要求】
1.一种半导体器件,包括: 栅电极，所述栅电极形成在从半导体衬底延伸的结构的侧壁上； 结区，所述结区被形成在所述结构中，从所述结构的顶部至第一深度处，并且被形成为与所述栅电极重叠；以及 保护层，所述保护层被形成在所述结构的外壁和所述栅电极之间，从所述结构的顶部至比第一深度小的第二深度处。
2.如权利要求1所述的半导体器件，还包括: 栅绝缘层，所述栅绝缘层形成在所述结区和所述栅电极之间，以及所述保护层和所述栅电极之间。
3.如权利要求2所述的半导体器件，其中，所述保护层由具有比所述栅绝缘层的介电常数更低的介电常数的材料形成。
4.如权利要求2所述的半导体器件，其中，所述保护层具有比所述半导体衬底的氧化速率更大的氧化速率。
5.一种半导体器件，包括: 第一结区； 栅电极，所述栅电极形成在所述第一结区中； 沟道区，所述沟道区形成在所述第一结区上并且沿着所述栅电极延伸至一定的高度，其中，所述沟道区与所述第一结区电连接；` 第二结区，所述第二结区形成在所述沟道区上并且沿着所述栅电极延伸至一定的高度，其中，所述第二结区与所述沟道区电连接；以及 保护层，所述保护层形成在所述栅电极和所述第二结区之间，在所述栅电极和所述第二结区重叠的区域中。
6.如权利要求5所述的半导体器件，其中，所述第一结区是公共源极区。
7.一种半导体器件，包括: 栅电极，所述栅电极形成在半导体衬底中形成的沟槽中； 结区，所述结区形成在所述栅电极的两侧；以及 保护层，所述保护层形成在所述栅电极和每个所述结区之间的所述沟槽中，在所述栅电极和每个所述结区重叠的区域中。
8.—种制造半导体器件的方法，所述方法包括以下步骤: 将半导体衬底图案化以形成初步柱体； 在每个所述初步柱体上形成保护层； 将所述初步柱体之间的半导体衬底图案化以形成柱体结构； 在每个所述柱体结构的侧壁上形成栅电极；以及 将杂质注入到每个柱体结构中比每个所述初步柱体的高度更大的深度。
9.如权利要求8所述的方法，其中，所述保护层由具有氧化速率比所述半导体衬底的氧化速率更大的材料形成。
10.如权利要求8所述的方法，还包括以下步骤: 将杂质注入到所述半导体衬底中，以形成将与所述柱体结构电连接的公共源极区。
11.如权利要求8所述的方法，还包括以下步骤:在包括所述柱体结构的所述半导体衬底上形成栅绝缘层； 其中，所述保护层由具有比所述栅绝缘层的介电常数更低的介电常数的材料形成。
12.一种制造半导体器件的方法，所述方法包括以下步骤: 将半导体衬底图案化以形成初步沟槽； 在所述初步沟槽中形成保护层； 将所述初步沟槽图案化以在所述半导体衬底中形成沟槽； 在所述沟槽中形成栅电极至一定的深度；以及 将杂质注入到半导体衬底中比所述初步沟槽的深度更大的深度。
13.如权利要求12所述的方法，其中，所述保护层由具有氧化速率比半导体衬底的氧化速率更大的材料形成。
14.如权利要求12所述的方法，还包括以下步骤: 在包括所述沟槽的所述半导体衬底上形成栅绝缘层； 其中，所述保护层由具有介`电常数比所述栅绝缘层的介电常数更低的材料形成。
【文档编号】H01L29/78GK103872129SQ201310246407
【公开日】2014年6月18日 申请日期:2013年6月20日 优先权日:2012年12月18日
【发明者】李章旭 申请人:爱思开海力士有限公司