一种暴露器件顶面和底面的封装结构及其制作方法
【专利摘要】本发明涉及一种暴露器件顶面和底面的封装结构及其制作方法，用以封装一个厚度减薄的芯片，该芯片的顶部源极依次电性连接对应位置的接触体和源极引脚，顶部栅极则依次电性连接对应位置的接触体和栅极引脚；而芯片的底部漏极依次电性连接了框架的承载部分和接触部分，以及接触部分上的漏极引脚。这些引脚由第一塑封体、第二塑封体绝缘隔离。封装结构的顶面齐平用来与其他外部器件进行电性连接。还将与芯片的底部漏极电性连接的框架承载部分的底面暴露设置，从而有效改善器件散热效果。
【专利说明】一种暴露器件顶面和底面的封装结构及其制作方法
【技术领域】
[0001]本发明涉及半导体领域，特别涉及一种暴露器件顶面和底面的封装结构，以及该封装结构的制作方法。
【背景技术】
[0002]目前，例如在构建一种直流-直流转换器中的低端MOSFET(金属氧化物半导体场效应管)芯片时，通常希望能够将该MOSFET芯片的顶部源极暴露设置在其封装结构的背面，方便实现与其他芯片或集成电路板等外部器件进行电路连接的同时，还能够将该MOSFET芯片的底部漏极在封装结构的正面暴露设置，以改善器件的散热效果。
[0003]图1所示是现有一种半导体器件封装结构的示意图，将一个MOSFET芯片I的底部漏极通过导电胶4粘接在一个主体为盘状且相对的两边向上弯折的框架2内，该框架2由金属合金或其他的导电材料制成，所述MOSFET芯片I的边缘与框架2内的侧壁之间存在一定的间隔空隙，在该间隔空隙处填充有绝缘层5。在所述框架2向上弯折的两边顶面上进一步形成有若干镀层，作为MOSFET芯片I的底部漏极位于该框架2顶面的引脚6用以实现与外部器件的电路连接。
[0004]与现有另外一种引脚6所在平面A’与该MOSFET芯片I的顶部源极3所在平面A齐平的实施结构(图中未示出)相比，图1所示平面A’低于平面A的封装结构具有更好的散热效果，但是由于该封装结构的顶面不能完全与集成电路板等平面相互贴合，因此会影响电性连接的可靠性。
【发明内容】
[0005]本发明的目的是提供一种暴露器件顶面和底面的封装结构及其制作方法，以减少芯片及封装结构的厚度，方便与外部器件的电性连接，并提供更好的器件散热效果。
[0006]为了达到上述目的，本发明的一个技术方案是提供一种暴露器件顶面和底面的封装结构的制作方法，其包含以下步骤:
步骤1，在一个晶圆上形成有多个芯片，每个芯片包含设置在晶圆顶面的顶部第一电极和顶部第二电极，以及设置在晶圆底面的一个底部电极；
步骤2，在晶圆顶面上对应于各个顶部电极，分别形成有可导电的接触体；
步骤3，在晶圆顶面进行封装，形成覆盖了每个芯片的顶面及接触体的第一塑封体；步骤4，对晶圆的底面进行研磨，直至将该晶圆减薄至设定的厚度；并将研磨后的晶圆切割为各个单颗的芯片；
步骤5，设置一个可导电的框架，所述框架设有承载部分和围绕该承载部分的相对的第一侧和第三侧，以及相对的第二侧和第四侧；该框架在第一侧和第三侧分别设有接触部分与承载部分连接，并且所述接触部分所在的平面高于所述承载部分所在的平面；
步骤6，将任意一个所述芯片的底面固定在框架的承载部分的顶面上，并形成芯片的底部电极与框架的承载部分及接触部分之间的电性连接； 步骤7，对连接了芯片的框架进行封装，使得芯片上各个顶部电极的接触体和框架上的接触部分，分别留有暴露在封装形成的第二塑封体顶面之外的表面，用以与外部器件进行电性连接；并且，还使得框架上所述承载部分的底面，留有暴露在所述第二塑封体底面之外的表面，用以进行散热；
步骤8，在整个封装结构的顶面对应各个接触体和接触部分的暴露表面，形成有镀层作为相应电极的引脚，实现与外部器件的电性连接，其中，与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘，与顶部第一电极电性连接的第二引脚延伸到第二侧的边缘但终止在远离第一侧和第三侧的边缘，与顶部第二电极电性连接的第三引脚延伸到第四侧的边缘但终止在远离第一侧和第三侧的边缘。
[0007]在一些不同的实施例中，步骤I中所述芯片是一种MOSFET芯片，设有顶部栅极、顶部源极和底部漏极。
[0008]步骤2中所述接触体是形成在对应顶部电极上并突出于芯片顶面的植球或凸块。
[0009]研磨后所述晶圆的厚度优选为Imil或Imil以下。
[0010]步骤8中，与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘，但终止在远离第二侧和第四侧的边缘；沿该框架四个角落的底部，还分别通过半刻蚀形成有缺口 ；所述缺口在封装时由第二塑封体填充。
[0011]所述框架的承载部分面积大于芯片的面积，所述芯片与承载部分之间的间隔空隙，在封装时由第二塑封体填充。
[0012]在一个优选的实施例中，在步骤7中所述芯片及框架的顶面被全部包裹在封装形成的第二塑封体内；通过从整个封装结构的顶面一起研磨，从而将所述接触体和接触部分的顶面暴露在第一塑封体和第二塑封体的顶面之外，并且使得所述接触体、接触部分、第一塑封体及第二塑封体的顶面都处在同一平面。
[0013]在另一个优选的实施例中，在所述步骤4研磨晶圆的底面之前，先在已封装晶圆的顶面进行研磨，使得研磨后每个芯片上接触体的顶面暴露在所述第一塑封体的顶面之外；
则在所述步骤7中封装形成第二塑封体之前，先在所述芯片及框架的顶面覆盖胶带，从而在封装时对接触体及接触部分需要暴露的表面进行保护；并且，在封装后对整个封装结构的顶面进行去残胶或研磨，使得所述芯片上接触体和第一塑封体的顶面，与所述接触部分及第二塑封体的顶面都处在同一平面。
[0014]优选的，通过调整所述镀层在芯片及框架顶面上的分布位置，以及所述镀层与相应接触体或接触部分的连接关系，来实现整个封装结构表面电路图案的再构成。
[0015]本发明的另一个技术方案是提供一种暴露器件顶面和底面的封装结构，所述封装结构中包含:
一个芯片，设有顶部第一电极、顶部第二电极和底部电极；所述顶部第一电极和顶部第二电极上分别形成有可导电的接触体；
一个框架，设有承载部分和围绕该承载部分的相对的第一侧和第三侧，以及相对的第二侧和第四侧；该框架在第一侧和第三侧分别设有接触部分与承载部分连接，并且所述接触部分所在的平面高于所述承载部分所在的平面；所述芯片的底面固定在该框架的承载部分的顶面上，并形成所述芯片的底部电极与框架的承载部分及接触部分之间的电性连接； 对所述芯片及框架进行封装的塑封体，实现芯片上的各个接触体之间，以及芯片上的接触体与框架上的接触部分之间相互的分隔及绝缘；并且，所述芯片上的接触体和框架上的接触部分，分别留有暴露在塑封体顶面之外的表面，用以与外部器件进行电性连接；所述框架上承载部分的底面，还留有暴露在塑封体的底面之外的表面，用以进行散热；
在整个封装结构的顶面，对应各个接触体和接触部分的暴露表面，形成有金属镀层作为相应电极的引脚，实现与外部器件的电性连接，其中，与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘，与顶部第一电极电性连接的第二引脚延伸到第二侧的边缘但终止在远离第一侧和第三侧的边缘，与顶部第二电极电性连接的第三引脚延伸到第四侧的边缘但终止在远离第一侧和第三侧的边缘。
[0016]在一个优选的实施例中，在所述芯片固定连接到框架上之前，该芯片上已经形成有覆盖了芯片顶面并将各个接触体相互绝缘分隔的第一塑封体；并且，各个接触体的顶面暴露在所述第一塑封体的顶面之外；
在所述芯片固定连接到框架上之后，进一步封装形成的第二塑封体至少填充了芯片与框架之间的间隔空隙，并且，各个接触体及接触部分的顶面都暴露在所述第二塑封体的顶面之外。
[0017]在另一个优选的实施例中，在所述芯片固定连接到框架上之前，该芯片上已经形成有将芯片顶面及接触体全部包裹起来的第一塑封体；
在所述芯片固定连接到框架上之后，进一步形成有将芯片与框架全部包裹起来的第二塑封体；并且，通过在形成第二塑封体之后的封装结构顶面进行研磨，将所述接触体和接触部分的顶面暴露在第一塑封体和第二塑封体的顶面之外。
[0018]优选的，所述塑封体围绕芯片的四边并延伸到第二侧和第四侧的边缘，与顶部第一电极电性连接的第二引脚覆盖所述塑封体的部分顶面延伸到第二侧的边缘，与顶部第二电极电性连接的第三引脚覆盖所述塑封体的部分顶面延伸到第四侧的边缘。
[0019]优选的，所述接触体及接触部分各自暴露的顶面，与所述塑封体的顶面都处在同一平面。
[0020]优选的实施例中，所述芯片是一种MOSFET芯片，所述顶部第一电极是栅极、所述顶部第二电极是源极、所述底部电极是漏极。
[0021]所述接触体是形成在对应顶部电极上并突出于芯片顶面的植球或凸块。
[0022]在所述芯片固定连接到框架上之前，该芯片的衬底厚度优选为Imil或Imil以下。
[0023]与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘但终止在远离第二侧和第四侧的边缘；沿该框架四个角落的底部，还分别通过半刻蚀形成有缺口 ；并且，所述缺口在封装时由塑封体填充。
[0024]综上所述，与现有技术相比，本发明所述封装结构及其制作方法的优点在于，能够应用于封装一种在晶圆级别进行研磨后使厚度符合超薄衬底(substrateless)量级的各个MOSFET芯片，以有效减少器件封装后的体积。该芯片的顶部源极依次电性连接对应位置的接触体和源极引脚，顶部栅极则依次电性连接对应位置的接触体和栅极引脚；而芯片的底部漏极依次电性连接了框架的承载部分和接触部分，以及接触部分上的漏极引脚。所述栅极引脚、源极引脚、漏极引脚相互之间由第一塑封体、第二塑封体绝缘隔离，这些引脚所在的封装结构的顶面齐平，该顶面将在实际应用中朝下作为器件的背面，用来与其他外部器件进行电性连接。通过改变形成所述引脚的镀层分布，能够实现封装结构表面电路图案的再构成。在器件的正面，则将与芯片的底部漏极电性连接的框架承载部分的底面暴露设置，从而有效改善器件散热效果。
【专利附图】
【附图说明】
[0025]图1是现有一种半导体器件封装结构的示意图；
图2、图3分别是本发明所述暴露器件顶面和底面的封装结构的正面和背面的示意图； 图Γ图12是与本发明第一种所述封装结构的制作方法中各个步骤对应的结构示意图；
图13?图21是与本发明第二种所述封装结构的制作方法中各个步骤对应的结构示意图。
【具体实施方式】
[0026]以下将结合附图，说明本发明的多个【具体实施方式】。
[0027]配合参见图2、图3所示，以一个MOSFET芯片的封装结构为例进行说明，在所述封装结构上的一面(图3)暴露设置有相互隔开的源极引脚52、栅极引脚51及两个漏极引脚61，经由这些引脚实现MOSFET芯片的顶部源极12、顶部栅极11和底部漏极13，与其他的外部器件(例如是另一个芯片或集成电路板等)之间对应的电性连接；同时，承载芯片10的框架40上，对应连接底部漏极13的框架40底面，暴露设置在所述封装结构的另一面(图2)，用于帮助器件进行散热。
[0028]实施例1
如图Γ图12将介绍上述封装结构的第一种制作方法，其中包含以下的步骤:
参见图4所示的步骤Al，在一个晶圆上形成有多个芯片10，每个所述芯片10是一个MOSFET芯片，包含在晶圆顶面形成的相互分隔开的顶部栅极11和顶部源极12 (图4的实施例中设有两个顶部源极12)，以及在晶圆底面形成的底部漏极13。
[0029]参见图5所示的步骤A2,在晶圆顶面通过植球(ball dropping)或凸块(waferbumping)等类似工艺，在每个芯片10的顶部栅极11和顶部源极12上对应形成有突出于芯片10表面的一种可导电的接触体21和22，用来与外部器件进行电性连接。可以使用相关工艺中的一些常见材料来形成相应电极上的所述接触体，例如是铜、锡、铅等等。
[0030]参见图6所示的步骤A3，在晶圆的顶面进行封装，以形成覆盖了每个芯片10顶面的第一塑封体31，并且该第一塑封体31具有足够的厚度将突出于芯片10表面的接触体21和22都包裹在其内部。
[0031]参见图7所示的步骤A4，在封装后的晶圆的顶面上进行研磨，S卩，对应从每个芯片10的第一塑封体31顶面开始研磨，至少使得各个接触体21和22的顶面能够暴露出来。此时接触体21和22的顶面与第一塑封体31的顶面齐平。或者在不同的实施例中，当接触体21和22暴露出来以后，还可以进一步对第一塑封体31和接触体21和22的顶面一起进行研磨，直至到达设定的厚度要求。比较图6?图7，可以看出第一塑封体31的厚度有从H到h (H>h)的变化。
[0032]参见图8所示的步骤A5，在晶圆的底面进行研磨，直到晶圆的厚度y符合超薄衬底(substrateless)量级。比较图7?图8,可以看出晶圆的厚度从Y到y (Y>y)的变化。例如，研磨后晶圆的厚度y为Imil (密尔)或更薄。
[0033]研磨后将晶圆切割，形成各个独立的芯片10。后续的相关步骤都是针对任意一个单颗的芯片10来进行的。
[0034]参见图9所示的步骤A6,设置一个导电的框架40 (Lead Frame),例如由铜等金属或金属合金材料来制成该框架40。所述框架40大致为其中两个相对的边缘向上弯折的盘状。下文中为了方便描述，将框架40上向上弯折的两边称为第一侧和第三侧，对应于图9中的左右侧；将框架40上没有弯折的另外两边称为第二侧和第四侧，对应于图9中的上下侧。
[0035]即是说，所述框架40具有一个承载部分41，以及相对地连接于该承载部分41第一侧和第三侧外侧的两个接触部分42，并且两个接触部分42所在的平面高于承载部分41所在的平面。另外，沿着框架40的四个角落的底部，还通过半刻蚀工艺分别形成有缺口 43。
[0036]参见图10所示的步骤A7，采用导电胶70粘结等能够形成固定及导电连接的方法，将芯片10的底面连接于该承载部分41的顶面上；此时，芯片10的底部漏极13朝下与框架40的承载部分41形成电性连接，还通过承载部分41进一步与两个接触部分42也形成电性连接。由于框架40的承载部分41面积大于芯片10的面积，因此在芯片10的边缘到承载部分41的边缘之间存在间隔空隙。
[0037]步骤AS，对连接了芯片10的框架40进行封装，形成一个第二塑封体32。该第二塑封体32的材料，可以与形成上述第一塑封体31的材料相同。而在图11及后续步骤的附图中仅仅为了表现芯片10的位置才显示了芯片10的边缘线，该边缘线作为第一、第二塑封体32的边界在实际应用中并不一定能够直接看到。
[0038]具体请参见图11所示，在框架40的顶面，封装形成的第二塑封体32填充了所述芯片10与承载部分41之间的间隔空隙；而框架40上第二侧和第四侧的顶面、侧面和底面都被第二塑封体32所包裹，框架40底部半刻蚀形成的缺口 43也被第二塑封体32所填充。封装后，芯片10顶部源极12和顶部栅极11的接触体21和22暴露在第二塑封体32以外；框架40第一侧和第三侧上两个接触部分42的顶面和侧面也都暴露设置,用于后续与外部器件进行电性连接。
[0039]可以事先在芯片10顶面覆盖胶带，从而在封装时控制高度，并保护芯片10上例如电极的接触体21和22、接触部分42等需要暴露的表面；而在封装后去除胶带，并配合进行去残胶(deflash)或研磨工艺后，能够去除残留的封装材料，使得封装结构的顶面平整，并且确保芯片10上所述需要暴露的表面没有被第二塑封体32覆盖。此时，优选的使得芯片10与接触部分42及第二塑封体32的顶面都在同一平面。
[0040]参见图2所示，在框架40的底面，第二塑封体32围绕在芯片10的底面四周，即，将框架40上两个接触部分42的底面完全覆盖；通过事先覆盖胶带或在封装后进行底面研磨等类似方法，将承载部分41的底面的全部(或至少一部分)暴露出来，主要是用于帮助器件散热，在别的实施例中也能用以实现芯片10底部漏极13与其他器件的电性连接。
[0041]步骤A9，在封装结构的顶面以可供后续焊接使用的金属材料形成镀层，使所述镀层对应设置于各个接触体21和22及接触部分42的顶面，作为芯片10上相应电极与外部器件进行电性连接的引脚。
[0042]根据实际需要来布置所述的镀层，还能够进一步适当调整封装结构表面的电路图案。在图12提供的示例中，在芯片10的两个顶部源极12的接触体22上以同一个镀层进行覆盖，这部分镀层将作为源极引脚52使用。类似的，在芯片10的顶部栅极11的接触体21上，则以另一个作为栅极引脚51的镀层覆盖；并且，在对应芯片10底部漏极13的两个接触部分42的顶面，也分别形成有作为漏极引脚61的镀层。其中，与接触部分42电性连接的漏极引脚61分别延伸到第一侧和第三侧的边缘。由于框架40底部半刻蚀形成的缺口43也被第二塑封体32所填充，漏极引脚61终止在远离第二侧和第四侧边缘的位置。在图12提供的示例中，漏极引脚61分别沿第一侧和第三侧连续延伸到填充半刻蚀形成的缺口43塑封体边缘。另外，栅极引脚51延伸到封装结构的第二侧的边缘但终止在远离第一侧和第三侧边缘的位置；源极引脚52延伸至封装结构的第四侧的边缘但终止在远离第一侧和第三侧边缘的位置，方便在实际应用时检测栅极和源极的情况。在图12提供的示例中，塑封体围绕芯片的四边并延伸到第二侧和第四侧的边缘，栅极引脚51及源极引脚52分别覆盖塑封体的部分顶面并延伸到第二侧、第四侧的边缘。不同的实施例中，在与芯片10的底部漏极13电性连接的框架40上所述承载部分41的暴露表面(图2)，可以进一步形成散热层或连接散热件；或者，也可以在该暴露的底面形成与其他器件电性连接的镀层或类似的导电结构。
[0043]实施例2
如图13?图21将介绍本发明所述封装结构的第二种制作方法，其中包含以下的步骤:图13?图15所示的步骤ΒΓ步骤B3，分别与前述实施例中的步骤ΑΓ步骤A3相类似，在一个晶圆上形成有多个MOSFET芯片，每个芯片10的顶部栅极11和顶部源极12上分别形成有突出于芯片10顶面的导电的接触体21和22，还形成有第一塑封体31覆盖在芯片10的顶面并将各个接触体21和22包裹在其中。
[0044]本实施例中不需要对晶圆的顶面进行研磨,而是直接进行图16所示的步骤B4,在晶圆的底面进行研磨，直到晶圆的厚度y符合超薄衬底(substrateless)量级。比较图15?图16可见，第一塑封体31的厚度都为H，晶圆的厚度则有从Y到y (Y>y)的变化。研磨后晶圆的厚度y优选为Imil (密尔)或更薄。之后切割晶圆形成各个独立的芯片10。
[0045]图17所示的步骤B5中设置的导电的框架40，包含一个承载部分41和相对地连接于该承载部分41第一侧和第三侧外侧的两个接触部分42，并且两个接触部分42所在的平面高于承载部分41所在的平面。另外，沿着框架40的四个角落的底部，还通过半刻蚀工艺分别形成有缺口 43。
[0046]如图18所示的步骤B6中，将芯片10的底面通过导电胶70等粘接在承载部分41的顶面上，芯片10的底部漏极13能够通过框架40的承载部分41和接触部分42对外进行电性连接。
[0047]如图19所示的步骤B7中，通过封装将芯片10及框架40都包裹在形成的第二塑封体32内，在整个封装结构的顶面、侧面和底面都包裹起来，仅将框架40的两个接触部分42的侧面暴露出来。
[0048]如图20所示的步骤B8中，在封装结构的顶面进行研磨，直到芯片10上的顶部栅极11和顶部源极12的接触体21和22，以及框架40上的两个接触部分42的顶面都暴露在第二塑封体32以外。芯片10的顶面与第二塑封体32的顶面由于是一起进行研磨的，所以两者在研磨后位于同一平面。
[0049]如图2所示，通过封装前覆盖胶带或者在封装后对底面进行研磨，使得与芯片10底部漏极13对应的承载部分41的底面暴露设置，帮助散热。
[0050]如图21所示的步骤B9中，至少在封装结构的顶面上对应各个电极的接触体21和22和接触部分42的顶面形成可焊接的镀层，作为与外部器件进行电性连接的引脚。并且，可以通过进一步调整镀层的分布位置，来实现封装结构表面电路图案的再构成(re-pattern),以满足实际的应用需要。图21中提供了一种与图12中类似的电路图案，不再赘述。
[0051]综上所述，通过上述两种方法形成的封装结构中，优选应用于封装一种在晶圆级别研磨后使厚度符合超薄衬底(substrateless)量级的MOSFET芯片，以有效减少器件封装后的体积。该芯片10的顶部源极12依次电性连接对应位置的接触体22和源极引脚52，顶部栅极11则依次电性连接对应位置的接触体21和栅极引脚51 ;而芯片10的底部漏极13依次电性连接了框架40的承载部分41和接触部分42，以及接触部分42上的漏极引脚61。所述栅极引脚51、源极引脚52、漏极引脚61相互之间由第一塑封体31、第二塑封体32绝缘隔离，这些引脚所在的封装结构的顶面齐平，将在实际应用中朝下作为器件的背面(图3)，用来与其他外部器件进行电性连接。通过改变形成所述引脚的镀层分布，能够实现封装结构表面电路图案的再构成。在器件的正面(图2)，则将与芯片10的底部漏极13电性连接的框架40承载部分41的底面暴露设置，有效改善器件散热效果。
[0052]尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
【权利要求】
1.一种暴露器件顶面和底面的封装结构的制作方法，其特征在于，包含以下步骤: 步骤1，在一个晶圆上形成有多个芯片，每个芯片包含设置在晶圆顶面的顶部第一电极和顶部第二电极，以及设置在晶圆底面的一个底部电极； 步骤2，在晶圆顶面上对应于各个顶部电极，分别形成有可导电的接触体； 步骤3，在晶圆顶面进行封装，形成覆盖了每个芯片的顶面及接触体的第一塑封体；步骤4，对晶圆的底面进行研磨，直至将该晶圆减薄至设定的厚度；并将研磨后的晶圆切割为各个单颗的芯片； 步骤5，设置一个可导电的框架，所述框架设有承载部分和围绕该承载部分的相对的第一侧和第三侧，以及相对的第二侧和第四侧；该框架在第一侧和第三侧分别设有接触部分与承载部分连接，并且所述接触部分所在的平面高于所述承载部分所在的平面； 步骤6，将任意一个所述芯片的底面固定在框架的承载部分的顶面上，并形成芯片的底部电极与框架的承载部分及接触部分之间的电性连接； 步骤7，对连接了芯片的框架进行封装，使得芯片上各个顶部电极的接触体和框架上的接触部分，分别留有暴露在封装形成的第二塑封体顶面之外的表面，用以与外部器件进行电性连接；并且，还使得框架上所述承载部分的底面，留有暴露在所述第二塑封体底面之外的表面，用以进行散热； 步骤8，在整个封装结构的顶面对应各个接触体和接触部分的暴露表面，形成有镀层作为相应电极的引脚，实现与外部器件的电性连接，其中，与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘，与顶部第一电极电性连接的第二引脚延伸到第二侧的边缘但终止在远离第一侧和第三侧的边缘，与顶部第二电极电性连接的第三引脚延伸到第四侧的边缘但终止在远离第一侧和第三侧的边缘。
2.如权利要求1所述的制作方法，其特征在于: 步骤I中所述芯片是一种MOSFET芯片，设有顶部栅极、顶部源极和底部漏极。
3.如权利要求1所述的制作方法，其特征在于: 步骤2中所述接触体是形成在对应顶部电极上并突出于芯片顶面的植球或凸块。
4.如权利要求1所述的制作方法，其特征在于: 研磨后所述晶圆的厚度为Imil或Imil以下。
5.如权利要求1所述的制作方法，其特征在于: 步骤8中，与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘，但终止在远离第二侧和第四侧的边缘；沿该框架四个角落的底部，还分别通过半刻蚀形成有缺口 ；所述缺口在封装时由第二塑封体填充。
6.如权利要求1或5所述的制作方法，其特征在于: 所述框架的承载部分面积大于芯片的面积，所述芯片与承载部分之间的间隔空隙，在封装时由第二塑封体填充。
7.如权利要求1所述的制作方法，其特征在于: 在步骤7中所述芯片及框架的顶面被全部包裹在封装形成的第二塑封体内；通过从整个封装结构的顶面一起研磨，从而将所述接触体和接触部分的顶面暴露在第一塑封体和第二塑封体的顶面之外，并且使得所述接触体、接触部分、第一塑封体及第二塑封体的顶面都处在同一平面。
8.如权利要求1所述的制作方法，其特征在于: 在所述步骤4研磨晶圆的底面之前，先在已封装晶圆的顶面进行研磨，使得研磨后每个芯片上接触体的顶面暴露在所述第一塑封体的顶面之外； 则在所述步骤7中封装形成第二塑封体之前，先在所述芯片及框架的顶面覆盖胶带，从而在封装时对接触体及接触部分需要暴露的表面进行保护；并且，在封装后对整个封装结构的顶面进行去残胶或研磨，使得所述芯片上接触体和第一塑封体的顶面，与所述接触部分及第二塑封体的顶面都处在同一平面。
9.如权利要求1所述的制作方法，其特征在于: 通过调整所述镀层在芯片及框架顶面上的分布位置，以及所述镀层与相应接触体或接触部分的连接关系，来实现整个封装结构表面电路图案的再构成。
10.一种暴露器件顶面和底面的封装结构，其特征在于，所述封装结构中包含: 一个芯片，设有顶部第一电极、顶部第二电极和底部电极；所述顶部第一电极和顶部第二电极上分别形成有可导电的接触体； 一个框架，设有承载部分和围绕该承载部分的相对的第一侧和第三侧，以及相对的第二侧和第四侧；该框架在第一侧和第三侧分别设有接触部分与承载部分连接，并且所述接触部分所在的平面高于所述承载部分所在的平面；所述芯片的底面固定在该框架的承载部分的顶面上，并形成所述芯片的底部电极与框架的承载部分及接触部分之间的电性连接； 对所述芯片及框架进行封装的塑封体，实现芯片上的各个接触体之间，以及芯片上的接触体与框架上的接触部分之间相互的分隔及绝缘；并且，所述芯片上的接触体和框架上的接触部分，分别留有暴露在塑封体顶面之外的表面，用以与外部器件进行电性连接；所述框架上承载部分的底面，还留有暴露在塑封体的底面之外的表面，用以进行散热； 在整个封装结构的顶面，对应各个接触体和接触部分的暴露表面，形成有金属镀层作为相应电极的引脚，实现与外部器件的电性连接，其中，与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘，与顶部第一电极电性连接的第二引脚延伸到第二侧的边缘但终止在远离第一侧和第三侧的边缘，与顶部第二电极电性连接的第三引脚延伸到第四侧的边缘但终止在远离第一侧和第三侧的边缘。
11.如权利要求10所述的封装结构，其特征在于: 在所述芯片固定连接到框架上之前，该芯片上已经形成有覆盖了芯片顶面并将各个接触体相互绝缘分隔的第一塑封体；并且，各个接触体的顶面暴露在所述第一塑封体的顶面之外； 在所述芯片固定连接到框架上之后，进一步封装形成的第二塑封体至少填充了芯片与框架之间的间隔空隙，并且，各个接触体及接触部分的顶面都暴露在所述第二塑封体的顶面之外。
12.如权利要求10所述的封装结构，其特征在于: 所述塑封体围绕芯片的四边并延伸到第二侧和第四侧的边缘，与顶部第一电极电性连接的第二引脚覆盖所述塑封体的部分顶面延伸到第二侧的边缘，与顶部第二电极电性连接的第三引脚覆盖所述塑封体的部分顶面延伸到第四侧的边缘。
13.如权利要求12所述的封装结构，其特征在于: 所述接触体及接触部分各自暴露的顶面，与所述塑封体的顶面都处在同一平面。
14.如权利要求10所述的封装结构，其特征在于: 所述芯片是一种MOSFET芯片，所述顶部第一电极是栅极、所述顶部第二电极是源极、所述底部电极是漏极。
15.如权利要求10所述的封装结构，其特征在于: 所述接触体是形成在对应顶部电极上并突出于芯片顶面的植球或凸块。
16.如权利要求10所述的封装结构，其特征在于: 在所述芯片固定连接到框架上之前，该芯片的衬底厚度为Imil或Imil以下。
17.如权利要求10所述的封装结构，其特征在于: 与所述接触部分电性连接的第一引脚分别延伸到第一侧和第三侧的边缘但终止在远离第二侧和第四侧的边缘；沿该框架四个角落的底部，还分别通过半刻蚀形成有缺口 ；并且，所述缺口在封装时由塑封体填充。
【文档编号】H01L21/56GK104347431SQ201310310373
【公开日】2015年2月11日 申请日期:2013年7月23日 优先权日:2013年7月23日
【发明者】何约瑟, 薛彦迅, 鲁军, 石磊, 黄平, 赵良 申请人:万国半导体股份有限公司