一种基于iii-v族氮化镓智能功率集成电路的实现方法
【专利摘要】本发明公开了一种基于III-V族氮化镓智能功率集成电路的实现方法，本发明的半导体装置为采用III-V族半导体材料的高电子迁移率器件，通过一定的方法在利用SOI技术，将基于<111>晶向硅材料衬底的高耐压的GaN半导体器件和基于<100>晶向硅材料的低压器件进行单片功率集成的目的。该方法结构应用于基于不同材料的混合型智能功率集成电路。
【专利说明】—种基于丨丨族氮化镓智能功率集成电路的实现方法
【技术领域】
[0001]本发明涉及到一种基于1114族氮化镓智能功率集成电路的实现方法，本发明的半导体装置封装结构主要应用于功率集成电路。
【背景技术】
[0002]III；族氮化物型器件的氮化镓半导体器件是近年来迅速发展起来的新型半导体材料器件。基于6抓半导体材料的器件能够载送大的电流并支持高压，同时此类器件还能够提供非常低的比导通电阻和非常短的切换时间。
[0003]基于的智能功率集成电路，也就是将高压器件与低压31基器件集成在一个晶片上，是目前集成电路的一个研究热点。
[0004]然而为了制备良好的基于&^半导体半导体材料器件，考虑材料间的晶格常数匹配等问题，硅基&^半导体材料制备的器件需要生长在〈111〉晶向的衬底上。同样，考虑到控制与驱动电路的性能和成本，通常将硅基电路与器件制备在基于〈100〉晶向的硅基衬底上。
[0005]因此如何将基于〈111〉晶向硅材料衬底的高耐压的半导体器件和基于〈100〉晶向硅材料的低压器件进行单片功率集成，是目前的难题。
[0006]301 (5111(3011-011-1118111211:01'，绝缘衬底上的娃)技术是在顶层娃和背衬底之间引入了一层埋氧化层。通过一定的方法利用301技术可以达到集成基于〈111〉晶向硅衬底的氣化嫁功率半导体器件和基于〈100〉晶向娃基电路与器件的目的。
【发明内容】
[0007]本发明提出一种基于1114族氮化镓智能功率集成电路的实现方法，适合应用于基于不同材料的混合型智能功率集成电路。
[0008]本发明提出了集成高压与低压器件的方法，其描述的特点包括:通过301技术达到集成的目的。本发明提出的集成高压与低压器件的方法，其中半导体材料器件包含了 20%的结构，实现了导通电阻和导通损耗的降低。且该集成的方法包含以下的一个或多个特征:1)所述的〈100〉晶向的衬底引入了一层埋氧化层。2)所述的〈111〉晶向的衬底引入了一层埋氧化层。3)所述的衬底通过埋氧化层键合集成。
【专利附图】
【附图说明】
[0009]图1为〈100〉晶向的衬底引入了一层埋氧化层的剖面图示意图。
[0010]图2为〈111〉晶向的衬底引入了一层埋氧化层的剖面图示意图。
[0011]图3为采用一种方法将引入埋氧化层的〈100〉晶向的衬底与引入埋氧化层的?111?晶向的衬底键合后并在〈111〉晶向的衬底上生长半导体材料器件外延层的剖面图不意图。
[0012]图4为图3所示键合后的外延层经过刻蚀制作册II半导体器件以及在〈100〉 晶向的衬底上制作硅器件达到集成目的的剖面示意图。
【具体实施方式】
[0013]图1为〈100〉晶向的衬底引入了一层埋氧化层的剖面图示意图，下面结合图1详细说明。
[0014]一种〈100〉晶向的衬底引入了一层埋氧化层的剖面图示意图，包括，〈100〉晶向的衬底100。埋氧化层101。
[0015]图2为〈111〉晶向的衬底引入了一层埋氧化层的剖面图示意图，下面结合图2详细说明。
[0016]一种〈111〉晶向的衬底引入了一层埋氧化层的剖面图示意图，包括，〈111?晶向的衬底200。埋氧化层201。
[0017]图3为采用一种方法将引入埋氧化层的〈100〉晶向的衬底与引入埋氧化层的?111?晶向的衬底键合后并在〈111〉晶向的衬底上生长半导体材料器件外延层的剖面图示意图。下面结合图3详细说明。
[0018]一种方法将引入埋氧化层的〈100〉晶向的衬底与引入埋氧化层的〈111〉晶向的衬底集成的剖面图示意图，包括，〈100〉晶向的衬底300。〈111〉晶向的衬底302。埋氧化层301。半导体材料器件外延层303。
[0019]图4为图3所示键合后的外延层经过刻蚀制作册II半导体器件以及在〈100〉晶向的衬底上制作硅器件达到集成目的的剖面示意图。下面结合图4详细说明。
[0020]将III；半导体材料器件与31器件生长在图3所示的集成衬底上达到集成的目的的剖面示意图。包括，〈100〉晶向的衬底400。〈111〉晶向的衬底402。埋氧化层401。6^半导体材料器件外延层403。81材料器件404以及半导体材料器件405。
[0021]通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
【权利要求】
1.一种基于II1-V族氮化镓智能功率集成电路的实现方法，其特征在于: GaN半导体材料制备的半导体器为宽禁带半导体材料器件，承受较高电压，可应用于高压电子器件领域； Si材料制备的半导体器件，承受电压能力较低，主要用于驱动的数字逻辑电路以及低压模拟电路； 所述的GaN半导体材料制备的半导体装置是基于〈111〉晶向衬底外延上制作的； 所述的Si半导体材料制备的半导体装置是基于〈100〉晶向衬底上制作的； 所述的基于〈111〉晶向衬底的材料与所述基于〈100〉晶向衬底的材料通过一定的方法键合集成。
2.如权利要求1所述的GaN半导体材料制备的半导体装置结构，所述半导体装置衬底包括晶向为〈111〉的任意掺杂的Si基衬底。
3.如权利要求1所述的Si基半导体材料制备的半导体装置结构，所述半导体装置衬底为任意掺杂的〈100〉晶向的硅材料。
4.如权利要求1所述的〈111〉晶向的衬底与所述的〈100〉晶向的衬底通过一定的方法利用SOI技术达到键合集成的目的。
【文档编号】H01L21/8258GK104347522SQ201310326457
【公开日】2015年2月11日 申请日期:2013年7月31日 优先权日:2013年7月31日
【发明者】谢刚, 陈琛, 盛况, 崔京京 申请人:浙江大学苏州工业技术研究院