半导体装置及其制造方法
【专利摘要】本发明公开了一种制造半导体装置的方法及其半导体装置。其中在制造半导体装置的方法中，提供衬底结构，所述衬底结构包括衬底、以及形成在衬底表面上的鳍片式势垒层，在所述鳍片式势垒层的表面上形成量子阱材料层，以及在量子阱材料层上形成势垒材料层，其中所述量子阱材料层适于在其中形成电子气。从而能够实现在改进短沟道效应的同时，保证了半导体装置的高迁移率。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001]本发明涉及半导体装置及其制造方法。
【背景技术】
[0002]高电子迁移率晶体管(HighElectron Mobility Transistor,简称:HEMT)典型地可以包括调制掺杂异质结及相应的源漏结构。由于存在于异质结中的二维电子气(TwoDimens1nal Electron Gas,简称:2_DEG)基本不受电离杂质离子散射的影响,其迁移率非常高，因此HEMT器件近来受到许多关注。
[0003]随着器件尺寸的降低，提出在HEMT装置中使用诸如量子阱(Quantum Well，简称:QW)结构的超薄体(Ultra Thin Body,简称:UTB),来避免因MOS (Metal OxideSemiconductor,金属氧化物半导体)晶体管继续按比例缩小至更小尺寸时引发严重的短沟道效应。
[0004]为了克服短沟道效应，量子阱晶体管从平面演进为非平面。然而，现有的非平面量子阱晶体管易于出现电荷溢出，从而影响了装置性能。
[0005]发明概述
[0006]本发明的发明人发现上述现有技术中存在问题，并因此针对上述问题提出了新的技术方案以至少部分减轻或解决至少部分上述问题。
[0007]根据本发明的一个方面，提供一种制造半导体装置的方法，包括:提供衬底结构，所述衬底结构包括衬底、以及形成在衬底表面上的鳍片式势垒层；在所述鳍片式势垒层的表面上形成量子阱材料层；以及，在量子阱材料层上形成势垒材料层；其中所述量子阱材料层适于在其中形成电子气。
[0008]在一个实施例中，所述衬底表面上还形成有与所述鳍片式势垒层横向邻接的绝缘部；并且，在所述鳍片式势垒层的表面上形成量子阱材料层的步骤包括:在所述鳍片式势垒层的未被所述绝缘部覆盖的表面上形成量子阱材料层。
[0009]在一个实施例中，形成栅极结构，所述栅极结构包括在势垒材料层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
[0010]在一个实施例中，形成栅极结构，所述栅极结构包括至少在所述势垒材料层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
[0011]在一个实施例中，上述方法还包括:以栅极结构为掩模进行蚀刻，直至暴露出鳍片式势垒层的一部分；对栅极结构下方的量子阱材料层和势垒材料层进行底切，扩大鳍片式势垒层的被暴露部分；在鳍片式势垒层的被暴露部分上生长半导体材料以形成源区和漏区。
[0012]在一个实施例中，衬底包括基底层、形成在基底层上的第一缓冲层和形成在第一缓冲层上的第二缓冲层；并且，提供衬底结构的步骤包括:在所述基底层的表面上形成第一缓冲层；在第一缓冲层的表面上形成第二缓冲层；在第二缓冲层的表面上形成势垒层；对势垒层进行图案化，以形成所述鳍片式势垒层；其中第一缓冲层的材料为SiGe或GaAs，第二缓冲层的材料为AlAs。
[0013]在一个实施例中,所述基底层的材料为娃。
[0014]在一个实施例中，鳍片式势垒层的材料为InAlAs;量子阱材料层的材料为InGaAs ;并且，势垒材料层的材料为InP。
[0015]在一个实施例中，鳍片式势垒层的厚度范围可以为约10_500nm ;量子阱材料层的厚度范围可以为约1-1OOnm ;和/或势垒材料层的厚度范围可以为约10-100nm。
[0016]在一个实施例中，所述量子阱材料层的形成和/或所述势垒材料层的形成包括选择性外延生长。
[0017]根据本发明的另一方面，提供一种半导体装置，包括:衬底；在所述衬底表面上的鳍片式势垒层；在所述鳍片式势垒层表面上的量子阱材料层；以及，在量子阱材料层上的势垒材料层；其中所述量子阱材料层适于在其中形成电子气。
[0018]在一个实施例中，上述半导体装置还包括:在所述衬底表面上的与所述鳍片式势垒层横向邻接的绝缘部；并且，所述量子阱材料层形成在所述鳍片式势垒层的未被所述绝缘部覆盖的表面上。
[0019]在一个实施例中，上述半导体装置还包括:栅极结构，其中所述栅极结构包括在势垒材料层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
[0020]在一个实施例中，上述半导体装置还包括:栅极结构，其中所述栅极结构包括至少在所述势垒材料层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
[0021]在一个实施例中，上述半导体装置还包括:在鳍片式势垒层的被暴露部分上形成的源区和漏区。
[0022]在一个实施例中，衬底包括:基底层；在基底层表面上的第一缓冲层；在第一缓冲层表面上的第二缓冲层；其中第一缓冲层的材料为SiGe或GaAs，第二缓冲层的材料为AlAs0
[0023]在一个实施例中，所述基底层的材料为硅。
[0024]在一个实施例中，鳍片式势垒层的材料为InAlAs ;量子阱材料层的材料为InGaAs ;并且，势垒材料层的材料为InP。
[0025]在一个实施例中，鳍片式势垒层的厚度范围可以为约10_500nm ;量子阱材料层的厚度范围可以为约1-1OOnm ;和/或势垒材料层的厚度范围可以为约10-100nm。
[0026]通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
【专利附图】
【附图说明】
[0027]构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
[0028]根据下面参照附图的详细描述，可以更加清楚地理解本发明，在附图中:
[0029]图1为根据本发明一个实施例的制造半导体装置的方法的示意流程图；以及
[0030]图2-图12示意性地示出了根据本发明一个实施例的半导体装置的制造过程的若干阶段。
【具体实施方式】
[0031]现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
[0032]此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制。
[0033]以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
[0034]对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
[0035]在这里示出和讨论的所有示例中，任何具体值都应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
[0036]应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图的说明中将不需要对其进行进一步讨论。
[0037]图1为根据本发明一个实施例的制造半导体装置的方法的示意流程图。如图1所示，在步骤101，提供衬底结构，所述衬底结构包括衬底、以及形成在衬底表面上的鳍片式势垒层。
[0038]在一个实施例中，衬底包括基底层、形成在基底层上的第一缓冲层和形成在第一缓冲层上的第二缓冲层。
[0039]在一个实施例中，上述提供衬底结构的步骤包括:
[0040]在所述基底层的表面上形成第一缓冲层，在第一缓冲层的表面上形成第二缓冲层，在第二缓冲层的表面上形成势垒层，对势垒层进行图案化，以形成所述鳍片式势垒层。
[0041]在一个实施例中，第一缓冲层的材料为锗化硅(SiGe)或砷化镓(GaAs)，第二缓冲层的材料为砷化铝(AlAs)。在某些实施例中，第一缓冲层和第二缓冲层的厚度可为约10-500nm。在某些实施例中，上述基底层的材料例如可以是硅。然而应理解，本发明并不限于此。
[0042]在某些实施例中，鳍片式势垒层的材料为砷化铟铝(InAlAs )。
[0043]在采用SiGe或GaAs作为第一缓冲层、采用AlAs作为第二缓冲层的情况下，基底层优选为(111)硅基底，也即，主表面为(111)晶面的硅基底。在某些其它实施例中，所述基底层可以为例如蓝宝石基底，或其它适当的基底。
[0044]接着，在步骤102，在所述鳍片式势垒层的表面上形成量子阱材料层。这里，量子阱材料层可以是InGaAs，该量子阱材料层可通过例如选择性外延生长来形成。其中所述量子讲材料层适于在其中形成电子气。
[0045]然后，在步骤103，在量子阱材料层上形成势垒材料层。势垒材料层的材料可以为磷化铟(InP)。该势垒材料层也可通过选择性外延生长来形成。
[0046]通过图1所示的制造半导体装置的方法，形成了具有非平面的(例如，鳍片式)量子阱结构的半导体装置(例如，HEMT器件)。利用根据本发明的量子阱结构，能够实现在减轻半导体装置的短沟道效应的同时，保证了高的载流子迁移率。
[0047]之后，可以进一步形成栅极结构。在一些优选实施例中，栅极结构包括至少在所述势垒材料层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。将以这种方式形成的栅极结构称为第一栅极结构。可以利用本领域中已知的工艺、材料等来形成栅极结构，在此不再详细说明。
[0048]另外，在其它实施例中，所述衬底表面上还形成有与所述鳍片式势垒层横向邻接的绝缘部。在该实施例中，在所述鳍片式势垒层的表面上形成量子阱材料层的步骤包括:在所述鳍片式势垒层的未被所述绝缘部覆盖的表面上形成量子阱材料层。也就是说，在该实施例中，量子阱材料层形成在鳍片式势垒层的未被所述绝缘部覆盖的表面上。因此，与上述形成第一栅极结构的实施例不同的是，在本实施例中，所形成的栅极结构包括在势垒材料层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。将以这种方式形成的栅极结构称为第二栅极结构。
[0049]然而，应理解，本发明并不限于这里所示的实施例。作为示例，量子阱材料也可以是铟镓砷化物(InGaAs)。并且，本领域普通技术人员可以容易地选择与上述量子阱材料配合的适当缓冲层材料和势垒材料，来形成本发明教导的半导体结构。
[0050]在一些实施例中，鳍片式势垒层的厚度范围可以为约10_500nm，量子阱材料层的厚度范围可以为约lO-lOOnm，势垒材料层的厚度范围可以为约10-100nm。这里应理解，这些数值或者数值范围仅仅是示例性的，而非对本发明的限制。
[0051]在某些实施例中，可以在形成上述的栅极结构后，以栅极结构为掩模进行蚀刻，直至暴露出鳍片式势垒层的一部分。对栅极结构下方的量子阱材料层和势垒材料层进行底切，扩大鳍片式势垒层的被暴露部分。然后，在鳍片式势垒层的被暴露部分上生长半导体材料以形成源区和漏区。通过上述底切处理，可有利于源区和漏区的外延生长。
[0052]图2-图12示意性地示出了根据本发明一个实施例的半导体装置的制造过程的若干阶段。
[0053]首先，如图2所不，通过例如M0CVD(Metal_organic Chemical Vapor Deposit1n,金属有机化合物化学气相沉淀)、ALD (Atomic layer deposit1n,原子层沉积)MBE(Molecular Beam Epitaxy,分子束外延)等工艺,在基底层I上依次形成第一缓冲层2、第二缓冲层3和势垒层4，其中基底层1、第一缓冲层2和第二缓冲层3构成衬底。在该实施例中，基底层I的材料为硅。硅基底I的主表面晶向为〈111〉晶向。第一缓冲层2的材料为SiGe或GaAs，第二缓冲层3的材料为AlAs，势垒层4的材料为InAlAs。在该实施例中，第一缓冲层和第二缓冲层的厚度可为约10-500nm。
[0054]然后，如图3a和图3b所示，对势垒层4进行图案化，例如通过光刻和干蚀刻，在第二缓冲层3上形成鳍片式势垒层5。其中，图3a示出了垂直于鳍片的纵向(也即，后来形成的沟道的方向)的剖面图，图3b示出了沿着鳍片的纵向(沟道方向)的剖面图。
[0055]接下来，如图4a和图4b所示，在第二缓冲层3的表面上形成与鳍片式势垒层5横向邻接的绝缘部6。在一个具体示例中，绝缘部6为二氧化硅层，其厚度可以为约50-500nm。类似地，图4a为垂直于沟道方向的剖面图，图4b为沿着沟道方向的剖面图。如前面已经说明的，在某些实施例中，该绝缘层可能不是必须的。
[0056]之后，如图5a和图5b所示，在鳍片式势垒层5的表面上形成量子阱材料层7，在量子阱材料层7上形成势垒材料层8。类似地，图5a为垂直于沟道方向的剖面图，图5b为沿着沟道方向的剖面图。在该实施例中，量子阱材料为InGaAs，势垒材料为InP。如前所述的，量子阱材料层7和/或势垒材料层8可以通过选择性外延生长来形成。
[0057]另外，在该实施例中，鳍片式势垒层5的厚度范围为约10_500nm，量子阱材料层7的厚度范围为约lO-lOOnm，势垒材料层8的厚度范围为约10-100nm。
[0058]接下来，如图6a和图6b所示，形成栅极绝缘层9。其中栅极绝缘层9覆盖绝缘部6的至少一部分和势垒材料层8的至少一部分。类似地，图6a为垂直于沟道方向的剖面图，图6b为沿着沟道方向的剖面图。在一个具体示例中，栅极绝缘层9的材料可以为高k电介质，例如A1203、TiS1x等，栅极绝缘层9的厚度可以为约l_5nm。
[0059]随后，如图7a和图7b所示，通过例如PVD、MOCVD、ALD、MBE等工艺，在栅极绝缘层9上沉积栅极材料10。图7a为垂直于沟道方向的剖面图，图7b为沿着沟道方向的剖面图。这里栅极材料可以是金属材料，诸如N1-Au或Cr-Au。
[0060]接下来，如图8a和图8b所示，通过对栅极材料10进行图案化，以形成栅极11。图8a为垂直于沟道方向的剖面图，图Sb为沿着沟道方向的剖面图。然而应理解，本发明并不限于此。例如，在一个另外的具体示例中，栅极材料可以是多晶硅，栅极11可以是多晶硅栅极或者伪栅。该多晶硅伪栅可以在另外的步骤中被取代以金属栅极。
[0061]在形成栅极后，形成用于栅极两侧形成间隔物12，然后以栅极11和间隔物12为掩膜进行蚀刻，直至暴露出鳍片式势垒层的一部分。如图9a和图9b所示，其中图9a为垂直于沟道方向的剖面图，图％为沿着沟道方向的剖面图。
[0062]之后，如图10所示，对栅极结构下方的量子阱材料层和势垒材料层进行底切，扩大鳍片式势垒层的被暴露部分。
[0063]接下来，如图11所示，在鳍片式势垒层的被暴露部分上生长半导体材料，从而形成源区/漏区13。
[0064]最后，如图12所示，在源区/漏区上形成相应的源极/漏极14。图11为沿着沟道方向的剖面图。
[0065]需要说明的是，图10-图12均为沿着沟道方向的剖面图。
[0066]应理解，本发明并不限于上面所描述的实施方式。例如，在一个另外的具体示例中，栅极材料可以是多晶硅，栅极11可以是多晶硅栅极或者多晶硅伪栅。本领域技术人员将容易理解，该多晶硅伪栅可以在另外的步骤中被取代以金属栅极，例如可以在生长了源区和漏区之后去除多晶硅伪栅，然后形成金属栅极。
[0067]因此，本发明还提供了一种半导体装置，包括:衬底，在所述衬底表面上的鳍片式势垒层，在所述鳍片式势垒层表面上的量子阱材料层，以及在量子阱材料层上的势垒材料层。其中所述量子阱材料层适于在其中形成电子气。
[0068]上述装置还可以包括:在所述衬底表面上的与所述鳍片式势垒层横向邻接的绝缘部；并且所述量子阱材料层形成在所述鳍片式势垒层的未被所述绝缘部覆盖的表面上。
[0069]上述装置还可以包括在势垒材料层的至少一部分上的栅极结构。
[0070]至此，已经详细描述了根据本发明的半导体装置及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本公开所教导的各实施例可以自由组合。
[0071]本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。
【权利要求】
1.一种制造半导体装置的方法，其特征在于，包括: 提供衬底结构，所述衬底结构包括衬底、以及形成在衬底表面上的鳍片式势垒层； 在所述鳍片式势垒层的表面上形成量子阱材料层；以及 在量子阱材料层上形成势垒材料层； 其中所述量子阱材料层适于在其中形成电子气。
2.如权利要求1所述的方法，其特征在于， 所述衬底表面上还形成有与所述鳍片式势垒层横向邻接的绝缘部；并且， 在所述鳍片式势垒层的表面上形成量子阱材料层的步骤包括: 在所述鳍片式势垒层的未被所述绝缘部覆盖的表面上形成量子阱材料层。
3.根据权利要求2所述的方法，其特征在于，还包括: 形成栅极结构，所述栅极结构包括在势垒材料层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
4.根据权利要求1所述的方法，其特征在于，还包括: 形成栅极结构，所述栅极结构包括至少在所述势垒材料层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
5.根据权利要求3或4所述的方法，其特征在于，还包括: 以栅极结构为掩模进行蚀刻，直至暴露出鳍片式势垒层的一部分； 对栅极结构下方的量子阱材料层和势垒材料层进行底切，扩大鳍片式势垒层的被暴露部分； 在鳍片式势垒层的被暴露部分上生长半导体材料以形成源区和漏区。
6.根据权利要求1所述的方法，其特征在于， 衬底包括基底层、形成在基底层上的第一缓冲层和形成在第一缓冲层上的第二缓冲层；并且， 提供衬底结构的步骤包括: 在所述基底层的表面上形成第一缓冲层； 在第一缓冲层的表面上形成第二缓冲层； 在第二缓冲层的表面上形成势垒层； 对势垒层进行图案化，以形成所述鳍片式势垒层； 其中第一缓冲层的材料为SiGe或GaAs，第二缓冲层的材料为AlAs。
7.根据权利要求6所述的方法，其特征在于， 所述基底层的材料为娃。
8.根据权利要求1所述的方法，其特征在于， 鳍片式势垒层的材料为InAlAs ； 量子阱材料层的材料为InGaAs ;并且 势垒材料层的材料为InP。
9.根据权利要求1所述的方法，其特征在于， 鳍片式势垒层的厚度范围为10-500nm; 量子阱材料层的厚度范围为1-1OOnm ;和/或 势垒材料层的厚度范围为10-100nm。
10.根据权利要求1所述的方法，其特征在于， 所述量子阱材料层的形成和/或所述势垒材料层的形成包括选择性外延生长。
11.一种半导体装置，其特征在于，包括: 衬底； 在所述衬底表面上的鳍片式势垒层； 在所述鳍片式势垒层表面上的量子阱材料层；以及 在量子阱材料层上的势垒材料层； 其中所述量子阱材料层适于在其中形成电子气。
12.如权利要求11所述的半导体装置，其特征在于，还包括: 在所述衬底表面上的与所述鳍片式势垒层横向邻接的绝缘部；并且， 所述量子阱材料层形成在所述鳍片式势垒层的未被所述绝缘部覆盖的表面上。
13.根据权利要求12所述的半导体装置，其特征在于，还包括: 栅极结构，其中所述栅极结构包括在势垒材料层的一部分和绝缘部的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
14.根据权利要求11所述的半导体装置，其特征在于，还包括: 栅极结构，其中所述栅极结构包括至少在所述势垒材料层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
15.根据权利要求13或14所述的半导体装置，其特征在于，还包括: 在鳍片式势垒层的被暴露部分上形成的源区和漏区。
16.根据权利要求11所述的半导体装置，其特征在于，衬底包括: 基底层； 在基底层表面上的第一缓冲层； 在第一缓冲层表面上的第二缓冲层； 其中第一缓冲层的材料为SiGe或GaAs，第二缓冲层的材料为AlAs。
17.根据权利要求16所述的半导体装置，其特征在于， 所述基底层的材料为娃。
18.根据权利要求11所述的半导体装置，其特征在于， 鳍片式势垒层的材料为InAlAs ； 量子阱材料层的材料为InGaAs ;并且 势垒材料层的材料为InP。
19.根据权利要求11所述的半导体装置，其特征在于， 鳍片式势垒层的厚度范围为10-500nm ； 量子阱材料层的厚度范围为1-1OOnm ;和/或 势垒材料层的厚度范围为10-100nm。
【文档编号】H01L21/335GK104347407SQ201310327029
【公开日】2015年2月11日 申请日期:2013年7月31日 优先权日:2013年7月31日
【发明者】肖德元 申请人:中芯国际集成电路制造(上海)有限公司