薄膜晶体管及其制造方法
【专利摘要】本发明提供了一种薄膜晶体管，其包括：栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上的半导体；设置在半导体的沟道上的蚀刻阻挡件；设置在半导体上的源电极；以及设置在半导体上的漏电极。源电极和漏电极中的至少一个不与蚀刻阻挡件叠置。蚀刻阻挡件与半导体的沟道的至少一个尺寸基本上相同。
【专利说明】薄膜晶体管及其制造方法
【技术领域】
[0001]示例性实施例涉及薄膜晶体管技术，更具体地，涉及包括蚀刻阻挡件的薄膜晶体管及其制造方法。
【背景技术】
[0002]诸如电阻器、电容器、二极管、感应器和薄膜晶体管的电子元件应用于各种领域。在这些电子元件中，薄膜晶体管(TFT)经常在诸如平板显示器(例如液晶显示器(IXD)、有机发光装置(有机发光二极管显示器(0LED))、等离子体显示器(PD)、电泳显示器(EPD)和电润湿显示器(EWD)等)的消费者电子装置中用作开关和驱动元件。
[0003]在传统的TFT中，半导体部分通常决定其特性。典型地，硅(Si)被用作半导体部分。基于Si的半导体可以被分成两种普遍的结晶类型，例如，非晶Si和基于多晶硅的半导体类型。非晶Si半导体的形成相对简单，但是它们通常具有低电荷迁移率。因此，难以使用非晶Si制造高性能的TFT。多晶硅半导体具有较高的电荷迁移率，但是将硅结晶的工艺复杂并且成本效率低。因此，使用与多晶Si相比具有相对高的均一性并且与非晶硅相比具有相对高的电荷迁移率和相对高的0N/0F电流比的廉价的金属氧化物的氧化物半导体引起关注。
[0004]为了防止TFT的沟道区域被在后续的处理步骤中使用的蚀刻剂损害并且防止诸如氢(H)的杂质在TFT的制造工艺中被扩散，可以使用覆盖半导体的沟道区域的蚀刻阻挡件。TFT的源电极和漏电极通常设置在蚀刻阻挡件的至少一部分上，由此与蚀刻阻挡件叠置。以这种方式，当考虑用于形成图案的光曝光器的分辨率时，在减小与蚀刻阻挡件的至少一部分叠置的源电极和漏电极之间的最小分离间隔以及与蚀刻阻挡件的至少一部分叠置的区域的最小长度方面会存在限制。例如，如果曝光装置的最小特征尺寸是大约3 μ m至4μ m，源电极和漏电极与蚀刻阻挡件之间叠置的长度是2.5 μ m，则相应的薄膜晶体管的最小沟道长度将是大约8 μ m至9 μ m。如上所述，如果由于制造TFT的曝光装置的限制而存在最小的沟道长度，则也存在减小TFT的尺寸的限制。
[0005]因此，需要提供有效的、具有成本效益的技术来减小包括蚀刻阻挡件的TFT的沟道尺寸并由此减小TFT的整体尺寸的方法。
[0006]在【背景技术】部分中公开的以上信息仅为了增强对本发明的背景的理解，因此，它可能包含不构成在本国中本领域普通技术人员已知的现有技术的信息。
【发明内容】
[0007]示例性实施例能够使包括蚀刻阻挡件的薄膜晶体管的沟道尺寸(例如，宽度、长度等)减小，这还可以减小薄膜晶体管的尺寸。
[0008]示例性实施例提供了一种用于制造包括蚀刻阻挡件的所述薄膜晶体管的制造方法。
[0009]其它方面将在下面的详细描述中阐述，且部分地通过本公开将是明显的，或者可以通过本发明的实施而明了。
[0010]根据示例性实施例，一种薄膜晶体管包括:栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上的半导体；设置在半导体的沟道上的蚀刻阻挡件；设置在半导体上的源电极；以及设置在半导体上的漏电极。源电极和漏电极中的至少一个不与蚀刻阻挡件叠置。蚀刻阻挡件与半导体的沟道的至少一个尺寸基本上相同。
[0011]根据示例性实施例，一种薄膜晶体管包括:栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上的半导体；设置在半导体的沟道上的蚀刻阻挡件；设置在半导体上的源电极；设置在半导体上的漏电极；以及直接设置在半导体的未被蚀刻阻挡件覆盖的第一部分上的导电层。导电层电连接到源电极或漏电极。蚀刻阻挡件与半导体的沟道的至少一个尺寸基本上相同。
[0012]根据示例性实施例，一种制造薄膜晶体管的方法包括:在基板上形成栅电极；在栅电极上形成栅极绝缘层；在栅极绝缘层上形成半导体；在半导体的沟道上形成蚀刻阻挡件；在半导体上形成源电极；以及在半导体上形成漏电极。源电极和漏电极中的至少一个不与蚀刻阻挡件叠置。蚀刻阻挡件与半导体的沟道的至少一个尺寸基本上相同。
[0013]根据示例性实施例，一种制造薄膜晶体管的方法包括:在基板上形成栅电极；在栅电极上形成栅极绝缘层；在栅极绝缘层上形成半导体；在半导体的沟道上形成蚀刻阻挡件；形成直接设置在半导体的未被蚀刻阻挡件覆盖的部分上的导电层，导电层的所述部分电连接到源电极或漏电极；在半导体上形成源电极；以及在半导体上形成漏电极。
[0014]根据示例性实施例，可以减小包括蚀刻阻挡件的薄膜晶体管的沟道长度，这还可以减小薄膜晶体管的尺寸。
[0015]前述的概括描述和下面的详细描述是示例性和说明性的，并且旨在提供对如要求保护的本发明的进一步的说明。
【专利附图】
【附图说明】
[0016]被包括以提供对本发明的进一步理解并被并入说明书而成为说明书的一部分的附图示出了本发明的示例性实施例，并与描述一起用于解释本发明的原理。
[0017]图1是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板的平面图。
[0018]图2是根据示例性实施例的沿着剖面线I1-1I截取的图1的薄膜晶体管阵列面板的剖视图。
[0019]图3-图9是示出了根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板的剖视图。
[0020]图10-图12是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板的相应的平面图。
[0021]图13-图17是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。
[0022]图18-图22是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。
[0023]图23-图26是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。[0024]图27-图30是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。
【具体实施方式】
[0025]在下面的描述中，出于说明的目的，阐述了许多具体细节以提供对不同的示例性实施例的全面的理解。然而，明显的是，不同的示例性实施例可以在没有这些具体的细节或者具有一种或更多等同布置的情况下被实施。在其他情况下，以框图的形式示出公知的结构和装置以避免使各种示例性实施例不必要地不突出。
[0026]在附图中，为了清晰和描述的目的，可以夸大层、膜、板、区域等的尺寸和相对尺寸。另外，相同的标号表不相同的兀件。
[0027]当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接或结合到另一元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称作“直接在”另一元件“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。出于本公开的目的，“X、Y和Z中的至少一种(至少一个)”和“从由X、Y和Z组成的组中选择的至少一种(至少一个)”可以被解释为仅X、仅Y、仅Z或者X、Y和Z中的两种或多种的任意组合，例如，XYZ、XYY、YZ和ZZ0相同的标号始终表示相同的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
[0028]尽管在这里可使用术语第一、第二等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
[0029]为了描述的目的，在这里可使用空间相对术语，如“在…之下”、“在…下方”、“下”、“在…上方”、“上”等，并由此来描述如在图中所示的一个元件或特征与其它元件或特征的关系。空间相对术语意在包含除了在图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，示例性术语“在…下方”可包括“在…上方”和“在…下方”两种方位。另外，所述装置可被另外定位(例如，旋转90度或者在其它方位)，因此对在这里使用的空间相对描述符做出相应的解释。
[0030] 这里使用的术语仅为了描述特定实施例的目的，而不意图是限制性的。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。另外，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0031]在此参照作为理想示例性实施例和/或中间结构的示意图的剖面图来描述不同的示例性实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，在此公开的示例性实施例不应该被解释为局限于区域的具体示出的形状，而将包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域将通常在其边缘具有倒圆或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图成为限制。
[0032]除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。除非这里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。
[0033]现将参照图1和图2描述包括薄膜晶体管的示例性薄膜晶体管阵列面板。
[0034]图1是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板的平面图。图2是沿着剖面线I1-1I截取的图1的薄膜晶体管阵列面板的剖视图。
[0035]参照图1和图2，栅电极124设置在包括例如塑料、玻璃等的绝缘材料的基板110上。例如，栅电极124可以由诸如基于铝的金属(例如铝(Al)或Al合金)、基于银的金属(例如银(Ag)或Ag合金)、基于铜的金属(例如铜(Cu)或Cu合金)、基于钥的金属(例如钥(Mo)或Mo合金)、基于铬的金属(例如铬(Cr)或Cr合金)、基于钽的金属(例如钽(Ta)或Ta合金)、基于钛的金属(例如钛(Ti)或Ti合金)等制成。预期的是，栅电极124可以包括多层结构，例如包括物理性质不同的至少两个导电层。例如，栅电极124可以是诸如以Mo/Al/Mo、Mo/Al、Mo/Cu、CuMn/Cu 和 Ti/Cu 为例的多层结构。
[0036]栅极绝缘层140设置在栅电极124上。栅极绝缘层140可以包括诸如氧化硅(SiOx)、氮化娃(SiNx)、氮氧化娃(SiON)等的任何合适的绝缘材料。可以通过例如派射法的任何合适的方法来形成栅极绝缘层140。
[0037]半导体154设置在栅极绝缘层140上。半导体154可以包括多晶硅或氧化物半导体。例如，作为金属氧化物半导体，氧化物半导体可以由任何合适的金属(诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、Ti等)或任何合适的金属(诸如Zn、In、Ga、Sn、Ti等)的组合的任何合适的氧化物形成。
[0038]源电极173和漏电极175设置在半导体154上。源电极173和漏电极175可以直接接触半导体154并相对于栅电极124彼此面对。根据示例性实施例，半导体154可以是岛型。另外，半导体154 (除了源电极173和漏电极175之间的隔开部分)可以具有与源电极173和漏电极175基本上相同的平面形状。平面形状是指在基板110的平面图中的组件的形状。图1和图2示出了半导体154 (除了源电极173和漏电极175之间的隔开部分)与源电极173和漏电极175具有基本上相同的平面形状的示例。以这种方式，可以通过任何合适的技术(诸如使用包括半色调区域的光掩模(或中间掩模)的暴露工艺)来形成半导体154;然而，可以使用任何其他合适类型的光掩模，例如双重交替相移材料、光学邻近效应修正等。
[0039]源电极173和漏电极175可以由任何合适的导电材料例如基于Al的金属、基于Ag的金属、基于Cu的金属、基于Mo的金属、基于Cr的金属、基于Ta的金属、基于Ti的金属等制成。例如，Mo合金可以包括Mo-铌(Nb)和Mo-Ti。还预期的是，源电极173和漏电极175可以由诸如氧化铟锡(ΙΤ0)、氧化铟锌(ΙΖ0)、氧化铝锌(ΑΖ0)、氧化镓锌(GZO)等的透明导电材料制成。还预期的是，可以使用一种或多种导电聚合物(ICP)，例如，聚苯胺、聚(3，4-聚乙撑二氧噻吩)聚(苯乙烯磺酸盐)(PEDOT:PSS)等。源电极173和漏电极175可以是包括两个或更多个导电层(未示出)的多层结构。例如，源电极173和漏电极175可以是诸如 Mo/Al/Mo、Mo/Al、Mo/Cu、CuMn/Cu 和 Ti/Cu 的多层结构。
[0040]根据示例性实施例，蚀刻阻挡件(称作蚀刻防止层)155设置在半导体154上。钝化层180设置在蚀刻阻挡件155上。
[0041]在示例性实施例中，蚀刻阻挡件155覆盖半导体154的沟道，因此，防止TFT的沟道被在例如源电极173和漏电极175的蚀刻工艺的后续处理步骤中使用的蚀刻气体或蚀刻剂损坏或污染(或者以其它方式改变)。另外，蚀刻阻挡件155可以防止例如氢的杂质从设置在半导体154上的绝缘层(例如，钝化层180)扩散到半导体154中。蚀刻阻挡件155的
厚度可以小于大约3000人。蚀刻阻挡件155可以通常由SiOx制成。然而，预期的是，蚀刻阻挡件155可以由包括SiOx、SiNx、SiOC和SiON中的至少一种材料的任何合适的无机材料、任何合适的有机材料或任何合适的有机聚合物材料等制成。
[0042]根据示例性实施例，源电极173和漏电极175中的至少一个可以不与蚀刻阻挡件155的至少一部分叠置。可选择地，源电极173和漏电极175可以均至少部分地与蚀刻阻挡件155叠置。S卩，蚀刻阻挡件155可以设置在置于源电极173和漏电极175之间的隔开空间中的半导体154上，使得蚀刻阻挡件155可以不与源电极173和漏电极175中的至少一个接触，也可以与源电极173和漏电极175叠置，由此可以接触源电极173和漏电极175中的至少一个。图1和图2示出了源电极173和漏电极175不与蚀刻阻挡件155的至少一部分叠置的示例。
[0043]在示例性实施例中，如图1和图2中所示，源电极173或漏电极175与蚀刻阻挡件155可以彼此隔开。这样，设置在蚀刻阻挡件155和源电极173或漏电极175之间的半导体154的表面部分形成具有导电性的导电层163和165。半导体154的表面部分是指半导体154的面中的接触源电极173和漏电极175的半导体的面的一部分。导电层163和165物理连接并且电连接到源电极173或漏电极175。这样，导电层163和165可以在源电极173和漏电极175的至少一个部分之下延伸。换言之，源电极173和漏电极175可以设置在导电层163和165的至少一部分上。因此，源电极173和连接到源电极173的导电层163基本上共同形成源电极，漏电极175和连接到漏电极175的导电层165基本上共同形成漏电极。这样，TFT的沟道可以形成在导电层163和165之间相对于栅电极124的半导体中。
[0044]因此，TFT的沟道长度L可以与蚀刻阻挡件155沿第一(例如，水平)方向Dl的宽度或蚀刻阻挡件155沿第一(例如，水平)方向Dl的长度大约相同。蚀刻阻挡件155沿第一方向Dl的宽度可以指源电极173和漏电极175之间的最短距离。应该注意的是，术语“长度”和“宽度”仅是出于描述性的目的而使用的，因此，不用于使与蚀刻阻挡件155和TFT的沟道有关的相应的尺寸范围变窄。以这种方式，可以交替地使用术语“长度”和“宽度”来说明这里描述的相应的尺寸。
[0045]钝化层180可以包括任何合适的材料，例如无机材料(例如，SiOx, SiNx, SiOC等)、有机材料等。
[0046]如上所述，根据示例性实施例，源电极173和漏电极175可以不与蚀刻阻挡件155的至少一部分叠置，使得可以不考虑叠置区域。因此，可以将蚀刻阻挡件155沿水平方向Dl的长度减小到用于形成TFT的曝光装置的最小特征尺寸。另外，根据示例性实施例，可以根据蚀刻阻挡件沿水平方向Dl的长度来确定薄膜晶体管的沟道长度L，从而也可以将沟道长度L减小至曝光装置的最小特征尺寸。例如，当曝光装置的最小特征尺寸是大约3 μ m时，蚀刻阻挡件155沿水平方向Dl的长度可以被减小至大约3 μ m。以这种方式，TFT的沟道长度L可以被减小至大约3 μ m。为了这个目的，示例性实施例与曝光装置的最小特征尺寸成比例。可以根据以下示出的公式I来估算最小特征尺寸:
[0047]CD=Ic1X ( λ /NA)公式(I)
[0048]其中，
[0049]⑶=最小特征尺寸；
[0050]Ic1=Ic1因数(或者与系数封装工艺相关的因数)；
[0051]λ =曝光的波长；以及
[0052]NA=曝光装置的透镜的数值孔径。
[0053]参照图1，根据示例性实施例，TFT的沟道宽度W可以指沟道在半导体154和蚀刻阻挡件155互相叠置的叠置区域中沿第二(或垂直)方向D2的长度。第二方向D2与第一方向Dl基本上垂直。在示例性实施例中，蚀刻阻挡件155可以设置在由半导体154界定的区域中。因此，TFT的沟道宽度W可以与蚀刻阻挡件155沿第二方向D2的宽度基本上相同。以这种方式，可以通过使用包括例如半色调区域的相同的光掩模的曝光工艺来形成蚀刻阻挡件155和半导体154。同样，可以使用任何其他合适的掩模。可选择地，蚀刻阻挡件155的上部和/或下部可以从半导体154界定的区域延伸。
[0054]根据示例性实施例，可以在形成蚀刻阻挡件155、源电极173和漏电极175之后形成导电层163和165。例如，当半导体154包括氧化物半导体时，可以在形成源电极173和漏电极175之后且在形成钝化层180之前执行单独的等离子体处理，以形成半导体154的暴露部分。以这种方式，可以形成导电层163和165。当例如半导体154包括氧化物半导体，并且通过等离子体增强化学气相沉积(PECVD)形成钝化层180时，暴露的半导体154可以在形成钝化层180时用杂质掺杂并转变为导体，由此形成导电层163和165。可选择地，当半导体154包括多晶硅时，在形成钝化层180之前但是在形成源电极173和漏电极175之后，可以用η型杂质(例如磷(P))或P型杂质对半导体154的暴露部分进行掺杂,并可以通过退火来执行。以这种方式，可以形成导电层163和165。
[0055]继续参照图1和图2的同时，将参照图3-图9描述包括示例性TFT的TFT阵列面板的几个示例。为了避免这里描述的示例性实施例不突出，省略重复的描述。
[0056]图3-图9是示出了根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板的剖视图。
[0057]参照图3，TFT与图1和图2中示出的TFT基本上相同；然而，在图3中，源电极173不与蚀刻阻挡件155的至少一部分叠置，漏电极175与蚀刻阻挡件155的至少一部分叠置。漏电极175与蚀刻阻挡件155的至少一部分叠置的区域的尺寸(或者程度)可以是任何合适的量。
[0058]如图3中所示，源电极173和蚀刻阻挡件155可以彼此隔开。以这种方式，半导体154的设置在蚀刻阻挡件155和源电极173之间的表面部分形成具有导电性的导电层163。以这种方式，图3的TFT不包括导电层165。导电层163及其形成方法基本上与上述相同，因此省略相应的详细描述。在示例性实施例中，TFT的沟道长度L与蚀刻阻挡件沿第一方向Dl的长度基本上相同，TFT的沟道长度L可以减小至曝光装置的最小特征尺寸，这由此减小TFT的尺寸。与图3相反，漏电极175可以不与蚀刻阻挡件155的至少一部分叠置，使得源电极173可以与蚀刻阻挡件155的至少一部分叠置。
[0059]如图4中看出的，TFT与图1和图2中示出的TFT基本上相同；然而，图4中的半导体154是岛型半导体而不是与源电极173和漏电极175具有基本上相同的平面形状。以这种方式，可以通过使用不同的光掩模的多道曝光工艺来形成源电极173、漏电极175和半导体154。
[0060]参照图5，TFT与图1和图2中示出的TFT基本上相同；然而，图5中的半导体154是岛型而不是与源电极173和漏电极175具有基本上相同的平面形状。为了这个目的，漏电极175不与蚀刻阻挡件155的至少一部分叠置，源电极173与蚀刻阻挡件155的至少一
部分叠置。
[0061]此外，如图5中所示，漏电极175和蚀刻阻挡件155彼此隔开。以这种方式，半导体154的设置在蚀刻阻挡件155和漏电极175之间的表面部分形成具有导电性的导电层165。与图4相比，源电极173可以不与蚀刻阻挡件155的至少一部分叠置，漏电极175可以与蚀刻阻挡件155的至少一部分叠置。
[0062]参照图6，TFT与图1和图2中示出的TFT基本上相同；然而，图6中的导电层163和165形成在半导体154与源电极173和漏电极175叠置的表面处以及形成在半导体154的设置在蚀刻阻挡件155与源电极173和漏电极175之间的表面处。以这种方式，半导体154的未被蚀刻阻挡件155覆盖的全部表面部分可以形成导电层163和165的部分。
[0063]根据示例性实施例，可以在形成蚀刻阻挡件155之后形成导电层163和165，其中，可以在形成源电极173和漏电极175之后形成蚀刻阻挡件155。例如，当半导体154包括氧化物半导体时，可以使半导体154的未被蚀刻阻挡件155覆盖且被暴露的部分经历等离子体处理，从而形成导电层163和165。可选择地，当半导体154包括多晶娃材料时,半导体154的未被蚀刻阻挡件155覆盖且被暴露的部分可以用例如P的杂质掺杂并且可以退火，从而形成导电层163和165。
[0064]根据示例性实施例，TFT的沟道长度L与蚀刻阻挡件155沿水平方向Dl的长度基本上相同，TFT的沟道长度L可以减小到曝光装置的最小特征尺寸，这由此减小了 TFT的尺寸。
[0065]如图7中看到的，TFT与图6中示出的TFT基本上相同；然而，图7中的漏电极175不与蚀刻阻挡件155叠置，而源电极173与蚀刻阻挡件155叠置。另外，漏电极175和蚀刻阻挡件155可以彼此隔开。以这种方式，设置在蚀刻阻挡件155和漏电极175之间的导电层165未被漏电极175覆盖，由此暴露于钝化层180。与图7相反，虽然未示出，但源电极173可以构造为不与蚀刻阻挡件155叠置，而漏电极175可以构造为与蚀刻阻挡件155叠置。
[0066]参照图8，TFT与图6中示出的TFT基本上相同；然而，图8中的半导体154是岛型而不是与源电极173和漏电极175具有基本上相同的平面形状。如图8中看到的，源电极173和漏电极174都不与蚀刻阻挡件155叠置。
[0067]参照图9，TFT与图8中示出的TFT基本上相同；然而，在图9中，源电极173不与蚀刻阻挡件155叠置，而漏电极175与蚀刻阻挡件155叠置。另外，如图9中所示，源电极173和蚀刻阻挡件155可以彼此隔开。以这种方式，设置在蚀刻阻挡件155和源电极173之间的导电层163未被源电极173覆盖，因此可以暴露于钝化层180。与图9相反,虽然未不出，但是漏电极175可以不与蚀刻阻挡件155叠置，而源电极173可以与蚀刻阻挡件155叠置。
[0068]继续参照图1-图9的同时，将参照图10-图12描述包括示例性TFT的TFT阵列面板。
[0069]图10-图12是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板的相应的平面图。
[0070]如图10中看出的，TFT阵列面板与图1和图2中示出的TFT阵列面板基本上相同；然而，图10中的TFT的沟道宽度W较大。以这种方式，半导体154以及导电层163和165的相应宽度也可以较大，并且与沟道宽度W基本上相同。
[0071]参照图11，TFT与图10中示出的TFT基本上相同；然而，在图11中，导电层163和165的未被源电极173和漏电极175以及蚀刻阻挡件155覆盖的相应区域较小。例如，相应的导电层163和165的非叠置区域可以形成侧向T形状。
[0072]参照图12，TFT与图1和图2中示出的TFT基本上相同；然而，在图12中，源电极173不与蚀刻阻挡件155叠置，而漏电极175与蚀刻阻挡件155接触和/或叠置。例如，与图3中所示出的相似，源电极173和蚀刻阻挡件155可以彼此隔开，使得半导体154的设置在蚀刻阻挡件155和源电极173之间的表面部分形成具有导电性的导电层163。
[0073]根据示例性实施例，预期的是，源电极173、漏电极175、半导体154和蚀刻阻挡件155的平面形状可以以任何合适的方式改变，并且可以不对应于源电极173、漏电极175、半导体154和蚀刻阻挡件155中的其他的一个或多个。
[0074]继续参照图1-图12的同时，现将参照图13-图17描述制造包括示例性TFT的TFT阵列面板的制造方法。
[0075]图13-图17是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。
[0076]参照图13，在基板110上沉积例如导电金属材料的导电材料，基板110可以包括例如塑料、玻璃等的任何合适的绝缘材料。以这种方式，将沉积的导电材料图案化以形成栅电极 124。
[0077]将诸如SiOx、SiNx、SiON等的绝缘材料沉积在栅电极124上以形成栅极绝缘层140。在栅极绝缘层140上沉积多晶硅或氧化物半导体材料以形成半导体层150。
[0078]参照图14，通过任何合适的工艺(例如，通过化学气相沉积)在半导体层150上沉积诸如以SiOx、SiNx, SiOC和SiON为例的无机材料或有机材料。以这种方式，将沉积在半导体层150上的层图案化以形成蚀刻阻挡件155。在化学气相沉积中，可以选择气体使得半导体154的被蚀刻阻挡件155覆盖的部分的特性不发生改变。蚀刻阻挡件155的厚度可以
形成为小于大约3000 A,例如大约1000 A至大约1500 A。
[0079]如图15中所看出的，在蚀刻阻挡件155和半导体层150上沉积例如导电金属材料的导电材料以形成导体层170。预期的是，导体层170的导电材料可以与栅电极124使用的导电材料相同或者不同。
[0080]参照图16，在导体层170上涂覆感光膜(未示出)，并使用包括半色调区域(或任何其他合适的构造)的光掩膜暴露所述感光膜。以这种方式，蚀刻导体层170和半导体层150以形成半导体154。此时，TFT的沟道可仍然被导体层170覆盖。因此，感光膜图案(未示出)被灰化(或者以其它方式去除)以暴露TFT的沟道上的蚀刻阻挡件155。以这种方式，蚀刻导体层170以形成相对于TFT的沟道彼此面对的源电极173和漏电极175。
[0081]根据示例性实施例，源电极173和漏电极175可以不叠置和/或可以与蚀刻阻挡件155隔开。然而，预期的是，源电极173和漏电极175中的至少一个可以与蚀刻阻挡件155叠置。
[0082]参照图17，对半导体154的未被源电极173、漏电极175和/或蚀刻阻挡件155覆盖的部分执行导电处理。以这种方式，暴露该部分(或这些部分)以形成具有导电性的导电层 163 和 165。
[0083]根据示例性实施例，当半导体154包括氧化物半导体时，导电处理可以包括等离子体处理。等离子体处理可以使用包括氢(H)、硼(B)、磷(P)和氮(N)中的至少一种的气体。例如，等离子体气体可以包括氢气(H2)、乙硼烷(B2H6)、三氢化磷(PH3)、氮气(N2)、氧气(02)、氧化氮(N20)、三氟化氮(NF3)、氨气(順3)、乙烷气体(C2H6)、硅烷气体(SiH4)等。以这种方式，等离子体处理可以包括例如反应离子蚀刻(RIE)、增强电容耦合等离子体(ECCP)、电感耦合等离子体(ICP)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等的任何合适的工艺。通过等离子体处理掺杂到半导体154的表面的氢(H)、硼(B)、磷(P)和/或氮(N)可以起到供体的作用，由此，能够形成导电层163和165。
[0084]在不例性实施例中，当半导体154包括多晶娃材料时,形成导电层163和165的导电处理可以包括根据例如离子注入的η型杂质或P型杂质的掺杂和退火工艺。然而，可以利用任何其他合适的形成工艺来形成导电层163和165。
[0085]如图2中所看出的，在源电极173、漏电极175和蚀刻阻挡件155上沉积无机绝缘材料或有机绝缘材料以形成钝化层180。
[0086]根据示例性实施例，可以在形成钝化层180之前单独地执行用于形成导电层163和165的等离子体处理；然而，可以与钝化层180的沉积工艺一起执行等离子体处理。即，在通过例如PECVD形成钝化层180时使用的等离子体气体的元素可以被掺杂在半导体154的暴露部分中，由此形成导电层163和165。例如，当通过沉积SiNx形成钝化层180时，可以将娃烧气体和氨气的混合气体用作沉积气体。以这种方式，在娃烧气体中诱发的质子可以被掺杂到半导体154中，以由此形成导电层163和165。
[0087]形成的导电层163和165物理连接到并且电连接到源电极173或漏电极175。因此，例如图6-图9中所示出的，导电层163和165可以在源电极173和漏电极175之下延伸。
[0088]继续参照图1-图17的同时，现将参照图18-图22描述制造包括示例性TFT的TFT阵列面板的制造方法。
[0089]图18-图22是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。
[0090]参照图18，在基板110上依次形成栅电极124和栅极绝缘层140之后，沉积多晶硅或氧化物半导体材料以形成图13中示出的半导体层150。接下来，将半导体层150图案化以形成图18中所看出的岛型的半导体154。
[0091]参照图19，通过例如化学气相沉积在半导体154上沉积诸如以SiOx、SiNx, SiOC,SiON等为例的无机材料。以这种方式，将沉积的层图案化以形成蚀刻阻挡件155。
[0092]如图20中所看出的，在蚀刻阻挡件155和半导体154上沉积例如导电金属材料的导电材料以形成导体层170。
[0093]参照图21，将导体层170图案化以形成相对于TFT的沟道彼此面对的源电极173和漏电极175。
[0094]参照图22，对半导体154的未被源电极173、漏电极175和/或蚀刻阻挡件155覆盖的部分执行导电处理。以这种方式，暴露的部分形成具有导电性的导电层163和165。如上所述，当半导体154包括氧化物半导体时，导电处理可以包括等离子体处理。当半导体154包括多晶娃材料时,形成导电层163和165的导电处理可以包括根据离子注入的η型杂质或P型杂质的掺杂和退火工艺。然而，可以利用任何其他合适的形成工艺来形成导电层163 和 165。
[0095]如图4中所看出的，在源电极173、漏电极175和蚀刻阻挡件155上沉积无机绝缘材料和/或有机绝缘材料以形成钝化层180。
[0096]在示例性实施例中，当半导体154包括氧化物半导体时，可以与使用在形成钝化层180的沉积工艺中使用的沉积气体的等离子体处理一起执行用于形成导电层163和165的导电处理。
[0097]根据示例性实施例，源电极173和漏电极175可以不叠置和/或可以与蚀刻阻挡件155隔开。然而，预期的是，源电极173和漏电极175中的至少一个可以与蚀刻阻挡件155叠置。
[0098]继续参照图1-图12的同时，现将参照图23-图26描述制造包括示例性TFT的TFT阵列面板的制造方法。
[0099]图23-图26是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。
[0100]参照图23，在基板110上依次形成栅电极124和栅极绝缘层140之后，沉积多晶硅或氧化物半导体材料以形成半导体层150。通过例如化学气相沉积在半导体154上沉积诸如以SiOx、SiNx, SiOC, SiON等为例的无机材料或有机材料。以这种方式，将沉积的层图案化以形成蚀刻阻挡件155。
[0101]参照图24,对半导体154的未被蚀刻阻挡件155覆盖的暴露的表面执行导电处理。以这种方式，经历了导电处理的暴露的表面形成具有导电性的导电层160。如上所述，当半导体154包括氧化物半导体时，导电处理可以包括等离子体处理。当半导体154包括多晶硅材料时，形成导电层160的导电处理可以包括根据离子注入的η型杂质或P型杂质的掺杂和退火工艺。然而，可以利用任何其他合适的形成工艺来形成导电层160。
[0102]参照图25,在导电层160和蚀刻阻挡件155上沉积例如导电金属材料的导电材料以形成导体层170。
[0103]如图26中所看出的，在导体层170上涂覆感光膜(未示出)，并使用包括半色调区域(或任何其他合适的构造)的光掩膜暴露所述感光膜以形成感光膜图案(未示出)。以这种方式，可以将导体层170、导电层160和半导体层150图案化以形成半导体154与导电层163和165。此时，TFT的沟道可被导体层170覆盖。因此，在灰化(或者以其它方式去除)感光膜图案以图案化导体层170以暴露TFT的沟道区之上的蚀刻阻挡件155之后，导体层170被蚀刻以形成相对于TFT的沟道彼此面对的源电极173和漏电极175。
[0104]根据示例性实施例，源电极173和漏电极175可以不叠置和/或可以与蚀刻阻挡件155隔开。然而，预期的是，源电极173和漏电极175中的至少一个可以与蚀刻阻挡件155叠置。
[0105]如图6中所看出的，在源电极173、漏电极175和蚀刻阻挡件155上沉积无机和/或有机绝缘材料以形成钝化层180。
[0106]继续参照图1-图12的同时，现将参照图27-图30描述制造包括示例性TFT的TFT阵列面板的制造方法。
[0107]图27-图30是根据示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板在不同的制造阶段的相应的剖视图。
[0108]参照图27，在基板110上依次形成栅电极124和栅极绝缘层140之后，沉积多晶硅或氧化物半导体材料以形成如图13中看出的半导体层150。将半导体层150图案化以形成图27中所看出的岛型的半导体154。
[0109]参照图28，通过例如化学气相沉积在半导体154上沉积诸如以SiOx、SiNx、SiOC和SiON为例的无机材料和/或有机材料。以这种方式，将沉积的层图案化以形成蚀刻阻挡件155。
[0110]如图29中所看出的，对半导体154的未被蚀刻阻挡件155覆盖的部分执行导电处理。以这种方式，经历导电处理的暴露的表面形成具有导电性的导电层163和165。如上所述，当半导体154包括氧化物半导体时，导电处理可以包括等离子体处理。当半导体154包括多晶娃材料时，形成导电层163和165的导电处理可以包括根据离子注入的η型杂质或P型杂质的掺杂和退火工艺。然而，可以利用任何其他合适的形成工艺来形成导电层163和165。
[0111]参照图30，在导电层160上沉积例如导电金属的导电材料。沉积的导电材料被图案化以形成相对于TFT的沟道彼此面对的源电极173和漏电极175。源电极173和漏电极175可以不叠置和/或可以与蚀刻阻挡件155隔开。还预期的是，源电极173和漏电极175中的至少一个可以与蚀刻阻挡件155叠置。
[0112]如图8中所看出的，在源电极173、漏电极175和蚀刻阻挡件155上沉积无机和/或有机绝缘材料以形成钝化层180。
[0113]尽管在此已经描述了特定的示例性实施例和实施方式，但是依据本描述，其他的实施例和修改将是明显的。因此，本发明不限制于这些实施例，而是具有所呈现的权利要求、各种明显的变形及等同布置的更宽的范围。
【权利要求】
1.一种薄膜晶体管，所述薄膜晶体管包括: 栅电极； 设置在栅电极上的栅极绝缘层； 设置在栅极绝缘层上的半导体； 设置在半导体的沟道上的蚀刻阻挡件； 设置在半导体上的源电极；以及 设置在半导体上的漏电极， 其中，源电极和漏电极中的至少一个不与蚀刻阻挡件叠置，以及 其中，蚀刻阻挡件与半导体的沟道的至少一个尺寸基本上相同。
2.根据权利要求1所述的薄膜晶体管，所述薄膜晶体管还包括: 导电层，直接设置在半导体的未被蚀刻阻挡件覆盖的第一部分上， 其中，导电层电连接到源电极或漏电极。
3.根据权利要求2所述的薄膜晶体管，其中，源电极和漏电极中的不与蚀刻阻挡件叠置的所述至少一个与蚀刻阻挡件隔开并且不与半导体的第二部分叠置，第二部分包括在第一部分中。
4.根据权利要求3所述的薄膜晶体管，其中，导电层直接地至少设置在半导体的第二部分上。
5.根据权利要求4所述的薄膜晶体管，其中，所述导电层还包括: 置于半导体与源电极或漏电极之间的部分。
6.根据权利要求5所述的薄膜晶体管，其中，所述半导体包括多晶硅或氧化物半导体材料。
7.根据权利要求2所述的薄膜晶体管，其中，所述导电层包括设置在半导体与源电极或漏电极之间的部分。
8.根据权利要求7所述的薄膜晶体管，其中，所述半导体包括多晶硅或氧化物半导体材料。
【文档编号】H01L29/06GK104009092SQ201310346650
【公开日】2014年8月27日 申请日期:2013年8月9日 优先权日:2013年2月21日
【发明者】朴承铉, 宋俊昊, 李宰学 申请人:三星显示有限公司