栅极lele双重图形成型方法
【专利摘要】本发明涉及微电子【技术领域】，尤其涉及一种栅极LELE双重图形成型方法，通过引入一种基于先进图膜之上，利用两次曝光形成的氧化物-氮化硅-氧化物硬质掩膜结构，并在最终的多晶硅蚀刻工艺中使用上述的APF作为掩膜来完成，即采用ONO结构代替了传统的氧化硅硬质掩膜、基于旋涂的底层结构ODL和中间层结构SHB，在节省工艺成本的同时，使得较为成熟的40nm及其以上技术节点采用的APF作为掩膜的工艺流程延续到22/20nm及其以下的技术节点上，进而提高了22/20nm及其以下技术节点栅极制作工艺的成熟度和稳定度。
【专利说明】栅极LELE双重图形成型方法
【技术领域】
[0001]本发明涉及微电子【技术领域】，尤其涉及一种栅极LELE双重图形成型方法。
【背景技术】
[0002]目前，在32nm及其以下技术节点上，应用于关键层次的光刻工艺，由于其所需的分辨率指标已经超过现有的光学光刻平台的极限能力，业界采用了多种技术方案来解决该技术问题，而根据ITRS路线图所示,双重图形化技术(Double Patterning Technology,简称DPT)、极紫外线技术(EUV)、电子术直写(EBL)等技术方案都被业界寄予了厚望。
[0003]其中，双重图形化技术(DPT)是将一套高密度的电路图形分解拆分为两套或多套密集度较低的电路图，然后分别制作光刻版，并逐次完成相应曝光和刻蚀工艺，最终合并形成最初需求的高密度图形。
[0004]随着光刻机软硬件技术不断进步，基于浸没式光刻机的双重图形化技术，能够将193nm浸没式光学光刻平台的极限分辨率和技术寿命进一步的延伸，从而可以填补浸没式光刻机和EUV之间甚至是更小技术节点的光刻技术的空白。
[0005]根据技术调研结果，微影-刻蚀-微影-刻蚀(Litho-Etch-Litho-Etch,简称LELE)技术是目前几种双重图形化主流技术方案之一，即通过分别的两次的光刻和刻蚀行成目标图形，且该目标图形包括线形(line)和沟槽(trench)两种。
[0006]图1a是传统的双重图形化工艺中第一次光刻工艺形成的结构示意图，图1b是传统的双重图形化工艺中第二次光刻工艺形成的结构示意图，图1c是传统的双重图形化工艺中进行栅极线尾切割工艺形成的结构示意图；如图1a-1c所示，如在193nm浸没式机台(如NXT-1950i等)上具有38nm半节距(Half Pitch，简称HP)的分辨率，为了满足22/20nm技术节点有源层和栅层的设计需求，先进行第一光刻工艺形成如图1a所示的结构，再进行第二次光刻工艺形成如图1b所示的结构，然后再将图1a所示的结构(Exposurel)和图1b所示的结构(Exposure2)通过栅极线尾切割工艺形成如图1c所示的结构(Finalcontour)，即先形成重复的、单一方向的线/隔离(Line/Space)图形，然后进行栅极线尾切割(Line-End-Cut)工艺。
[0007]传统的，在进行22/20纳米技术节点栅极工艺中，主要是通过在经过第一次光刻和蚀刻至多晶娃层后，利用基于旋涂(spin-on)的底层结构ODL (Organic Under Layer)来填充底层图形，并继续采用中间层结构SHB (SiO-based Hard Mask)来作为第二次蚀刻的硬质掩膜，最后制备 BARC (Bottom Ant1-Reflective Coating)和 PR (Photo Resist)来完成二次光刻前的结构，即在多晶硅蚀刻工艺时是采用氧化硅来作为硬质掩膜的。
[0008]由于，ODL和SHB是新材料，其工艺成本较高，且在40纳米及其以上技术节点的工艺中并不常用；所以，在28纳米及其以下技术节点的工艺中引进上述的这些新材料需要花费大量的时间和精力去评估和应用。
[0009]中国专利(CN101303525A)记载了一种双重图形曝光工艺，主要通过使用一种可溶于显影液的填充材料，采用多次涂布和烘烤来实现沟槽的填充，并且依靠多次显影工艺移除表面多余的填充材料；即利用可显影填充材料的双重图形曝光工艺，提高了光刻胶涂布后硅片的平坦度，减轻了沟槽填充步骤对后续光刻工艺中套刻精度和焦深等带来的不良影响。
[0010]中国专利(CN101446760A)记载了一种微影双重图形成形方法，包括:在形成一第一光阻层于一基板上，第一光阻层包含至少一开口 ；固化第一光阻层；形成一第二光阻层于基板上；形成一物质层于基板上；以及移除第一及第二光阻层以暴露基板；以使得第一光阻图形即第二光阻图形间之分离间隔达成一更小的最小特征尺寸。
【发明内容】
[0011]针对上述技术问题，本申请一种栅极LELE (Litho-Etch-Litho-Etch,微影-刻蚀-微影-刻蚀)双重图形成型方法，引入了一种基于先进图膜(Advanced PatterningFilm,简称APF)之上,利用两次曝光形成氧化物-氮化娃-氧化物(Oxide-SiN-Oxide,简称0N0)硬质掩膜结构，并在最终的多晶硅蚀刻工艺中使用上述的APF作为掩膜来完成。
[0012]本发明记载了一种栅极LELE双重图形成型方法(A Method of LELE doublepatterning for poly gate),其中，包括以下步骤:
[0013]于一具有栅极层结构的半导体衬底上依次沉积先进图膜层和硬质掩膜层；
[0014]采用刻蚀工艺刻蚀所述硬质掩膜层，形成硬质掩膜结构；
[0015]以所述硬质掩膜结构为掩膜，刻蚀所述先进图膜层至所述栅极层结构的表面，形成先进图膜掩膜；
[0016]以所述先进图膜掩膜为掩膜刻蚀所述栅极层结构至所述半导体衬底的表面，形成栅极结构。
[0017]上述的栅极LELE双重图形成型方法，其中，所述栅极结构包括栅氧层、多晶硅层和第一氮化娃层；
[0018]所述栅氧层覆盖所述半导体衬底的表面，所述多晶硅层覆盖所述栅氧层的表面，所述第一氮化硅层覆盖所述多晶硅层的表面，所述先进图膜层覆盖所述第一氮化硅层的表面。
[0019]上述的栅极LELE双重图形成型方法，其中，所述多晶硅层的厚度为500-700A,,
[0020]上述的栅极LELE双重图形成型方法，其中，所述第一氮化硅层的厚度为300-400,4,,
[0021]上述的栅极LELE双重图形成型方法，其中，所述硬质掩膜层包括第一介质抗反射层、第二氮化硅层和第二介质抗反射层；
[0022]所述第一介质抗反射层覆盖所述先进图膜层的表面，所述第二氮化硅层覆盖所述第一介质抗反射层的表面，所述第二介质抗反射层覆盖所述第二氮化硅层的表面。
[0023]上述的栅极LELE双重图形成型方法，其中，所述第一介质抗反射层的厚度为100-200A.,
[0024]上述的栅极LELE双重图形成型方法，其中，所述第二氮化硅层的厚度为80-120A。
[0025]上述的栅极LELE双重图形成型方法，其中，所述第二介质抗反射层的厚度为80-120A ο
[0026]上述的栅极LELE双重图形成型方法，其中，所述刻蚀工艺依次包括第一光刻工艺、第一刻蚀工艺、第二光刻工艺和第二刻蚀工艺，所述硬质掩膜结构包括第一硬质掩膜结构和第二硬质掩膜结构；
[0027]于所述第二介质抗反射层的表面制备第一底部抗反射层后，采用所述第一光刻工艺于所述第一底部抗反射层上形成第一光阻，并以该第一光阻为掩膜，依次刻蚀所述第一底部抗反射层、所述第一介质抗反射层、所述第二氮化硅层至所述第二介质抗反射层中，去除所述第一光阻和剩余的第一底部抗反射层后，于剩余的硬质掩膜层中形成所述第一硬质掩膜结构；
[0028]制备第二底部抗反射层覆盖所述剩余的硬质掩膜层，采用所述第二光刻工艺于所述第二底部抗反射层的表面制备第二光阻，并以该第二光阻为掩膜，采用第二刻蚀工艺部分去除所述第二底部抗反射层和剩余的硬质掩膜层，去除所述第二光阻和剩余的第二底部抗反射层后，形成所述第二硬质掩膜结构。
[0029]上述的栅极LELE双重图形成型方法，其中，所述先进图膜层的厚度为800-1200A。
[0030]综上所述，由于采用了上述技术方案，本发明一种栅极LELE双重图形成型方法，通过引入一种基于先进图膜(Advanced Patterning Film,简称APF)之上,利用两次曝光形成的氧化物-氮化硅-氧化物(Oxide-SiN-Oxide，简称0N0)硬质掩膜结构，并在最终的多晶硅蚀刻工艺中使用上述的APF作为掩膜来完成，即采用ONO结构代替了传统的氧化硅硬质掩膜、基于旋涂(spin-on)的底层结构ODL和中间层结构SHB，在节省工艺成本的同时，使得较为成熟的40nm及其以上技术节点采用的APF作为掩膜的工艺流程延续到22/20nm及其以下的技术节点上，进而提高了 22/20nm及其以下技术节点栅极制作工艺的成熟度和稳定度。
【专利附图】
【附图说明】
[0031]图1a是传统的双重图形化工艺中第一次光刻工艺形成的结构示意图；
[0032]图1b是传统的双重图形化工艺中第二次光刻工艺形成的结构示意图；
[0033]图1c是传统的双重图形化工艺中进行栅极线尾切割工艺形成的结构示意图；
[0034]图2-8是本发明栅极LELE双重图形成型方法中一实施例的流程结构示意图。
【具体实施方式】
[0035]下面结合附图对本发明的【具体实施方式】作进一步的说明:
[0036]本申请一种栅极LELE双重图形成型方法，主要包括以下步骤:
[0037]首先，在一具有栅极层结构的半导体衬底(优先的为硅衬底)上依次沉积先进图膜层和硬质掩膜层；其中，该栅极结构包括栅氧层、第一多晶硅层和氮化硅层，硬质掩膜层包括第一介质抗反射层、第二氮化硅层和第二介质抗反射层，且上述栅氧层覆盖半导体衬底的表面，多晶硅层覆盖栅氧层的表面，第一氮化硅层覆盖多晶硅层的表面，先进图膜层覆盖第一氮化娃层的表面，第一介质抗反射层覆盖先进图膜层的表面，第二氮化娃层覆盖第一介质抗反射层的表面，第二介质抗反射层覆盖第二氮化硅层的表面。
[0038]其次，采用刻蚀工艺刻蚀部分硬质掩膜层至先进图膜层的表面，形成硬质掩膜结构；具体的，刻蚀工艺依次包括第一光刻工艺、第一刻蚀工艺、第二光刻工艺和第二刻蚀工艺，且硬质掩膜结构包括第一硬质掩膜结构和第二硬质掩膜结构；在第二介质抗反射层的表面制备第一底部抗反射层后，米用第一光刻工艺于第一底部抗反射层上形成第一光阻，并以该第一光阻为掩膜，依次刻蚀第一底部抗反射层、第一介质抗反射层、第二氮化娃层至第二介质抗反射层中，去除第一光阻和剩余的第一底部抗反射层后，于剩余的硬质掩膜层中形成第一硬质掩膜结构；制备第二底部抗反射层覆盖剩余的硬质掩膜层，采用第二光刻工艺于第二底部抗反射层的表面制备第二光阻，并以该第二光阻为掩膜，采用第二刻蚀工艺部分去除第二底部抗反射层和剩余的硬质掩膜层，去除第二光阻和剩余的第二底部抗反射层后，形成第二硬质掩膜结构。
[0039]之后，以上述的硬质掩膜结构为掩膜，刻蚀部分先进图膜层至栅极层结构的表面，形成先进图膜掩膜
[0040]最后，再以先进图膜掩膜为掩膜刻蚀栅极层结构至半导体衬底的表面，形成栅极结构。
[0041]实施例一
[0042]图2-8是本发明栅极LELE双重图形成型方法中一实施例的流程结构示意图；如图2-8所示，一种栅极LELE双重图形成型方法，优先的应用于在193nm浸没式光学光刻平台上进行的22/20纳米及其以下技术节点的栅极工艺，上述的方法包括:
[0043]首先，在一硅衬底(Silicon) I上依次沉积栅氧层2、多晶硅层(poly) 3、第一氮化娃层(SiN) 4、先进图膜层(APF) 5、第一介质抗反射层(Dielectric Anti_RefIectivityCoating,简称DARC) 6、第二氮化娃层(SiN) 7和第二介质抗反射层(Dielectric antireflectivity coating,简称DARC)8,以形成如图2所示的结构；其中，栅氧层2、多晶娃层(poly) 3和第一氮化硅层(SiN) 4共同构成一栅极层结构，以用于后续栅极结构的制备，而第一介质抗反射层6、第二氮化娃层7和第二介质抗反射层8共同构成一硬质掩膜层，以用于后续刻蚀工艺的掩膜。
[0044]优选的，多晶硅层3 的厚度、J、j 500-700A (如 500 A、550 A、600 A、650 A 或700 A等)，第一氮化硅层 4 的厚度为 OO 400A (如300 A、325.4> 350 A、375 A 或400 A等)，先进图膜层5的厚度为800-丨200A (如800 A、900A、1000 A、1100人或1200 A Λ:?)，第一介质抗反射层6的厚度为100-200Α (如100 A、1.25Α、150 Α、175 A成200 A等)，第二氮化硅层7的厚度为80-120Α (如80 A、90A、100人、HO A成120 A Λ:?),第二介质抗反射层8 的厚度为80-120Α (如80 A、95Α、105 Α、丨 15 A 或 120 A 等)。
[0045]优选的，上述的硬质掩膜层(即0Ν0结构)的厚度为300-350Α (如300 A、3丨5入、325 340 A 或 350 A 等)。
[0046]进一步的，设置多晶硅层3的厚度为600Α时，选择第一氮化硅层4的厚度为350 Α,先进图膜层5的厚度为1000 Α，第一介质抗反射层6的厚度为丨50 A第二氮化硅层7的厚度为100 A第二介质抗反射层8的厚度为100Α
[0047]其次，于第二介质抗反射层8上涂覆抗反射材料，固化后形成覆盖在第二介质抗反射层8表面的第一底部抗反射层(Bottom Anti _Ref lectivity Coating,简称BARC) 9,并继续后续的刻蚀工艺。[0048]具体的，上述的刻蚀工艺包括依次进行的第一光刻工艺、第一刻蚀工艺、第二光刻工艺和第二刻蚀工艺；如在上述的第一底部抗反射层9的表面旋涂光刻胶，曝光、显影工艺后，去除多余的光刻胶，形成具有第一硬质掩膜结构图案的第一光阻10，即形成如图3所示的结构；继续以该第一光阻10为掩膜依次刻蚀第一底部抗反射层9、第二介质抗反射层8、第二氮化硅层7至第一介质抗反射层6底部，去除上述的第一光阻10和剩余的第一底部抗反射层后，于剩余的硬质掩膜层(即由剩余的第二介质抗反射层81、剩余的第二氮化硅层71和剩余的第一介质抗反射层61共同构成的结构)中形成第一硬质掩膜结构11，以用于后续的线尾切割刻蚀工艺中作为打开先进图膜层5的掩膜，即如图4所示的结构。
[0049]参见图5所示，再次涂覆抗反射材料，固化后形成充满(前面刻蚀工艺中形成的沟槽结构)并覆盖上述剩余的硬质掩膜层的第二底部抗反射层91，在上述的第二底部抗反射层91的表面旋涂光刻胶，曝光、显影工艺后，去除多余的光刻胶，形成具有第二硬质掩膜结构图案的第二光阻101，即形成如图5所示的结构；继续以第二光阻101掩膜依次刻蚀(该处刻蚀的区域不能与形成第一硬质掩膜结构11的刻蚀工艺中的刻蚀区域重合，即上述的第一次刻蚀工艺的刻蚀区域与第二刻蚀工艺的刻蚀区域没有重叠区域)第二底部抗反射层91、剩余的第二介质抗反射层81、剩余的第二氮化硅层71和剩余的第一介质抗反射层61，去除上述的第二光阻101和剩余的第二底部抗反射层后，形成第二硬质掩膜结构12，即如图6所示的结构；优选的，可以选择再次刻蚀后剩余的第一介质抗发射场62仍然覆盖先进图膜层5的表面，即仅使得其位于硬质掩膜结构意外的区域的厚度有所减薄，以避免上述的第一刻蚀工艺和第二刻蚀工艺对先进图膜层5造成损伤，这是因为上述的第一、二刻蚀工艺均停止在第二氮化硅层与第一介质抗反射层的交界面，由于过刻蚀作用，会对第一介质抗反射层有一定的减薄，即该第一介质抗反射层能够在上述的第一、二刻蚀工艺中对先进图膜层有一定的保护作用，而上述的第二介质抗反射层则作为上述第一、二光刻工艺的抗反射层来降低光刻的反射率。
[0050]例如，在进行上述的第一刻蚀工艺和第二刻蚀工艺中，均先以CF4为主刻蚀气体完成对第二介质抗反射层的刻蚀后，再以CH3F为主刻蚀气体来完成氮化硅对氧化物(OXIDE)高选择比的刻蚀工艺，进而完成第二氮化硅层7的蚀刻，并利用抓端点(endpoint)的方式停留在第一介质抗反射层上，且保证过蚀刻的深度不超过5纳米，即上述的第一刻蚀工艺和第二刻蚀工艺的均匀度控制在5%以内，以保证先进图膜层5不在刻蚀工艺中受到损伤。
[0051]之后，以硬质掩膜结构(由上述的第一硬质掩膜结构11和第二硬质掩膜结构12共同构成)为掩膜，刻蚀(若再次刻蚀后剩余的第一介质抗发射场62覆盖在先进图膜层5的表面上，则要先对该再次刻蚀后剩余的第一介质抗发射场62进行刻蚀)先进图膜层5至第一氮化硅层4的表面，并将上述的硬质掩膜结构(即第一硬质掩膜结构11和第二硬质掩膜结构12)去除后，形成如图7所示的位于第一氮化硅层4表面上的先进图膜掩膜51，进而完成了 LELE双重图形刻蚀工艺。
[0052]最后，以上述的先进图膜掩膜51为掩膜，刻蚀第一氮化硅层4、多晶硅层(poly) 3和栅氧层2至硅衬底I的表面，并去除上述的先进图膜掩膜51，形成由剩余的第一氮化硅层41、剩余的多晶硅层(poly) 31和剩余的栅氧层21共同构成的栅极结构13。
[0053]优选的，上述的第一底部抗反射层9和第二底部抗反射层91的厚度均在250-350A (如250 A、275.4 > 300 A、325 A 或350 A 等)。[0054]进一步的，上述的第一光刻工艺和第二光刻工艺中，采用波长为193纳米的ArF光刻胶进行光阻的制备，且其厚度控制在800-1000A (如800 4、900A或1000 A等)。
[0055]进一步的,本实施例一种栅极LELE双重图形成型万法,于Logic、Memory、RF、HV或Flash等技术平台上，可应用于22/20nm及其以下的技术节点的工艺上。
[0056]其中，双重图形化工艺(Double patterning poly process)用于22nm及其以下技术节点的工艺中，即通过采用两次曝光工艺来解决光刻分辨率不足的问题；line-end-CUt工艺则是用于28nm及其以下技术节点的工艺中，即用来切割已经形成的poly line ;而在本申请中，考虑到line-end-cut工艺中两次刻蚀有重叠的部分，所以制备的DARC或ONO结构的厚度要大于传统结构的厚度。
[0057]综上，由于采用了上述技术方案，本发明提出一种栅极LELE双重图形成型方法，通过引入一种基于先进图膜之上，利用两次曝光形成的氧化物-氮化硅-氧化物硬质掩膜结构，并在最终的多晶硅蚀刻工艺中使用上述的APF作为掩膜来完成，即采用ONO结构代替了传统的氧化硅硬质掩膜、基于旋涂的底层结构ODL和中间层结构SHB，在节省工艺成本的同时，使得较为成熟的40nm及其以上技术节点采用的APF作为掩膜的工艺流程延续到22/20nm及其以下的技术节点上，进而提高了 22/20nm及其以下技术节点栅极制作工艺的成熟度和稳定度，以对栅极LELE双重图形成型工艺进行工艺窗口的优化，提高产品的性能和良率。
[0058]通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
[0059]对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【权利要求】
1.一种栅极LELE双重图形成型方法，其特征在于，包括以下步骤:于一具有栅极层结构的半导体衬底上依次沉积先进图膜层和硬质掩膜层；采用刻蚀工艺刻蚀所述硬质掩膜层，形成硬质掩膜结构；以所述硬质掩膜结构为掩膜，刻蚀所述先进图膜层至所述栅极层结构的表面，形成先进图膜掩膜；以所述先进图膜掩膜为掩膜刻蚀所述栅极层结构至所述半导体衬底的表面，形成栅极结构。
2.根据权利要求1所述的栅极LELE双重图形成型方法，其特征在于，所述栅极结构包括栅氧层、多晶娃层和第一氮化娃层；所述栅氧层覆盖所述半导体衬底的表面，所述多晶硅层覆盖所述栅氧层的表面，所述第一氮化硅层覆盖所述多晶硅层的表面，所述先进图膜层覆盖所述第一氮化硅层的表面。
3.根据权利要求2所述的栅极LELE双重图形成型方法，其特征在于，所述多晶硅层的厚度为500-700A。
4.根据权利要求2所述的栅极LELE双重图形成型方法，其特征在于，所述第一氮化硅层的厚度为300-400A。
5.根据权利要求2所述的栅极LELE双重图形成型方法，其特征在于，所述硬质掩膜层包括第一介质抗反射层、第二氮化娃层和第二介质抗反射层；所述第一介质抗反射层覆盖所述先进图膜层的表面，所述第二氮化硅层覆盖所述第一介质抗反射层的表面，所述第二介质抗反射层覆盖所述第二氮化硅层的表面。
6.根据权利要求5所述的栅极LELE双重图形成型方法，其特征在于，所述第一介质抗反射层的厚度为100-200A,
7.根据权利要求5所述的栅极LELE双重图形成型方法，其特征在于，所述第二氮化硅层的厚度为80-120A,
8.根据权利要求5所述的栅极LELE双重图形成型方法，其特征在于，所述第二介质抗反射层的厚度为80-120A,
9.根据权利要求5所述的栅极LELE双重图形成型方法，其特征在于，所述刻蚀工艺依次包括第一光刻工艺、第一刻蚀工艺、第二光刻工艺和第二刻蚀工艺，所述硬质掩膜结构包括第一硬质掩膜结构和第二硬质掩膜结构；于所述第二介质抗反射层的表面制备第一底部抗反射层后，米用所述第一光刻工艺于所述第一底部抗反射层上形成第一光阻，并以该第一光阻为掩膜，依次刻蚀所述第一底部抗反射层、所述第一介质抗反射层、所述第二氮化硅层至所述第二介质抗反射层中，去除所述第一光阻和剩余的第一底部抗反射层后，于剩余的硬质掩膜层中形成所述第一硬质掩膜结构；制备第二底部抗反射层覆盖所述剩余的硬质掩膜层，采用所述第二光刻工艺于所述第二底部抗反射层的表面制备第二光阻，并以该第二光阻为掩膜，采用第二刻蚀工艺部分去除所述第二底部抗反射层和剩余的硬质掩膜层，去除所述第二光阻和剩余的第二底部抗反射层后，形成所述第二硬质掩膜结构。
10.根据权利要求1所述的栅极LELE双重图形成型方法，其特征在于，所述先进图膜层的厚度为800-1200A。.
【文档编号】H01L21/28GK103439862SQ201310360404
【公开日】2013年12月11日 申请日期:2013年8月16日 优先权日:2013年8月16日
【发明者】黄君, 毛智彪, 李全波, 甘志锋, 李润领 申请人:上海华力微电子有限公司