半导体装置制造方法

半导体装置制造方法
【专利摘要】实施方式涉及的半导体装置具备：基板、第1半导体区域、第2半导体区域、第1电极、第2电极、控制电极、以及导通部。上述基板包含导电性区域。上述第1半导体区域包含设置于上述基板的第1面侧的AlxGa1－xN（0≤X≤1）。上述第2半导体区域包含设置于上述第1半导体区域的与上述基板相反一侧的AlYGa1－YN（0≤Y≤1，X≤Y）。上述第1电极设置于上述第2半导体区域的与上述第1半导体区域相反一侧，与上述第2半导体区域欧姆连接。上述控制电极与上述第1电极离开地设置。上述导电部电连接上述第1电极与上述导电性区域。
【专利说明】半导体装置
[0001]关联申请
[0002]本申请要求以日本专利申请第2012 — 206041号(申请日:2012年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
【技术领域】
[0003]后述的实施方式涉及半导体装置。
【背景技术】
[0004]使用了氮化物半导体的半导体装置能够改善耐压和导通电阻之间的权衡(tradeoff)关系，能够得到比使用了硅(Si)的元件更好的低导通电阻化以及高耐压化。一般地，在使用了氮化镓(GaN)的半导体装置中，发生施加高电场时电流减少的电流崩塌的现象，结果，发生导通电阻上升。为了回避该现象，需要使元件内部的电场分散。例如，通过对半导体装置的表面结构进行设计而使元件内部的电场分散。
[0005]在使用了这样的氮化物半导体的半导体装置中，进一步特性的稳定化是所期望的。

【发明内容】

[0006]发明所要解决的问题
[0007]本发明的实施方式提供一种能够谋求特性的稳定化的半导体装置。
[0008]用于解决问题的手段
[0009]实施方式涉及的半导体装置包含:基板、第I半导体区域、第2半导体区域、第I电极、控制电极、以及导通部。
[0010]上述基板，包含导电性区域。
[0011]上述第I半导体区域包含设置于上述基板之上的AlxGal - xN (O≤X≤I)。
[0012]上述第2半导体区域包含设置于上述第I半导体区域之上的AlYGal — YN(O < Y < 1，X O。
[0013]上述第I电极设置于上述第2半导体区域之上，与上述第2半导体区域欧姆连接。
[0014]上述控制电极在上述第2半导体区域之上与上述第I电极离开地设置。
[0015]上述导电部电连接上述第I电极与上述导电性区域。
【专利附图】

【附图说明】
[0016]图1是示意性地例示第一实施方式涉及的半导体装置的构成的剖视图。
[0017]图2是示意性地例示第二实施方式涉及的半导体装置的构成的剖视图。
[0018]图3是示意性地例示凸点电极的配置的俯视图。
[0019]图4以及图5是示意性地例示第二实施方式涉及的半导体装置的其他的构成的剖视图。[0020]图6A以及图6B是例示第三实施方式涉及的半导体装置的构成的图。
[0021]图7A以及图7B是例示参考例涉及的半导体装置的构成的图。
[0022]图8是示意性地例示第四实施方式涉及的半导体装置的构成的剖视图。
[0023]图9A~图1OB是示意性地例示第五实施方式涉及的半导体装置的制造方法的剖视图。
[0024]图1lA~图13C是示意性地例示第六实施方式涉及的半导体装置的制造方法的剖视图。
[0025]图14A~图15B是示意性地例示第七实施方式涉及的半导体装置的制造方法的剖视图。
【具体实施方式】
[0026]下面，基于附图对本发明的实施方式进行说明。
[0027]另外，附图是示意图或者概念图，各部分的厚度和宽度的关系、部分间的大小的比率等不限定为必须与现实的相同。另外，在本申请说明书和各图中，涉及到已经给出的图，对于与上述部分相同的要素使用相同的符号进行标记并适当地省略详细的说明。另外，在下面的说明中，η +、η、η_以及ρ +、ρ、ρ —的记号表示各导电形中的杂质浓度的相对的高低。
[0028](第一实施方式)
[0029]图1是示意性地例示第一实施方式涉及的半导体装置的构成的剖视图。
[0030]如图1所示，第一实施方式涉及的半导体装置110具备支持基板10、第I半导体区域20、第2半导体区域30、第I电极51、控制电极53、以及导通部60。半导体装置110进一步具备第2电极52。半导体装置110是例如GaN系的场效应晶体管。
[0031]支持基板10包含导电性区域11。导电性区域11可以设置于支持基板10的一部分上，也可以设置于支持基板10的整体上。作为支持基板10，能够使用例如相对地杂质浓度高的半导体基板(例如，η+型的硅基板、P+型的硅基板、η型的碳化硅基板)或绝缘体上娃(SOI, Silicon On Insulator)基板。在本实施方式中，以使用导电性区域11设置于支持基板10的整体的η +型的硅基板的情况作为例子。支持基板10具有第I面10a。
[0032]第I半导体区域20设置于支持基板10之上。第I半导体区域20设置于支持基板10的第I面IOa侧。第I半导体区域20包含氮化物半导体。例如，第I半导体区域20包含AlxGai_xN(0≤X≤I)。在本实施方式中，在第I半导体区域20中使用GaN。在本实施方式中，决定将从支持基板10朝向第I半导体区域20的方向称为上(上侧)。
[0033]也可以在支持基板10与第I半导体区域20之间设置有缓冲层15。在本实施方式中，第I半导体区域20通过例如外延生长而形成于缓冲层15之上。所以，在缓冲层15中，使用与GaN系材料的外延生长适合的材料(例如AIN、AlGaN)。
[0034]第2半导体区域30设置于第I半导体区域20之上。第2半导体区域30设置于第I半导体区域20的与支持基板10相反一侧。第2半导体区域30包含氮化物半导体。例如，第2半导体区域30包含AlyGa1 —YN (O≤Y≤1，X≤Y)。第2半导体区域30通过例如外延生长而形成于第I半导体区域20之上。在本实施方式中，在第2半导体区域30中，使用 AlGaN。
[0035]第2半导体区域30的带隙(band gap)与第I半导体区域20的带隙相同或比第I半导体区域20的带隙大。另外，该第2半导体区域30可以是不掺杂(undope)，也可以是η型的掺杂(质)(doping)。包含缓冲层15、第I半导体区域20以及第2半导体区域30的层叠结构体ST以该顺序通过外延生长形成于支持基板10之上。通过层叠结构体ST的第I半导体区域20以及第2半导体区域30，构成异质结结构。
[0036]对层叠结构体ST进行元件分离。例如，层叠结构体ST从第2半导体区域30到缓冲层15的中途被蚀刻成台面(mesa)形状。层叠结构体ST的台面形状部分成为元件区域AA,台面形状部分的周边成为元件分离区域DI。在元件分离区域DI形成有绝缘部40。
[0037]第I电极51设置于第2半导体区域30之上。第I电极51设置于第2半导体区域30的与第I半导体区域20相反一侧。第I电极51与第2半导体区域30欧姆连接。第I电极51是场效应晶体管的例如源极电极。
[0038]第2电极52设置于第2半导体区域30之上。第2电极52设置于第2半导体区域30的与第I半导体区域20相反一侧。第2电极52与第2半导体区域30欧姆连接。第2电极52与第I电极51离开地设置。第2电极52是场效应晶体管的例如漏极电极。
[0039]控制电极53设置于第2半导体区域30之上。控制电极53设置于第2半导体区域30的与第I半导体区域20相反一侧。控制电极53设置于第I电极51与第2电极52之间。控制电极53与第2半导体区域30进行例如肖特基连接。控制电极53是场效应晶体管的栅极电极。例如，控制电极53与第2电极52的间隔比控制电极53与第I电极51的间隔要宽。由此，缓和栅极电极一漏极电极间的电场集中。
[0040]作为基于控制电极53的栅极电极结构，除了基于与第2半导体区域30的肖特基连接的结构，还可以是金属氧化物半导体(MOS,Metal Oxide Semiconductor)结构、金属绝缘体半导体(MIS, Metal Insulator Semiconductor)结构、以及结型栅结构。
[0041 ] 在形成有第I电极51、第2电极52以及控制电极53的电极层55之上形成有层间绝缘膜80。在层间绝缘膜80之上设置有布线部71、72以及73。在图1所示的例子中，例如布线部71与第I电极51导通，布线部72与第2电极52导通，布线部73与控制电极53导通。
[0042]导通部60电连接第I电极51与支持基板10的导电性区域11。在本实施方式中，“电连接”的用语包括直接连接2个要素的情况以及在2个要素之间存在电容器或线圈等的无源电路的情况。导通部60例如贯通设置于元件分离区域DI的层间绝缘膜80以及绝缘部40而设置。导通部60具有在从第2半导体区域30朝向第I半导体区域20的方向上延伸的部分。该部分沿着层间绝缘膜80的侧面以及绝缘部40的侧面而设置。在层间绝缘膜80以及绝缘部40，设置有从层间绝缘膜80的表面到达支持基板10 (导电性区域11)的贯通孔45。导通部60沿着贯通孔45的例如内壁而形成。导通部60也可以埋入于贯通孔45内。另外，导通部60与布线部71连接。由此，第I电极51经由布线部71以及导通部60，与支持基板10的导电性区域11电连接。
[0043]通过这种方式，在本实施方式涉及的半导体装置110中，经由导通部60第I电极51与支持基板10的导电性区域11电连接，所以支持基板10的电位固定为第I电极51(源极电极)的电位。由此，在半导体装置110中，由支持基板10的导电性区域11发挥电流崩塌抑制效果，构成特性变动少的GaN系的场效应晶体管。
[0044]这里，没有设置有上述那样的导通部60时，支持基板10的导电性区域11没有与任何电极连接，导电性区域11的电位不固定。通过以本实施方式的方式设置有导通部60，支持基板10的导电性区域11的电位固定为第I电极51的电位时，由设置于元件区域AA的下侧整体的导电性区域11发挥电场缓和效果。由此，导电性区域11作为场板电极而发挥作用，抑制电流崩塌。所以，使半导体装置110的特性稳定化。
[0045]另外，由于形成导通部60，形成贯通孔45的那部分的布线部71的面积变大，但由于目的是向导电性区域11施加电位，所以为了降低电阻值不需要在布线部71的整体形成导通部60。即，只在布线部71的一部分中形成导通部60即可。另外，导通部60与导电性区域11的连接示出欧姆特性是优选的，但由于目的是像上述那样向导电性区域11施加特定的电位(例如，接地电位)，所以低电阻的欧姆特性并不是必须的。
[0046](第二实施方式)
[0047]图2是示意性地例示第二实施方式涉及的半导体装置的构成的剖视图。
[0048]如图2所示，第二实施方式涉及的半导体装置120除了具备第一实施方式涉及的半导体装置110的构成以外，还具备分别设置于布线部71、72以及73的凸点电极(bumpelectrode) B1、B2以及B3。另外，在图2中，将图1所示的半导体装置110的构成的上下进行反转并表示。
[0049]在与第I电极51导通的布线部71设置有凸点电极BI，在与第2电极52导通的布线部72连接有凸点电极B2，在与控制电极53导通的布线部73连接有凸点电极B3。
[0050]凸点电极B1、B2以及B3与设置于基板90的布线图案91、92以及93连接。S卩，布线部71、72以及73经由凸点电极B1、B2以及B3与布线图案91、92以及93连接。半导体装置120除了具备凸点电极B1、B2以及B3，还可以具备形成有布线图案91、92以及93的基板90。由此，半导体装置120实现了将第一实施方式涉及的半导体装置110经由凸点电极B1、B2以及B3安装到基板90的倒装片型的安装结构。
[0051]图3是示意性地例示凸点电极的配置的俯视图。
[0052]在图3中，示意性地示出了在对半导体晶片进行了切出后的芯片上形成有凸点电极的面的俯视图。在元件区域AA，设置有例如图2所示的半导体装置120。在I个芯片CP的元件区域AA也可以设置有多个半导体装置120。在元件区域AA的周边，设置有布线部71、72以及73。布线部71、72以及73从元件区域AA延伸出，上述的一部分从芯片的表面露出。露出的布线部71、72以及73的一部分分别设置为用于形成凸点电极B1、B2以及B3所需要的大小。
[0053]凸点电极B1、B2以及B3分别形成于布线部71、72以及73的一部分。凸点电极BUB2以及B3作为将芯片倒装片安装到基板90时的电连接，并且作为支撑腿而发挥作用。所以，凸点电极B1、B2以及B3为了平衡良好地支撑芯片而配置于芯片的周围。例如，凸点电极配置于芯片的四个角，或配置于芯片的四个角并且配置于芯片的互相平行的2边的中央部分。
[0054]在各布线部71、72以及73的一部分上分别形成的凸点电极B1、B2以及B3的个数至少是I个。在图3所示的例中，在布线部71的一部分上设置有2个凸点电极BI，在布线部72的一部分上设置有3个凸点电极B2，在布线部73的一部分上设置有I个凸点电极B3。
[0055]贯通孔45以及导通部60设置于布线部71的没有形成凸点电极BI的位置。由此，在形成凸点电极BI时贯通孔45不会成为障碍。
[0056]如半导体装置120所示，在倒装片型的安装结构中，不需要基于键合引线的布线。由此，减少由键合引线引起的寄生电感，提高高频特性。另外，在倒装片型的安装结构中，使得安装工程简化、制造成本减少。
[0057]在这样的倒装片型的安装结构中，将层叠结构体ST置于中间，支持基板10 (导电性区域11)配置于与基板90相反一侧。即，布线图案91与导电性区域11没有直接连接。所以，在没有设置导通部60时，则支持基板10的导电性区域11没有与布线图案91电连接，变成浮动电位。
[0058]如本实施方式的方式，通过设置有导通部60，即使是倒装片型的安装结构，也能够固定导电性区域11的电位、在支持基板10侧也终止电力线以谋求电场集中的缓和。其结果，提高半导体装置120的电流崩塌抑制效果，实现特性变动少、稳定化的倒装片安装结构的半导体装置120。
[0059]图4以及图5是示意性地例示第二实施方式涉及的半导体装置的其他的构成的剖视图。
[0060]另外，在如图4以及图5所示的半导体装置121以及122中，例示了具有在控制电极53 (栅极电极)与第2半导体区域30之间设置有绝缘膜18的MIS结构的栅极电极结构的情况。
[0061]如图4所示，半导体装置121具备导通部60，上述导通部60设置于贯通第2半导体区域30以及第I半导体区域20的孔(贯通孔46)的内部。在图4所示的例中，贯通孔46贯通包含第2半导体区域30、第I半导体区域20以及缓冲层15的层叠结构体ST。导通部60埋入于贯通孔46的内部，电连接布线部71与支持基板10的导电性区域11。导通部60可以全部埋入于贯通孔46的内部，也可以隔着设置于贯通孔46的内壁的绝缘膜(未图示)而埋入。
[0062]在半导体装置121中，与半导体装置110以及120同样地固定导电性区域11的电位，通过电流崩塌的抑制而实现稳定化的、特性变动少的倒装片安装结构的半导体装置
121。进一步地，由于以贯通层叠结构体ST的方式设置有导通部60，所以与将导通部60设置于元件分离区域的情况相比，达成芯片面积的缩小化。
[0063]如图5所示，半导体装置122具备沿着第I半导体区域20以及第2半导体区域30各自的侧面20s以及30s而设置的导通部60。在图5所示的例中，导通部60设置为从包含导电性区域11的支持基板10的侧面IOs沿着层叠结构体ST的侧面STs达到布线部71。由此，导通部60电连接布线部71与支持基板10的导电性区域11。
[0064]在半导体装置122中，与半导体装置110以及120同样地固定导电性区域11的电位，通过电流崩塌的抑制而实现稳定化的、特性变动少的倒装片安装结构的半导体装置
122。进一步地，由于导通部60沿着层叠结构体ST的侧面STs而设置，所以与将导通部60设置于元件分离区域的情况相比，达成芯片面积的缩小化。另外，由于设置有导通部60所以无需将贯通孔形成于层叠结构体ST，达成制造工程的简化。
[0065](第三实施方式)
[0066]图6A以及B是例示第三实施方式涉及的半导体装置的构成的图。
[0067]图6A是第三实施方式涉及的半导体装置130的示意剖视图，图6B是第三实施方式涉及的半导体装置130的等效电路图。
[0068]如图6A所示，半导体装置130具有将多个场效应晶体管Trl，Tr2形成于SOI(Silicon On Insulator)基板 100 的结构。
[0069]SOI基板100包含硅基板等的支持基板10、设置于支持基板10之上的氧化硅(SiO2)等的绝缘层12、以及设置于绝缘层12之上的导电性区域11。导电性区域11是例如相对地杂质浓度高的半导体层(例如，η +形的硅层)。
[0070]半导体装置130具备:包含设置于导电性区域11之上的AlxGanN (O≤X≤I)的第I半导体区域20，以及包含设置于第I半导体区域20之上的AlyGa1 —ΥΝ (O ^ Y ^ I,XS Y)第2半导体区域30。
[0071]另外，半导体装置130具备将导电性区域11、第I半导体区域20以及第2半导体区域30分离为第I区域Rl和第2区域R2的分离区域65。分离区域65是贯穿导电性区域
11、第I半导体区域20以及第2半导体区域30到达绝缘层12的中途而设置的沟槽。可以将绝缘材料埋入于分离区域65的沟槽内。
[0072]根据分离区域65，导电性区域11分割成第I区域Rl所包含的第一导电性区域11Α，以及第2区域R2所包含的第二导电性区域11Β。另外，根据分离区域65，缓冲层15分割成第I区域Rl所包含的第一缓冲层15Α，以及第2区域R2所包含的第二缓冲层15Β。另外，根据分离区域65，第I半导体区域20分割成第I区域Rl所包含的第一第I半导体区域20Α,以及第2区域R2所包含的第二第I半导体区域20Β。另外，根据分离区域65，第2半导体区域30分割成第I区域Rl所包含的第一第2半导体区域30Α，以及第2区域R2所包含的第二第2半导体区域30Β。
[0073]在第I区域Rl中的第2半导体区域30(第一第2半导体区域30Α)之上，互相离开地设置有第一第I电极51Α、第一第2电极52Α以及第一控制电极53Α。第一第I电极51Α以及第一第2电极52Α与第2半导体区域30欧姆连接。第一第I电极51Α作为例如源极电极、第一第2电极52Α作为例如漏极电极、第一控制电极53Α作为栅极电极而发挥作用。由此，在第I区域Rl中，构成第一场效应晶体管Trl。
[0074]在第2区域R2中的第2半导体区域30 (第二第2半导体区域30B) 30之上，互相离开地设置有第二第I电极51B、第二第2电极52B以及第二控制电极53B。第二第I电极51B以及第二第2电极52B与第2半导体区域30欧姆连接。第二第I电极51B作为例如源极电极、第二第2电极52B作为例如漏极电极、第二控制电极53B作为栅极电极而发挥作用。由此，在第2区域R2中，构成第二场效应晶体管Tr2。
[0075]在半导体装置130中，设置有将第一第I电极51A与第二第2电极52B电连接的连接部76。如图6B所示，经由连接部76，变成连接有第一场效应晶体管Trl的源极电极(第一第I电极51A)与第二场效应晶体管Tr2的漏极电极(第二第2电极52B)的电路构成。
[0076]另外，在半导体装置130中，具备电连接第一第I电极51A与第一导电性区域IlA的第一导通部60A，以及电连接第二第I电极51B与第二导电性区域IIB的第二导通部60B。
[0077]在上述的本实施方式涉及的半导体装置130中，经由第一导通部60A，第一第I电极5IA与第一导电性区域IlA电连接,第一导电性区域IlA固定为第一第I电极5IA(源极电极)的电位。由此，在第一场效应晶体管Trl中，第一导电性区域IlA发挥电流崩塌抑制效果。所以，抑制GaN系的第一场效应晶体管Trl的特性变动。[0078]另外，在半导体装置130中，经由第二导通部60B，第二第2电极52B与第二导电性区域IlB电连接，第二导电性区域IlB固定为第二第2电极52B (漏极电极)的电位。由此，在第二场效应晶体管Tr2中，第二导电性区域IlB发挥电流崩塌抑制效果。所以，抑制GaN系的第二场效应晶体管Tr2的特性变动。
[0079]通过这种方式，在本实施方式涉及的半导体装置130中，即使在I个SOI基板100上形成有多个场效应晶体管(Trl、Tr2)，但由于对于每个场效应晶体管(Trl、Tr2)是分别连接到独立的导电性区域(11A，11B)，所以抑制每个场效应晶体管(Trl、Tr2)的电流崩塌。由此，达成半导体装置130的作为整体的耐压的提高或漏电流的减少、特性的稳定化。
[0080]在此，关于参考例涉及的半导体装置进行说明。
[0081]图7A以及图7B是例示参考例涉及的半导体装置的构成的图。
[0082]图7A是示意性地例示参考例涉及的半导体装置190的构成的剖视图，图7B是例示参考例涉及的半导体装置190的电路构成的电路图。
[0083]如图7A所示，半导体装置190具备例如基于n_形的硅基板的支持基板14、形成于支持基板14之上的缓冲层15、形成于缓冲层15之上的例如作为GaN的第I半导体区域20、以及形成于第I半导体区域20之上的例如作为AlGaN的第2半导体区域30。
[0084]在第I半导体区域20以及第2半导体区域30中设置有元件分离区域66。根据元件分离区域66，第I半导体区域20以及第2半导体区域30分割成第I区域Rl和第2区域R2。在第I区域Rl的第2半导体区域30之上，设置有第一第I电极51A、第一第2电极52A以及第一控制电极53A，构成第一场效应晶体管Trl。另外，在第2区域R2的第2半导体区域30之上，设置有第二第I电极51B、第二第2电极52B以及第二控制电极53B，构成第二场效应晶体管Tr2。
[0085]在半导体装置190中，第一第I电极51A与第二第2电极52B经由连接部76电连接。另外，第二第I电极51B与支持基板14电连接。在支持基板14接地的情况下，规定第二第I电极5IB也接地。
[0086]如图7B所示，半导体装置190变成连接有第一场效应晶体管Trl的源极电极(第一第I电极51A)与第二场效应晶体管Tr2的漏极电极(第二第2电极52B)的电路构成。
[0087]在该电路构成中，对第一场效应晶体管Trl的漏极电极(第一第2电极52A)施加高电压(例如600V),对第一场效应晶体管Trl的源极电极(第一第I电极51A)以及第二场效应晶体管Tr2的漏极电极(第二第2电极52B)施加低电压(例如300V)，第二场效应晶体管Tr2的源极电极(第二第I电极51B)接地(0V)。
[0088]在这种情况下，在第二场效应晶体管Tr2中，源极电极(第二第I电极51B)与支持基板的电位差为0V，有效地起到由支持基板引起的电场缓和。但是，在第一场效应晶体管Trl中,源极电极(第一第I电极51A)与支持基板的电位差是300V,漏极电极(第一第2电极52A)与支持基板的电位差是600V，无法有效地起到由支持基板引起的电场缓和。
[0089]如图6B所示，在对本实施方式涉及的半导体装置130施加与半导体装置190相同的电压的情况下，在第二场效应晶体管Tr2中，源极电极(第二第I电极51B)与第二导电性区域IlB的电位差是0V，有效地起到由第二导电性区域IlB引起的电场缓和。
[0090]另外，在半导体装置130中，第一导电性区域IlA是与第二导电性区域IlB分离，与第一场效应晶体管Trl的源极电极(第一第I电极51A)相同电位(300V)。所以,在第一场效应晶体管Trl中,源极电极(第一第I电极51A)与第一导电性区域IlA的电位差是OV,漏极电极(第一第2电极52A)与支持基板的电位差是300V，有效地起到由第一导电性区域IlA引起的电场缓和。
[0091]通过这种方式，在本实施方式涉及的半导体装置130中，与参考例涉及的半导体装置190相比，在第一场效应晶体管Trl以及第二场效应晶体管Tr2这两者中，能抑制电流崩塌，改善由电场缓和弓I起的耐压提高以及漏电流减少。
[0092](第四实施方式)
[0093]图8是示意性地例示第四实施方式涉及的半导体装置的构成的剖视图。
[0094]如图8所示，第四实施方式涉及的半导体装置140除了具备第三实施方式涉及的半导体装置130的构成，还具备分别设置于布线部71、72、73、74以及75的凸点电极B1、B2、B3、B4以及B5。另外，在图8中，将图6所示的半导体装置130的构成的上下进行反转并表
/Jn ο
[0095]凸点电极B1、B2、B3、B4以及B5与设置于基板90的布线图案91、92、93、94以及95连接。S卩，布线部71、72、73、74以及75经由凸点电极B1、B2、B3、B4以及B5与布线图案91、92、93、94以及95连接。半导体装置140除了具备凸点电极B1、B2、B3、B4以及B5，还可以具备形成有布线图案91、92、93、94以及95的基板90。由此，半导体装置140实现将第三实施方式涉及的半导体装置130经由凸点电极B1、B2、B3、B4以及B5安装到基板90的倒装片型的安装结构。
[0096]在集成了多个场效应晶体管(Trl、Tr2)的半导体装置140中，通过选择这样的倒装片型的安装结构，无需基于键合引线的布线的效果大。另外，即使将多个场效应晶体管(Trl、Tr2)形成于SOI基板100，也能对于每个场效应晶体管(Trl、Tr2)提高电流崩塌抑制效果，实现特性变动少、稳定化的倒装片安装结构的半导体装置140。
[0097](第五实施方式)
[0098]图9A?图1OB是示意性地例示第五实施方式涉及的半导体装置的制造方法的剖视图。
[0099]在第五实施方式中，表示第一实施方式涉及的半导体装置110以及120的制造方法的一例。
[0100]首先，如图9A所示，在包含导电性区域11的支持基板10之上通过例如外延生长形成缓冲层15、第I半导体区域20以及第2半导体区域30。缓冲层15、第I半导体区域20以及第2半导体区域30，在支持基板10之上例如进行连续成膜。
[0101 ] 其次，在第I半导体区域20以及第2半导体区域30设置元件分离区域DI。即，蚀刻元件区域AA的周边的第I半导体区域20以及第2半导体区域30，埋入绝缘部40。
[0102]再次，在第2半导体区域30之上形成第I电极51、第2电极52以及控制电极53。之后，以层间绝缘膜80埋入第I电极51、第2电极52以及控制电极53，使层间绝缘膜80的表面平坦。接着，形成分别与第I电极51、第2电极52以及控制电极53导通的触点(contact) C。触点C贯通层间绝缘膜80，分别与第I电极51、第2电极52以及控制电极53接触。
[0103]再次，在元件分离区域DI的绝缘部40形成从层间绝缘膜80的表面达到支持基板10的贯通孔45。贯通孔45通过例如湿蚀刻(Wet Etching)或干蚀刻(Dry Etching)而形成。
[0104]再次，如图9B所示，在贯通孔45的内壁以及层间绝缘膜80的表面形成导通材料60M。在导通材料60M中使用例如铝(Al)。接着，如图1OA所示，以留下规定的区域的方式对导通材料60M进行蚀刻。通过该蚀刻，对导通材料60M进行制作布线图案，变成布线部71、72以及73。设置于贯通孔45的内壁、与布线部71导通的导通材料60M变成导通部60。由此，半导体装置110完成。
[0105]另外，如图1OB所示，根据对布线部71、72以及73的需要也可以形成凸点电极B1、B2以及B3。由此，制造出第二实施方式涉及的半导体装置120。
[0106]在图9A?图1OB所示的制造方法中，在元件分离区域DI的绝缘部40形成贯通孔45并形成导通部60，但也可以形成贯通第I半导体区域20以及第2半导体区域30、达到支持基板10的导电性区域11的贯通孔46，并在贯通孔46内形成导通部60。由此，制造出半导体装置121。
[0107](第六实施方式)
[0108]图1lA?图13C是示意性地例示第六实施方式涉及的半导体装置的制造方法的剖视图。
[0109]在第六实施方式中，表示第二实施方式涉及的半导体装置122的制造方法的一例。另外，在图1IA?图13C中，表示形成于元件区域AA的邻近2个场效应晶体管Tr的各自的电极(一方的场效应晶体管Tr的第I电极51以及另一方的场效应晶体管Tr的第2电极52)的部分。
[0110]首先，如图1lA所示，在元件区域AA形成场效应晶体管Tr。在第I电极51以及第2电极52之上设置有层间绝缘膜80，在上述层间绝缘膜80的一部分上设置有开口。在层间绝缘膜80中使用例如聚酰亚胺。
[0111]其次，如图1lB所示，在元件分离区域DI形成槽47。槽47例如通过切割刀片的半切割，形成到支持基板10的中途。
[0112]再次，如图1lC所示，在层间绝缘膜80、第I电极51、第2电极52以及槽47的表面形成第I金属层70A。在第I金属层70A中，使用例如将金(Au)形成于钛(Ti)之上的积层膜。
[0113]再次，如图12A所不,在第I金属层70A之上形成第2金属层70B。在第2金属层70B中，使用例如Au。第2金属层70B的Au例如通过电解镀以约2微米(μ m)的厚度形成于第I金属层70k之上。
[0114]再次，如图12B所示，在第2金属层70B之上形成保护膜81。在保护膜81的一部分上通过光刻法设置有开口。之后，如图12C所示，将保护膜81作为掩模对第I金属层70A以及第2金属层70B的一部分进行蚀刻。进行该蚀刻之后，剥离保护膜81。
[0115]再次，如图13A所示，通过激光LSR的照射去除槽47的底部的第I金属层70A以及第2金属层70B。由此，第I金属层70A以及第2金属层70B被分割，变成布线部71以及布线部72。
[0116]之后，如图13B所示，进行支持基板10的背面研磨。支持基板10由平台(日文原文:定盤)SP从背面到达到槽47的位置进行研磨。图13C表示支持基板10的背面研磨后的状态。之后，将支持基板10分割成规定尺寸的芯片CP。由此，设置于槽47的第I金属层70A以及第2金属层70B变成了导通部60的半导体装置122完成。
[0117](第七实施方式)
[0118]图14A~图15B是示意性地例示第七实施方式涉及的半导体装置的制造方法的剖视图。
[0119]在第七实施方式中，表示第三实施方式涉及的半导体装置130以及140的制造方法的一例。另外，在图14A~图15B中，表示多个场效应晶体管Trl、Tr2中的1个(Trl)部分。
[0120]首先，如图14A所示，在元件区域AA形成场效应晶体管Trl。另外，在第I半导体区域20以及第2半导体区域30设置元件分离区域DI。在本实施方式中，除了使用SOI基板这点之外，场效应晶体管Trl以及元件分离区域DI的形成方法与图9A所示的第五实施方式相同。
[0121]其次，在元件分离区域DI形成分离区域65。即，贯通导电性区域11、第1半导体区域20以及第2半导体区域30到达绝缘层12的中途地设置沟槽。沟槽通过例如湿蚀刻或干蚀刻而形成。另外，也可以在沟槽内埋入绝缘材料成为分离区域65。
[0122]再次，在元件分离区域DI的绝缘部40，形成从层间绝缘膜80的表面达到支持基板10的贯通孔45。贯通孔45设置于分离区域65与场效应晶体管Trl之间。贯通孔45通过例如湿蚀刻或干蚀刻而形成。
[0123]再次，如图14B所示，在贯通孔45的内壁以及层间绝缘膜80的表面形成导通材料60M。在导通材料60M中使用例如Al。接着，如图15A所示，以留下规定的区域的方式对导通材料60M进行蚀刻。通过该蚀刻，对导通材料60M进行制作布线图案，变成布线部71、72以及73。
[0124]另外，设置于贯通孔45的内壁、与布线部71导通的导通材料60M变成导通部60。进一步地，与导通部60连接、跨越分离区域65之上的导通材料60M变成连接部76。由此，半导体装置130完成。
[0125]另外，如图15B所示，根据对布线部71、72以及73的需要也可以形成凸点电极B1、B2以及B3。由此，制造出第四实施方式涉及的半导体装置140。
[0126]综上所述，根据实施方式涉及的半导体装置，能够谋求特性的稳定化。
[0127]另外，上述对本实施方式以及其变形例进行了说明，但本发明并不限定于上述的例子。例如，在本实施方式中，以场效应晶体管为例进行了说明，但肖特基势垒二极管等的二极管也能够适用。在二极管的情况下，第I电极51作为阴极电极发挥作用，控制电极53作为阳极电极发挥作用。在二极管的情况下不需要第2电极52。在将本实施方式适用到二极管的情况下，由于导电性区域11变成与阴极电极相同的电位，有效地起到电流崩塌抑制的作用。
[0128]另外，在本实施方式中，以集成多个场效应晶体管(Trl、Tr2)的情况为例，但集成多个二极管、场效应晶体管以及二极管中的至少一种，和集成电阻、电容器以及电感器中的至少一种的情况也能够适用。
[0129]另外，在本说明书中，“氮化物半导体”包括在BxInyAlzGa1-x-y-zN (O≤x≤1，0≤y≤l,0≤z≤l,x + y + z≤l)化学式中使组成比x、y以及z在各自的范围内变化后得到的全部的组成的半导体。另外，进一步地在上述化学式中，进一步包含N (氮)以外的V族元素的组成，进一步包括为了控制导电形等的各种的物性而添加的各种元素的组成，以及，进一步包括无意图地所包含的各种元素的组成，都包括在“氮化物半导体”中。
[0130]另外，对于上述的各实施方式或者其变形例，本【技术领域】技术人员能够适宜地进行构成要素的追加、削除、设计变更，或将各实施方式的特征进行适当的组合，只要具备本发明的主旨，都包括在本发明的范围内。
【权利要求】
1.一种半导体装置，其特征在于，具备: 基板，具有第一面，包含导电性区域； 第I半导体区域，设置在上述基板的第I面侧，包含AlxGahN,其中，OI ； 第2半导体区域，设置在上述第I半导体区域的与上述基板相反一侧，包含AlYGai_YN，其中，O≤Y≤1，X≤Y ; 第I电极，设置在上述第2半导体区域的与上述第I半导体区域相反一侧，与上述第2半导体区域欧姆连接； 控制电极，在上述第2半导体区域的与上述第I半导体区域相反一侧上，离开上述第I电极地设置；以及 导通部，电连接上述第I电极与上述导电性区域。
2.如权利要求1所述的半导体装置，其特征在于， 进一步具备第2电极，该第2电极在上述第2半导体区域的与上述第I半导体区域相反一侧上，离开上述第I电极以及上述控制电极地设置，并与上述第2半导体区域欧姆连接。
3.如权利要求2所述的半导体装置，其特征在于，进一步具备: 布线部，与上述第I电极、上述第2电极以及上述控制电极分别导通；以及 凸点电极，与上 述布线部导通。
4.如权利要求1所述的半导体装置，其特征在于， 上述导通部具有在从上述第2半导体区域朝向上述第I半导体区域的方向上延伸的部分。
5.如权利要求4所述的半导体装置，其特征在于， 进一步具备元件分离区域，该元件分离区域在上述基板的上述第I面侧设置于上述第I半导体区域以及上述第2半导体区域的周边， 上述导通部具有沿形成于上述元件分离区域的绝缘部的侧面而设置的部分。
6.如权利要求4所述的半导体装置，其特征在于， 进一步具备元件分离区域，该元件分离区域在上述基板的上述第I面侧设置于上述第I半导体区域以及上述第2半导体区域的周边， 设置有贯通上述元件分离区域的孔。
7.如权利要求1所述的半导体装置，其特征在于， 上述导通部沿上述导电性区域、上述第I半导体区域以及上述第2半导体区域的各自的侧面而设置。
8.如权利要求3所述的半导体装置，其特征在于， 进一步具备形成有多个布线图案的基板， 上述第I电极、上述第2电极以及上述控制电极分别经由上述凸点电极与上述多个布线图案中的任一个连接。
9.如权利要求1所述的半导体装置，其特征在于， 进一步具备缓冲层，该缓冲层设置于上述第I半导体区域与上述基板之间。
10.如权利要求1所述的半导体装置，其特征在于， 上述基板包含硅层以及在上述硅层与上述导电性区域之间设置的绝缘层。
11.一种半导体装置，其特征在于，具备:支持基板，具有第I面； 绝缘层，设置于上述支持基板的第I面侧； 导电性区域，设置于上述绝缘层的与上述支持基板相反一侧； 第1半导体区域，设置在上述导电性区域的与上述绝缘层相反一侧，包含AlxGa1 - XN,其中，O≤ X ≤ 1 ； 第2半导体区域，设置在上述第I半导体区域的与上述导电性区域相反一侧，包含AlyGa1-YN，其中，O ≤ Y ≤ 1，X ≤ Y ; 分离区域，将上述导电性区域、上述第I半导体区域以及上述第2半导体区域分离成第1区域和第2区域； 第一第1电极、第一第2电极以及第一控制电极，互相离开地设置在上述第1区域中的上述第2半导体区域的与上述第1半导体区域相反一侧； 第二第1电极、第二第2电极以及第二控制电极，互相离开地设置在上述第2区域中的上述第2半导体区域的与上述第1半导体区域相反一侧； 连接部，电连接上述第一第I电极与上述第二第2电极； 第一导通部，电连接上述第一第1电极与上述第1区域的上述导电性区域；以及 第二导通部，电连接上述第二第1电极与上述第2区域的上述导电性区域。
12.如权利要求11所述的半导体装置，其特征在于，进一步具备: 布线部，与上述第一第I电极、上述第一控制电极、上述第二控制电极、上述第二第2电极以及上述连接部分别导通；以及凸点电极，与上述布线部导通。
13.如权利要求12所述的半导体装置，其特征在于， 进一步具备形成有多个布线图案的基板， 上述第一第I电极、上述第一控制电极、上述第二控制电极、上述第二第2电极以及上述连接部分别经由上述凸点电极与上述多个布线图案中的任一个连接。
14.如权利要求11所述的半导体装置，其特征在于， 进一步具备缓冲层，该缓冲层设置于上述第I半导体区域与上述导电性区域之间。
【文档编号】H01L29/78GK103681858SQ201310376099
【公开日】2014年3月26日 申请日期:2013年8月26日 优先权日:2012年9月19日
【发明者】齐藤泰伸, 藤本英俊, 大野哲也, 吉冈启, 斋藤涉, 仲敏行 申请人:株式会社东芝