晶体管及晶体管的形成方法
【专利摘要】一种晶体管及晶体管的形成方法，其中晶体管的形成方法包括：提供半导体衬底；在半导体衬底内形成至少2个沟槽；在所述沟槽内形成填充所述沟槽的隔离层，且所述隔离层顶部低于半导体衬底表面；在高于隔离层顶部的半导体衬底侧壁和表面形成外延层，且所述外延层覆盖所述半导体衬底两侧的部分隔离层；在所述半导体衬底和外延层内形成阱区；在所述外延层表面形成栅极结构，所述栅极结构包括覆盖外延层表面的栅介质层及位于栅介质层顶部的栅导电层；在栅导电层两侧外延层内形成轻掺杂区；在所述轻掺杂区内形成重掺杂区，且轻掺杂区和隔离层将所述重掺杂区与阱区隔离。本发明形成的晶体管功耗低，运行速度快，沟道尺寸小，且可有效消除翘曲效应。
【专利说明】晶体管及晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及晶体管及晶体管的形成方法。
【背景技术】
[0002]随着半导体器件集成度的不断提高，特征尺寸逐渐减小，晶体管的沟道的长度也逐渐减小，栅介质层的厚度也在不断降低，由于栅极电压不会持续降低(目前至少为IV)，使得所述栅氧化层受到的电场强度变大，与时间相关的介质击穿(TDDB:Time DependentDielectric Breakdown)也更容易发生,且容易形成热载流子注入效应(HC1:Hot CarrierInject1n)。
[0003]现有技术中通常采用轻掺杂源漏区(LDD =Lightly Doped Drain)离子注入对热载流子注入效应进行优化，利用减小LDD离子注入的剂量和增大LDD注入能量，获得较深的LDD结，减小横向电场强度，从而减弱热载流子注入问题。
[0004]但上述方法可能导致短沟道效应(SCE:Short Channel Effect),为了缓解短沟道效应，现有技术中，在形成轻掺杂源漏区后，对所述轻掺杂源漏区靠近沟道区的两侧再进行口袋区(Pocket)注入，所述口袋区注入的杂质离子的类型与轻掺杂源漏区注入的杂质离子的类型相反，使得所述轻掺杂源漏区靠近沟道区的两侧的耗尽区变窄，能缓解短沟道效应。
[0005]尽管LDD以及Pocket等技术的引入在一定程度上可以改善晶体管的性能，但是现有技术形成的晶体管的电学性能依然有待提高，如晶体管的运行速度低、功耗高，且晶体管中易发生闩锁效应。
【发明内容】
[0006]本发明解决的问题是提供一种优化的晶体管及晶体管的形成方法，提高晶体管的运行速度，减小晶体管的功耗，且避免发生闩锁效应和翘曲效应。
[0007]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供半导体衬底；在所述半导体衬底内形成至少2个沟槽；在所述沟槽内形成填充所述沟槽的隔离层，且所述隔离层顶部低于半导体衬底表面；在高于隔离层顶部的半导体衬底侧壁和表面形成外延层，且所述外延层覆盖半导体衬底两侧的部分隔离层；在所述半导体衬底及所述外延层内形成阱区；在所述外延层表面形成栅极结构，所述栅极结构包括覆盖外延层表面的栅介质层以及位于栅介质层顶部的栅导电层；在所述栅导电层两侧的外延层内形成轻掺杂区，所述轻掺杂区的掺杂类型与阱区相反；在所述轻掺杂区内形成重掺杂区，所述重掺杂区的掺杂类型与轻掺杂区相同，且所述轻掺杂区和所述隔离层将所述重掺杂区与阱区隔离。
[0008]可选的，采用第二离子注入工艺形成所述轻掺杂区，且所述第二离子注入工艺的注入深度大于或等于所述外延层顶部至隔离层顶部的高度。
[0009]可选的，所述第二离子注入工艺为:注入的离子为磷、砷或锑，离子注入能量为0.5keV 至 40keV,注入离子剂量为 lE13atom/cm2 至 lE15atom/cm2。
[0010]可选的，所述外延层与所述半导体衬底材料相同。
[0011]可选的，所述外延层的材料为硅。
[0012]可选的，所述外延层的形成工艺为:反应气体包括硅源气体、HCl和H2，其中，硅源气体为SiH4、SiH2Cl2, SiHCl3或SiH3Cl中的一种或几种，硅源气体的流量为5sccm至100sccm, HCl 流量为 5sccm 至 100sccm, H2 流量为 10sccm 至 lOOOOsccm,反应腔室温度为600度至850度，反应腔室压强为I托至100托。
[0013]可选的，采用第一离子注入工艺形成所述阱区。
[0014]可选的，第一离子注入工艺为:注入的离子为硼、镓或铟，离子注入能量为50kev至 200kev,注入离子剂量为 lE13atom/cm2 至 5E15atom/cm2。
[0015]可选的，当所述阱区的离子注入类型为N型时，所述轻掺杂区的离子注入类型为P型；当所述阱区的离子注入类型为P型时，所述轻掺杂区的离子注入类型为N型。
[0016]可选的，采用第三离子注入工艺形成所述重掺杂区，且所述第三离子注入工艺的注入深度大于、小于或等于所述第二离子注入工艺的注入深度。
[0017]可选的，所述第三离子注入工艺的注入深度小于外延层顶部至隔离层底部的高度。
[0018]可选的，所述隔离层的材料为氧化硅。
[0019]可选的，所述栅介质层的材料为氧化硅或高k介质材料。
[0020]可选的，所述栅导电层的宽度大于相邻沟槽间的距离。
[0021]可选的，还包括:在所述半导体表面形成体接触区，所述体接触区与所述外延层同时形成。
[0022]本发明还提供一种晶体管，所述晶体管包括:半导体衬底；位于半导体衬底内的至少2个沟槽；位于沟槽内的隔离层，所述隔离层顶部低于半导体衬底表面；位于所述隔离层顶部的半导体衬底侧壁和表面的外延层，且所述外延层覆盖所述半导体衬底两侧的部分隔离层；位于所述半导体衬底内及所述外延层内阱区；位于所述外延层表面的栅极结构，所述栅极结构包括覆盖外延层表面的栅介质层以及位于栅介质层顶部的栅导电层；位于所述栅导电层两侧外延层内的轻掺杂区，所述轻掺杂区的掺杂类型与阱区相反；位于所述轻掺杂区内的重掺杂区，所述重掺杂区的掺杂类型与轻掺杂区相同，且所述轻掺杂区和所述隔离层将所述重掺杂区与阱区隔离。
[0023]可选的，所述外延层与半导体衬底材料相同。
[0024]可选的，所述外延层的材料为硅。
[0025]可选的，所述栅导电层的宽度大于相邻沟槽间的距离。
[0026]可选的，在所述半导体衬底表面具有体接触区。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明提供一种晶体管的形成方法，其中，所述轻掺杂区和所述隔离层将所述重掺杂区与阱区隔离，使得阱区与重掺杂区之间无耗尽层，从而有效避免了短沟道效应；因此无需为避免短沟道效应而形成Pocket区，从而避免轻掺杂区与Pocket区、重掺杂区与Pocket区间出现寄生电容，进而减小晶体管的RC延迟，提闻晶体管的运行速度，降低晶体管的功耗。
[0029]且由于重掺杂区与阱区相互隔离，则重掺杂区与阱区之间不会形成PN结，因此，重惨杂区与讲区间无寄生电容，进一步减小晶体管的RC延迟，进一步提闻晶体管的运行速度。
[0030]其次，由于本发明实施例中，晶体管的重掺杂区与阱区间无接触，因此，晶体管的重掺杂区与阱区间无耗尽层，可以有效避免短沟道效应；与现有技术相比，本发明形成的晶体管沟道区尺寸可以做的更小，满足器件小型化的需求。
[0031]再次，本发明提供的晶体管的形成方法，晶体管的重掺杂区与阱区间无法形成PNP结或NPN结，从而避免在晶体管中出现闩锁效应，提高晶体管的可靠性。
[0032]进一步，本发明实施例中，在半导体衬底表面形成体接触区，所述体接触区可以及时将半导体衬底内积累的电荷导出晶体管外，避免发生翘曲效应。
[0033]再进一步，本发明提供的晶体管的形成方法中的工艺过程，与传统的晶体管的形成方法中的工艺完全兼容，在形成具有高性能晶体管的同时，不会增加工艺难度。
[0034]本发明还提供一种晶体管，所述轻掺杂区和所述隔离层将所述重掺杂区与阱区隔离，因此晶体管的重掺杂区与阱区间无耗尽层，且晶体管的重掺杂区与阱区间无寄生电容，寄生电容的减小，有利于提高晶体管的运行速度，降低晶体管的功耗；且由于重掺杂区与阱区被隔离，则晶体管的重掺杂区和阱区不会形成NPN三极管或PNP三极管，避免晶体管中发生闩锁效应，提高晶体管的可靠性。
[0035]进一步，本发明实施例中，在半导体衬底表面具有体接触区，当晶体管中出现积累电荷时，所述体接触区可以及时将积累的电荷导出，避免发生翘曲效应。
【专利附图】
【附图说明】
[0036]图1为本发明一实施例形成晶体管的剖面示意图；
[0037]图2至图14为本发明另一实施例晶体管形成过程的剖面结构示意图。
【具体实施方式】
[0038]由【背景技术】可知，现有技术形成的晶体管存在运行速度低、功耗高以及闩锁效应等问题。
[0039]为此，针对晶体管的形成工艺进行研究，发现晶体管的形成工艺包括如下步骤，请参考图1，图1为形成晶体管的剖面示意图:
[0040]提供半导体衬底100，在所述半导体衬底100内形成阱区102，在阱区102形成后，在所述半导体衬底100内形成浅沟槽隔离结构101 ；
[0041]在所述半导体衬底100表面形成栅极结构110，所述栅极结构110包括位于半导体衬底100表面的栅介质层111和位于栅介质层111表面的栅导电层112 ；
[0042]在栅极结构110两侧的半导体衬底100内形成轻掺杂区(104、106)，位于栅极结构110两侧的所述轻掺杂区分别定义为轻掺杂源区106和轻掺杂漏区104 ；
[0043]在栅极结构110两侧的半导体衬底100内形成Pocket区109，所述Pocket区109位于低于轻掺杂区的半导体衬底100内；
[0044]在半导体衬底100表面形成侧墙103，所述侧墙103位于栅极结构110两侧；
[0045]以所述侧墙103为掩膜，在栅极结构110两侧的半导体衬底100内形成重掺杂区(105、107)，所述重掺杂区分别定义为重掺杂源区107和重掺杂漏区105。
[0046]上述工艺步骤形成的晶体管存在以下问题:
[0047]首先，晶体管的重掺杂源区107、重掺杂漏区105与阱区102相连接，且重掺杂源区107、重掺杂漏区105的掺杂类型与阱区102的掺杂类型相反，因此在重掺杂源区107和阱区102间、重掺杂漏区105与阱区102之间形成了 PN结，重掺杂源区107和阱区102间存在寄生电容C2，重掺杂漏区105和阱区102间存在寄生电容Cl。由于重掺杂源区107和重掺杂漏区105的掺杂浓度高，因此寄生电容Cl和寄生电容C2占晶体管寄生电容的比重大。
[0048]且由于重掺杂源区107与阱区102相连接，重掺杂漏区105与阱区102相连接，则在晶体管的重掺杂源区107与阱区102之间存在耗尽层，重掺杂漏区106与阱区102之间存在耗尽层，当沟道尺寸减小时，晶体管容易发生电击穿；
[0049]为了避免短沟道效应，防止晶体管发生电击穿，在晶体管中形成了 Pocket区109。所述Pocket区109掺杂类型与阱区102相同，即所述Pocket区109的掺杂类型与重掺杂源区107、重掺杂漏区105、轻掺杂源区106以及轻掺杂漏区104的掺杂类型相反，因此,重掺杂源区107与Pocket区109间、重掺杂漏区105与Pocket区109间、轻掺杂源区106与Pocket区109间、轻掺杂漏区104与Pocket区109间均形成了 PN结，导致重掺杂源区107与Pocket区109存在寄生电容C3、重掺杂漏区105与Pocket区109存在寄生电容C4、轻掺杂源区106与Pocket区109间存在寄生电容C5、轻掺杂漏区104与Pocket区109间存在寄生电容C6，
[0050]由上述分析可知，晶体管中存在上述寄生电容，导致晶体管RC延迟大，晶体管运行速度慢，功耗高。
[0051]其次，当晶体管包括NMOS晶体管时，重掺杂源区107、重掺杂漏区105和阱区102会形成NPN三极管，当晶体管包括PMOS晶体管时，重掺杂源区107、重掺杂漏区105和阱区102会形成PNP三极管，当晶体管中NPN和PNP三极管均存在时，晶体管易产生闩锁效应，造成晶体管性能失效。
[0052]针对晶体管的形成工艺进行进一步研究发现，采用绝缘体上的硅(S0I:Silicon-On-1nsulator)技术可解决上述问题，SOI技术具有无法比拟的优点:可以实现集成电路中晶体管的介质隔离，彻底消除了现有技术中晶体管的寄生闩锁效应；采用这种技术形成的晶体管还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。
[0053]但是，由于SOI技术形成的晶体管具有电学处于悬空状态的中性体区，无法及时将晶体管衬底积累的电荷导出，导致形成的晶体管容易产生翘曲效应(Kink Effect)，即晶体管漏极电流与漏极电压具有非饱和特性，在高的漏极电压下，漏极附近的载流子会产生雪崩击穿，从而使漏极电流随漏极电压迅速增加，严重影响晶体管的电学性能。
[0054]为解决上述问题，本发明提供一种优化的晶体管的形成方法，提供半导体衬底，在半导体衬底内形成凹槽，形成填充凹槽的隔离层，且所述隔离层顶部低于半导体衬底上表面，在高于隔离层的半导体衬底表面及侧壁形成外延层，在所述外延层内形成阱区、沟道区、轻掺杂源区、轻掺杂漏区、重掺杂源区以及重掺杂漏区。本发明形成的晶体管既有SOI的优点，又可消除SOI会产生翘曲效应的缺点，即本发明形成的晶体管具有高运行速度及低功耗的优点，也避免了翘曲效应的发生。
[0055]本发明还提供一种优化的晶体管，在半导体衬底内形成有隔离层，在高于隔离层的半导体衬底表面和侧壁形成有外延层，在外延层内形成有晶体管轻掺杂源区、轻掺杂漏区、重掺杂源区以及重掺杂漏区。所述晶体管的寄生电容小、运行速度快、无闩锁效应且功耗低，且所述晶体管可以避免翘曲效应的发生。
[0056]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0057]图2至图14为本发明另一实施例晶体管形成过程的剖面结构示意图。
[0058]请参考图2，提供半导体衬底200，在半导体衬底200表面形成有衬垫氧化层201以及位于衬垫氧化层201表面的掩膜层202。
[0059]所述半导体衬底200为硅衬底、锗衬底、硅锗衬底或砷镓衬底。
[0060]本实施例中，所述半导体衬底200为硅衬底。
[0061]所述衬垫氧化层201为后续形成的掩膜层202提供缓冲层。
[0062]具体地，若掩膜层202直接在半导体衬底200表面形成，则由于掩膜层202与半导体衬底200间应力较大，半导体衬底200表面会出现位错；而衬垫氧化层201形成在半导体衬底200和掩膜层202之间，可以避免半导体衬底200表面产生位错，并且衬垫氧化层201还可以作为后续图形化掩膜层202步骤中的刻蚀停止层。
[0063]本实施例中，所述衬垫氧化层201的材料为氧化硅，厚度为50埃至200埃，采用热氧化工艺形成所述衬垫氧化层201。
[0064]所述掩膜层202作为后续刻蚀半导体衬底200形成沟槽的掩膜层。
[0065]所述掩膜层202的材料为氮化硅、氮氧化硅或氮氧化硅。
[0066]本实施例中，所述掩膜层202的材料为氮化硅，厚度为200埃至2000埃，采用化学气相沉积工艺形成所述掩膜层202。
[0067]请参考图3，图形化所述掩膜层202，以图形化的掩膜层202为掩膜，依次刻蚀衬垫氧化层201和部分厚度的半导体衬底200，在所述半导体衬底200内形成至少2个沟槽210。
[0068]作为一个实施例，图形化所述掩膜层202的工艺为等离子体刻蚀工艺，具体包括:在所述掩膜层202表面形成具有至少2个第一开口的光刻胶图形；以所述光刻胶图形为掩膜，采用等离子体刻蚀工艺刻蚀掩膜层202，直至暴露出衬垫氧化层201，在掩膜层202内形成第二开口，所述第二开口定义出了后续形成的沟槽210的宽度和位置；形成第二开口后采用灰化工艺或者化学试剂去除工艺去除光刻胶图形。
[0069]以具有第二开口的掩膜层202为掩膜，依次刻蚀衬垫氧化层201和部分厚度的半导体衬底200形成至少2个沟槽210。
[0070]形成沟槽210的工艺为干法刻蚀。
[0071]作为一个实施例，采用等离子干法刻蚀工艺形成沟槽210，所述等离子干法刻蚀工艺的具体参数为:刻蚀气体为Ar和含氟气体，所述含氟气体为CF4、C2F6或CHF3, Ar流量为10sccm至300sccm,含氟气体流量为1sccm至200sccm,反应腔室压强为50毫托至100毫托，腔室温度为20度至100度，将含氟气体电流为等离子体的射频功率源的输出功率为50瓦至1000瓦，射频偏置功率源的输出功率为50瓦至300瓦。
[0072]需要说明的是，后续会形成晶体管的栅导电层，相邻沟槽210间的距离小于栅导电层的宽度。
[0073]请参考图4，在所述沟槽210内形成填充所述沟槽210的隔离层203，且所述隔离层203顶部低于半导体衬底200上表面。
[0074]所述隔离层203用于隔离不同晶体管，防止晶体管之间发生电学连接；所述隔离层203还用于后续形成外延层时的衬垫层。
[0075]所述隔离层203的材料为氧化硅或氮氧化硅，采用化学气相沉积工艺形成。
[0076]所述隔离层203的形成过程为:采用化学气相沉积工艺形成填充满沟槽210且覆盖掩膜层202表面的隔离厚膜，采用化学机械抛光工艺平坦化隔离层厚膜，去除位于掩膜层202表面的隔离厚膜，刻蚀去除沟槽210内部分厚度的隔离厚膜，在沟槽210内形成隔离层203,且所述隔离层203顶部低于半导体衬底200表面。
[0077]本实施例中，形成隔离层203后，所述隔离层203顶部至半导体衬底200表面的高度差小于后续形成轻掺杂源区和轻掺杂漏区的结深。
[0078]本实施例中，所述隔离层203的材料为氧化硅。
[0079]作为一个实施例，采用高密度等离子化学气相沉积工艺形成隔离层203，所述高密度等离子化学气相沉积工艺的具体工艺参数为:反应气体为SiH4、H2和O2，其中，SiH4流量为 1sccm 至 10sccm, O2 流量为 1sccm 至 10sccm, H2 流量为 10sccm 至 100sccm,反应腔室温度为500度至800度，反应腔室压强为I毫托至50毫托，射频功率为3000瓦至5000瓦，射频偏置功率为2000瓦至4000瓦。
[0080]请参考图5，去除掩膜层202 (请参考图4)和衬垫氧化层201 (请参考图4)。
[0081]本实施例中，采用湿法刻蚀工艺去除掩膜层202，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，温度为120度至200度，磷酸的质量百分比为65%至85%。
[0082]采用湿法刻蚀工艺去除衬垫氧化层201，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸。
[0083]请参考图6及图7，图7为图6的俯视结构示意图，在高于隔离层203顶部的半导体衬底200侧壁和表面形成外延层204，且所述外延层204覆盖所述半导体衬底200两侧的部分隔尚层203。
[0084]所述外延层204为后续形成晶体管的轻掺杂源区、轻掺杂漏区、重掺杂源区、重掺杂漏区以及栅极结构提供工作平台。
[0085]所述外延层204的材料为硅、锗、锗硅或砷镓。
[0086]本实施例中，所述外延层204的材料为硅。
[0087]作为一个实施例，采用选择性外延工艺形成所述外延层204的具体工艺为:反应气体包括硅源气体、HCl和H2，其中，硅源气体为SiH4、SiH2Cl2、SiHCl3或SiH3Cl中的一种或几种，娃源气体和HCl流量均为5sccm至100sccm, H2流量为10sccm至lOOOOsccm,反应腔室温度为600度至850度，反应腔室压强为I托至100托。
[0088]需要说明的是，采用选择性外延工艺形成的所述外延层204的剖面形貌为中间厚两边薄，即位于半导体衬底200表面附近区域的外延层204厚度最大，而离高于隔离层203顶部的半导体衬底200表面和侧壁越远，外延层204的厚度越薄。
[0089]请参考图8，在所述半导体衬底200及外延层204内形成阱区300。在半导体衬底200内及外延层204中形成阱区300，所述阱区300的形成可以提高晶体管的阈值电压。
[0090]作为一个实施例，采用第一离子注入工艺形成所述阱区300。
[0091]在本实施例中，形成的晶体管为NMOS晶体管，则对半导体衬底200以及外延层204进行第一离子注入的离子类型为P型离子，在半导体衬底200以及外延层204中形成P型阱区300。
[0092]作为一个实施例，采用第一离子注入工艺形成P型阱区300，注入的离子为硼、镓或铟，离子注入能量为50kev至200kev,注入离子剂量为lE13atom/cm2至lE14atom/cm2。在本发明其他实施例中，形成的晶体管为PMOS晶体管，则对半导体衬底200以及外延层204进行第一离子注入的离子类型为N型离子，在半导体衬底200以及外延层204中形成N型阱区300。
[0093]作为一个实施例，采用第一离子注入工艺形成N型阱区300，注入的离子为磷、砷或铺，离子注入能量为50kev至200kev,注入离子剂量为lE13atom/cm2至5E15atom/cm2。
[0094]需要说明的是，所述第一离子注入工艺的离子注入至隔离层203底部以下部分厚度的半导体衬底200内，即阱区300包括低于隔离层203底部的部分厚度半导体衬底200内的离子掺杂区。
[0095]请参考图9至图11，在所述外延层204表面形成栅极结构220，所述栅极结构220包括覆盖外延层204表面的栅介质层221以及位于栅介质层221顶部的栅导电层222。
[0096]图10为图9沿A-Al方向的剖面结构示意图，图11为图9的俯视结构示意图。
[0097]需要说明的是，本实施例中，所述栅导电层222的宽度大于相邻沟槽210 (请参考图3)间的距离，即所述栅导电层222的宽度大于相邻隔离层203间的距离。这是由于:所述栅导电层222的宽度与后续形成的晶体管沟道区宽度基本一致，若沟道区宽度小于相邻隔离层222间的距离，则后续形成的重掺杂区的离子注入工艺可能注入至阱区300内，导致重掺杂源区与阱区300间、重掺杂漏区与阱区300间会形成PN结；所述PN结的存在会导致重掺杂源区与阱区300、重掺杂漏区与阱区300间出现寄生电容，影响晶体管的运行速度。因此，所述栅导电层222的宽度大于相邻沟槽210间的距离。
[0098]所述栅介质层221的材料为氧化硅或高k介质材料(高k介质材料指的是相对介电常数k大于3.9 (即S12的相对介电常数)的材料)。高k介质材料作为栅介质层221的材料，能有效的减小栅极电流泄漏问题。
[0099]所述高k 介质材料为 HfO2、HfS1, HfS1N, HfTaO, HfT1, HfZrO, ZrO2 或 Al2O3。
[0100]所述栅介质层221的形成工艺为化学气相沉积、物理气相沉积或原子层沉积。
[0101]本实施例中，所述栅介质层221的材料为氧化硅，厚度为10埃至500埃，所述栅介质层221的形成工艺为化学气相沉积。
[0102]所述栅导电层222的材料为多晶硅或金属，所述金属为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC, TaSiN、W、WN、WSi 的一种或多种。
[0103]本实施例中，所述栅导电层222的材料为多晶硅，采用化学气相沉积工艺形成所述栅导电层222。
[0104]请参考图12，在栅导电层222两侧的外延层204内形成轻掺杂区，所述轻掺杂区包括轻掺杂源区230和轻掺杂漏区240。
[0105]需要说明的是，所述轻掺杂源区230和轻掺杂漏区240的位置可以互换。
[0106]所述轻掺杂源区230和轻掺杂漏区240的作用为:减弱后续形成的重掺杂源区和重掺杂漏区电场，防止发生电子热退化效应。
[0107]作为一个实施例，采用第二离子注入工艺形成所述轻掺杂区，且所述第二离子注入工艺的注入深度大于或等于所述外延层顶部至隔离层顶部的高度。这是由于:
[0108]在外延层204中存在阱区300，若轻掺杂源区230和轻掺杂漏区240的离子注入深度小于外延层204至隔离层203顶部的高度，则后续形成的重掺杂源区和重掺杂漏区形成在阱区300内，重掺杂源区与阱区300间、重掺杂漏区与阱区300间仍将存在寄生电容；而本发明实施例中，轻掺杂源区230和轻掺杂漏区240的离子注入深度大于或等于外延层204顶部至隔离层203的高度，则后续形成的重掺杂源区与阱区300间被隔离层203和轻掺杂源区230相隔，重掺杂漏区与阱区300间被隔离层203和轻掺杂漏区240相隔，则重掺杂源区与阱区300间、重掺杂漏区与阱区300间均不存在寄生电容，有利于提高晶体管的运行速度，降低晶体管的功耗。
[0109]需要说明的是，当所述阱区300的离子注入类型为N型时，所述轻掺杂区的离子注入类型为P型；当所述阱区300的离子注入类型为P型时，所述轻掺杂区的离子注入类型为N型。
[0110]在本实施例中，形成的晶体管为NMOS晶体管，第二离子注入的离子类型为N型离子。作为一个实施例，所述第二离子注入工艺为:注入的离子为磷、砷或锑，离子注入能量范围为0.5keV至40keV,注入离子剂量范围为lE13atom/cm2至lE15atom/cm2。
[0111]在本发明其他实施例中，形成的晶体管为PMOS晶体管，第二离子注入的离子类型为P型离子。作为另一个实施例，第二离子注入的P型离子为硼、镓或铟，所述第二离子注入的杂质离子的剂量范围为2E14atom/cm2至2E15atom/cm2，第二离子注入的能量范围为0.5keV 至 40keVo
[0112]后续会在轻掺杂区内形成重掺杂区，作为一个实施例，采用以侧墙为掩膜的方法，在轻掺杂区内形成重掺杂区。
[0113]请参考图13，在栅介质层221表面形成侧墙205，且所述侧墙205位于栅导电层222两侧。
[0114]所述侧墙205的材料为氮化硅、氧化硅或氮氧化硅，所述侧墙205为单层结构或多层结构。
[0115]作为一个实施例，所述侧墙205的形成过程为:采用化学沉积工艺形成覆盖栅导电层222顶部及侧壁以及栅介质层221表面侧墙层，回刻蚀去除位于栅导电层222顶部以及栅介质层221表面的侧墙层，在栅导电层222两侧形成侧墙205。
[0116]本实施例中，所述侧墙205的材料为氮化硅，所述侧墙205为单层结构。
[0117]请参考图14，在所述轻掺杂区内形成重掺杂区，所述重掺杂区的掺杂类型与轻掺杂区相同，且所述轻掺杂区和所述隔离层203将所述重掺杂区与阱区300隔离。
[0118]所述重掺杂区包括重掺杂源区250和重掺杂漏区260,需要说明的是,所述重掺杂源区250和所述重掺杂漏区260的位置可以互换。
[0119]作为一个实施例，采用第三离子注入工艺形成所述重掺杂区，重掺杂源区250和重掺杂漏区260。
[0120]由于本发明实施例中，轻掺杂源区230的注入深度大于或等于外延层204顶部至隔离层203顶部的高度，且栅导电层222的宽度大于相邻隔离层203间的宽度，重掺杂源区250与阱区300之间有隔离层203和轻掺杂源区230相隔，因此，无论重掺杂源区250的注入深度大于、小于或等于轻掺杂源区230的注入深度，形成的重掺杂源区250与阱区300间均不会出现寄生电容。同理，本发明形成的重掺杂漏区260与阱区300也不会出现寄生电容。
[0121]在本实施例中，形成的晶体管为NMOS晶体管，则第三离子注入的离子类型为N型离子。
[0122]作为一个实施例，第三离子注入的N型离子为磷、砷或锑，所述第三离子注入的N型离子的剂量范围为lE15atom/cm2至2E18atom/cm2,第三离子注入的能量范围为Ikev至10kev0
[0123]在本发明其他实施例中，形成的晶体管为PMOS晶体管，第三离子注入的离子类型为P型离子，所述P型离子为硼、镓或铟。
[0124]需要说明的是，所述第三离子注入工艺的注入深度小于外延层204顶部至隔离层203底部的高度。
[0125]由于重掺杂源区250与阱区300被隔离层203和轻掺杂源区230隔离、重掺杂漏区260与阱区300被隔离层203和轻掺杂漏区240隔离，因此本发明实施例中，重掺杂源区250与阱区300间、重掺杂漏区260与阱区300间均无PN结，避免出现重掺杂源区250与阱区300间、重掺杂漏区260与阱区300间的寄生电容，从而提高晶体管的运行速度，降低晶体管的功耗。
[0126]且源极206、漏极207与阱区300间无耗尽层，避免了当沟道区宽度与耗尽层宽度为同一数量级时出现短沟道效应，因此，本发明实施例中，晶体管沟道区的尺寸可以做的更小，满足器件小型化的需求。而现有技术中，为了源极、漏极与阱区间存在耗尽层，因此，通常将晶体管沟道区尺寸做的较大，以防止短沟道效应的发生。
[0127]另外，由于本发明实施例中，源极206、漏极207与阱区300间无耗尽层，因而可以避免发生短沟道效应；因此，本发明实施例中，无需形成Pocket区以抑制短沟道效应，即本发明实施例中不存在轻掺杂源区230与Pocket区、轻掺杂漏区240与Pocket区、重掺杂源区250与Pocket区、重掺杂漏区260与Pocket区间的PN结；与现有技术相比，本发明实施例中，晶体管无轻掺杂源区与Pocket区间、轻掺杂漏极区Pocket区间、重掺杂源区与Pocket区间、重掺杂漏区与Pocket区间的寄生电容。
[0128]并且，本发明实施例中，重掺杂源区250与阱区300间有隔离层203相隔、重掺杂漏区260与阱区300间有隔离层203相隔，则重掺杂源区250、重掺杂漏区260与阱区300三者不会形成NPN三极管或PNP三极管，防止发生闩锁效应。
[0129]所述晶体管的形成方法还包括:在半导体衬底200表面形成体接触区(未图示。
[0130]由于晶体管运行过程中半导体衬底200内出现电荷的积累，所述体接触区可以及时将半导体衬底200内积累的电荷导出，避免发生载流子雪崩击穿，从而避免发生翘曲效应。
[0131]在本实施例中，所述体接触区与所述外延层204同时形成，所述体接触区的形成过程为:在半导体衬底内形成3个沟槽，形成填充所述沟槽的隔离层，则具有2个高于隔离层顶部的半导体衬底凸起，在所述半导体衬底凸起表面形成外延层，在其中一个外延层内进行轻掺杂区和重掺杂区的形成工艺，另一个外延层则作为晶体管的体接触区。在本发明其他实施例中，所述体接触区也可以在所述重掺杂区工艺完成后，采用化学气相沉积工艺形成。
[0132]综上，本发明提供的技术方案具有以下优点:
[0133]首先，本发明提供的晶体管的形成方法，在晶体管重掺杂源区与阱区之间有隔离层和轻掺杂源区相隔，重掺杂漏区与阱区之间有隔离层和轻掺杂漏区相隔，因此，重掺杂源区与阱区间、重掺杂漏区与阱区间不会出现寄生电容，有利于提高晶体管的运行速度，降低晶体管的功耗。
[0134]且本发明实施例中，形成的源极与阱区、漏极与阱区间无耗尽层，可以有效避免短沟道效应，无需形成Pocket区，进一步减小了晶体管的寄生电容。而现有技术中，为避免短沟道效应，在晶体管的轻掺杂源区和轻掺杂漏区形成后，在半导体衬底内形成Pocket区，虽然在一定程度上缓解了短沟道效应，但是由于轻掺杂源区与Pocket区之间、轻掺杂漏区与Pocket区之间、重掺杂源区与Pokcet区之间、重掺杂漏区与Pocket区之间均会形成PN结，所述PN结导致晶体管在运行时晶体管内出现寄生电容，导致晶体管的运行速度低且功耗闻。
[0135]其次，本发明实施例中，所述隔离层和所述轻掺杂源区将所述重掺杂源区与阱区隔离，所述隔离层和所述轻掺杂漏区将所述重掺杂漏区与阱区隔离，因此，源极、漏极和阱区不会形成NPN结或PNP结，形成的晶体管中无闩锁效应的发生。
[0136]再其次，在本发明实施例中，在所述半导体衬底表面形成体接触区，在晶体管工作过程中，所述体接触区接地后，能够及时导走晶体管内积累的电荷，从而避免翘曲效应的发生。
[0137]再次，本发明实施例提供的晶体管的形成方法的工艺，与传统的晶体管形成工艺相兼容，在形成具有高性能晶体管的同时，不会增加工艺难度。
[0138]本发明还提供一种晶体管，请参考图14，所述晶体管包括:
[0139]半导体衬底200;
[0140]位于半导体衬底200内的至少2个沟槽(未图示)；
[0141]位于沟槽内的隔离层203，所述隔离层203顶部低于半导体衬底200表面；
[0142]位于所述隔离层203顶部的半导体衬底200侧壁和表面的外延层204，且所述外延层204覆盖所述半导体衬底200两侧的部分隔离层203 ；
[0143]位于所述半导体衬底200内及所述外延层203内的阱区300，所述阱区300包括低于隔离层203底部的部分厚度的半导体衬底200内的掺杂区；
[0144]位于所述外延层204表面的栅极结构220,所述栅极结构220包括覆盖外延层204表面的栅介质层221以及位于栅介质层221顶部的栅导电层222 ;所述栅介质层的材料为氧化硅或高k介质材料，所述高k介质材料为Hf02、HfS1, HfS1N, HfTaO, HfT1, HfZrO或
ZrO20
[0145]位于所述栅导电层222两侧外延层204内的轻掺杂区，所述轻掺杂区的掺杂类型与阱区300相反；所述轻掺杂区包括轻掺杂源区230和轻掺杂漏区240 ；
[0146]位于所述轻掺杂区内的重掺杂区，所述重掺杂区的掺杂类型与轻掺杂区相同，且所述轻掺杂区和所述隔离层203将所述重掺杂区与阱区300隔离。所述重掺杂区包括重掺杂源区250和重掺杂漏区260。
[0147]所述外延层204与半导体衬底200材料相同。
[0148]作为一个实施例,所述隔离层203的材料为氧化娃,所述外延层204的材料为娃，所述栅介质层221的材料为氧化硅，所述栅导电层222的材料为多晶硅。
[0149]所述栅导电层222的宽度大于相邻沟槽间的距离，可以避免重掺杂区与阱区300相接触。
[0150]在本实施例中，所述晶体管还包括:在所述半导体衬底200表面具有体接触区。
[0151]作为一个实施例，提供的晶体管为NMOS晶体管，则阱区的掺杂类型为P型掺杂，轻掺杂区和重掺杂区的掺杂类型为N型掺杂；作为另一实时流量，提供的晶体管的PMOS晶体管，则阱区的掺杂类型为N型掺杂,轻掺杂求和重掺杂区的掺杂类型为P型掺杂。
[0152]综上，本发明提供的晶体管的技术方案具有以下优点:
[0153]本发明采用了新型的晶体管结构，晶体管结构性能优越，运行速度快，功耗低，无闩锁效应和翘曲效应。
[0154]与传统晶体管结构不同，本发明提供的晶体管重掺杂区与阱区间被轻掺杂区和隔离层隔离，则本发明提供的晶体管无耗尽层，即晶体管的短沟道效应得到抑制，因此本发明中无需形成为减少短沟道效应而形成Pocket区，消除了晶体管源极与Pocket区间以及漏极与Pocket区间的寄生电容；且晶体管的重掺杂源区与阱区间被隔离，重掺杂漏区与阱区间被隔离层，因此，本发明的晶体管中，重掺杂源区与阱区以及重掺杂漏区与阱区间均无寄生电容；寄生电容的减小有利于提高晶体管的运行速度，降低晶体管的漏电，从而获得更低的功耗。
[0155]同时，本发明提供的晶体管源极和漏极与阱区间无耗尽层，因此，与现有技术相t匕，本发明提供的晶体管的沟道区长度更小，满足器件小型化的需求。
[0156]并且，本发明提供的晶体管还包括体接触区，能够及时将半导体衬底内积累的电荷导出，防止发生翘曲效应；且晶体管的源极、漏极和阱区三者无法形成NPN三极管或PNP三极管，可以有效避免闩锁效应的产生。
[0157]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底内形成至少2个沟槽； 在所述沟槽内形成填充所述沟槽的隔离层，且所述隔离层顶部低于半导体衬底表面； 在高于隔离层顶部的半导体衬底侧壁和表面形成外延层，且所述外延层覆盖所述半导体衬底两侧的部分隔离层； 在所述半导体衬底及所述外延层内形成阱区； 在所述外延层表面形成栅极结构，所述栅极结构包括覆盖外延层表面的栅介质层以及位于栅介质层顶部的栅导电层； 在所述栅导电层两侧的外延层内形成轻掺杂区，所述轻掺杂区的掺杂类型与阱区相反； 在所述轻掺杂区内形成重掺杂区，所述重掺杂区的掺杂类型与轻掺杂区相同，且所述轻掺杂区和所述隔离层将所述重掺杂区与阱区隔离。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，采用第二离子注入工艺形成所述轻掺杂区，且所述第二离子注入工艺的注入深度大于或等于所述外延层顶部至隔离层顶部的高度。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二离子注入工艺为:注入的离子为磷、砷或锑，离子注入能量为0.5keV至40keV，注入离子剂量为lE13atom/cm2至 lE15atom/cm2。
4.根据权利要求1所述的晶体管的形成方法，其特征在于，所述外延层与所述半导体衬底材料相同。
5.根据权利要求1所述的晶体管的形成方法，其特征在于，所述外延层的材料为硅。
6.根据权利要求5所述的晶体管的形成方法，其特征在于，所述外延层的形成工艺为:反应气体包括硅源气体、HCl和H2，其中，硅源气体为SiH4、SiH2Cl2、SiHCl3* SiH3Cl中的一种或几种，娃源气体的流量为5sccm至100sccm, HCl流量为5sccm至100sccm, H2流量为10sccm至lOOOOsccm，反应腔室温度为600度至850度，反应腔室压强为I托至100托。
7.根据权利要求1所述的晶体管的形成方法，其特征在于，采用第一离子注入工艺形成所述阱区。
8.根据权利要求7所述的晶体管的形成方法，其特征在于，第一离子注入工艺为:注入的离子为硼、镓或铟，离子注入能量为50kev至200kev,注入离子剂量为lE13atom/cm2至5E15atom/cm2。
9.根据权利要求1所述的晶体管的形成方法，其特征在于，当所述阱区的离子注入类型为N型时，所述轻掺杂区的离子注入类型为P型；当所述阱区的离子注入类型为P型时，所述轻掺杂区的离子注入类型为N型。
10.根据权利要求1所述的晶体管的形成方法，其特征在于，采用第三离子注入工艺形成所述重掺杂区，且所述第三离子注入工艺的注入深度大于、小于或等于所述第二离子注入工艺的注入深度，且所述第三离子注入工艺的注入深度小于外延层顶部至隔离层底部的高度。
11.根据权利要求1所述的晶体管的形成方法，其特征在于，所述隔离层的材料为氧化硅。
12.根据权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅或高k介质材料。
13.根据权利要求1所述的晶体管的形成方法，其特征在于，所述栅导电层的宽度大于相邻沟槽间的距离。
14.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括:在所述半导体表面形成体接触区，所述体接触区与所述外延层同时形成。
15.—种晶体管,其特征在于,包括: 半导体衬底； 位于半导体衬底内的至少2个沟槽； 位于沟槽内的隔离层，所述隔离层顶部低于半导体衬底表面； 位于所述隔离层顶部的半导体衬底侧壁和表面的外延层，且所述外延层覆盖所述半导体衬底两侧的部分隔离层； 位于所述半导体衬底内及所述外延层内的阱区； 位于所述外延层表面的栅极结构，所述栅极结构包括覆盖外延层表面的栅介质层以及位于栅介质层顶部的栅导电层； 位于所述栅导电层两侧外延层内的轻掺杂区，所述轻掺杂区的掺杂类型与阱区相反；位于所述轻掺杂区内的重掺杂区，所述重掺杂区的掺杂类型与轻掺杂区相同，且所述轻掺杂区和所述隔离层将所述重掺杂区与阱区隔离。
16.根据权利要求15所述的晶体管，其特征在于，所述外延层与半导体衬底材料相同。
17.根据权利要求16所述的晶体管，其特征在于，所述外延层的材料为硅。
18.根据权利要求15所述的晶体管，其特征在于，所述栅导电层的宽度大于相邻沟槽间的距离。
19.根据权利要求15所述的晶体管，其特征在于，在所述半导体衬底表面具有体接触区。
【文档编号】H01L29/78GK104425604SQ201310398638
【公开日】2015年3月18日 申请日期:2013年9月4日 优先权日:2013年9月4日
【发明者】王海强, 蒲贤勇, 汪铭 申请人:中芯国际集成电路制造(上海)有限公司