半导体器件的形成方法
【专利摘要】一种半导体器件的形成方法，包括：提供具有隔离结构的半导体衬底；在所述相邻隔离结构间的半导体衬底表面形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽，且位于隔离结构附近区域的凹槽暴露出隔离结构的部分侧壁；采用外延工艺形成填充所述凹槽的应力层，且所述应力层形成后，凹槽靠近隔离结构侧壁区域具有空隙；形成填充满所述空隙的填充层。本发明提供的半导体器件的形成方法，增加了作用于半导体器件沟道区的应力，提高了半导体器件的载流子迁移率，从而改善半导体器件的电学性能。
【专利说明】半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及半导体器件的形成方法。
【背景技术】
[0002]随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。
[0003]现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。
[0004]目前,采用嵌入式锗娃(Embedded SiGe)或/和嵌入式碳娃(Embedded SiC)技术，即在需要形成PMOS区域的源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区，在NMOS区域的源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS器件的性能。形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的拉应力，以提闻NMOS器件的性能。
[0005]嵌入式锗硅和嵌入式碳硅技术的应用在一定程度上可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件中的载流子迁移率增加的程度有限，半导体器件的驱动电流不能得到有效的提高。
【发明内容】
[0006]本发明解决的问题是提供一种优化的半导体器件的形成方法，增加作用于半导体器件沟道区的应力大小，从而提高半导体器件的载流子迁移率，进而提高半导体器件的驱动电流。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供具有隔离结构的半导体衬底；在所述相邻隔离结构间的半导体衬底表面形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽，且位于隔离结构附近区域的凹槽暴露出隔离结构的部分侧壁；采用外延工艺形成填充所述凹槽的应力层，且所述应力层形成后，凹槽靠近隔离结构侧壁区域具有空隙；形成填充满所述空隙的填充层。
[0008]可选的，所述空隙的底部在隔离结构侧壁和凹槽交界处，离所述交界处越远，空隙的宽度越大。
[0009]可选的，所述填充层的材料为多晶硅、锗化硅或碳化硅。
[0010]可选的，形成填充满所述空隙的填充层，工艺步骤为:形成覆盖所述栅极结构侧壁和顶部以及空隙表面的厚膜，且所述厚膜填充满所述空隙；对除位于空隙处以外的厚膜进行回刻蚀工艺，形成填充满所述空隙的填充层。
[0011]可选的，所述厚膜的厚度为50埃至300埃。
[0012]可选的，采用化学气相沉积工艺形成所述厚膜。
[0013]可选的，所述化学气相沉积工艺的具体参数为:向反应腔室内通入硅源气体，所述娃源气体为娃烧或乙娃烧，其中，娃源气体流量为1sccm至500sccm,反应腔室压强为10托至200托，反应腔室温度为600度至800度。
[0014]可选的，采用湿法刻蚀或干法刻蚀进行所述回刻蚀工艺。
[0015]可选的，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢氧化铵溶液。
[0016]可选的，所述干法刻蚀的刻蚀气体为HC1、HBr、CF4, CH2H2, CHF3或SF6。
[0017]可选的，所述隔离结构的材料为Si02。
[0018]可选的，在所述填充层形成后，还包括步骤:对所述半导体衬底进行退火处理。
[0019]可选的，所述退火处理为毫秒退火、尖峰退火或浸入式退火。
[0020]可选的，所述退火处理为毫秒退火，所述退火处理的具体工艺参数为:退火温度为1000度至1350度，退火时长为0.1毫秒至5毫秒；所述退火处理为尖峰退火，所述退火处理的具体工艺参数为:退火温度为900度至1200度；所述退火处理为浸入式退火，所述退火处理的具体工艺参数为:退火温度为500度至1000度，退火时长为10秒至300秒。
[0021]可选的，所述应力层的材料为SiGe或SiC。
[0022]可选的，所述外延工艺的具体工艺参数为:向反应腔室内通入硅源气体、锗源气体、HCl和H2，所述硅源气体为SiH4或SiH2Cl2，所述锗源气体为GeH4，其中硅源气体流量为Isccm 至 100sccm,错源气体流量为 Isccm 至 100sccm, HCl 流量为 Isccm 至 100sccm,H2流量为10sccm至50000sccm，反应腔室压强为I托至500托，反应腔室温度为600度至1000 度。
[0023]可选的，所述外延工艺的具体工艺参数为:向反应腔室内通入硅源气体、碳源气体、HCl和H2,所述锗源气体为SiH4或SiH2Cl2，所述碳源气体为CH4、CH2Cl2, CH3Cl,其中，锗源气体流量为Isccm至100sccm,碳源气体流量为Isccm至100sccm, HCl流量为Isccm至lOOOsccm，H2流量为10sccm至50000sccm，反应腔室压强为I托至500托，反应腔室温度为650度至850度。
[0024]可选的，在所述应力层形成之后、填充层形成之前，还包括步骤:在同一个反应腔室内，采用外延工艺形成覆盖所述应力层的盖层。
[0025]可选的，所述盖层的材料为Si。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明实施例中，在栅极结构两侧的半导体衬底内形成凹槽，位于隔离结构附近区域的凹槽暴露出隔离结构部分侧壁，形成填充所述凹槽的应力层，应力层形成后，凹槽靠近隔离结构侧壁区域具有空隙；形成填充满所述空隙的填充层。所述填充层的形成，弥补了空隙区域不能向半导体器件提供应力的缺陷，有利于提高作用于半导体器件沟道区的应力，从而提高半导体器件的载流子迁移率，提高半导体器件的驱动电流。
[0028]而现有技术中，由于外延形成应力层的特性，凹槽暴露出半导体衬底表面区域应力层生长速率快，而凹槽暴露出隔离结构侧壁区域应力层几乎不生长，导致应力层形成后，凹槽靠近隔离结构侧壁区域具有倒三角形的剖面形貌的空隙，导致作用于半导体器件沟道区应力的大小增加的程度有限，不利于提高半导体器件的电学性能。
[0029]进一步，本实施例中，所述填充层的形成过程为:先采用化学气相沉积工艺形成厚膜，再采用回刻蚀工艺去除填充空隙外的厚膜，形成所述填充层，工艺简单，且能显著改善半导体器件的电学性能。具体的，利用化学气相沉积工艺不具备选择性的特性形成厚膜，然后利用刻蚀工艺具有被刻蚀物质相对位置越高被刻蚀速率越快的特性，回刻蚀去除填充空隙外的厚膜，只保留填充空隙的填充层。
[0030]再进一步，本实施例中，在所述应力层形成后、填充层形成之前，还包括步骤:在同一个反应腔室内，采用外延工艺形成覆盖所述应力层的盖层。本实施例减少了半导体衬底进出反应腔室的时间，且减少了反应腔室的准备时间，提高了半导体器件的生产效率。
【专利附图】
【附图说明】
[0031]图1为本发明一实施例形成半导体器件的剖面结构示意图；
[0032]图2至图8为本发明另一实施例半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0033]由【背景技术】可知，现有技术形成半导体器件的嵌入式应力层的质量有待提高，形成的晶体管作用于沟道区的应力提高程度有限。
[0034]为解决上述问题，针对半导体器件的形成工艺进行研究，半导体器件的形成工艺包括如下步骤，请参考图1:
[0035]提供半导体衬底100，所述半导体衬底100内形成有隔离结构101，所述隔离结构101顶部与半导体衬底100表面平齐或高于半导体衬底100表面；
[0036]在半导体衬底100表面形成栅极结构110，所述栅极结构110包括位于半导体衬底100表面的栅介质层111以及位于栅介质层111表面的栅导电层112 ；
[0037]在半导体衬底100表面形成侧墙104，且所述侧墙104位于栅极结构110两侧；
[0038]在栅极结构110两侧的半导体衬底100内形成凹槽，所述凹槽暴露出隔离结构101的部分侧壁；
[0039]形成填充满所述凹槽的应力层102 ；
[0040]在所述应力层102表面形成盖层103 ；
[0041]在所述栅极结构110两侧的半导体衬底100内形成源极和漏极。
[0042]由于应力层102和盖层103是在半导体衬底表面指定区域形成的，通常采用选择性外延工艺形成所述应力层102和盖层103，应力层102的材料为SiGe或SiC。
[0043]上述半导体器件形成工艺中，采用外延工艺形成应力层102时，应力层102靠近隔离结构101位置生长速率很慢甚至不生长，因此应力层102在靠近隔离结构101位置出现了较大的孔洞120。所述孔洞120严重影响应力层作用于沟道区的应力层大小，使得提高半导体器件驱动电流的能力降低。
[0044]针对半导体器件的形成工艺进行进一步研究发现，为了防止相邻器件之间发生电连接，在半导体衬底100内形成有隔离结构101，所述隔离结构101的材料为S12或S1N等绝缘材料；在栅极结构110两侧的半导体衬底100内形成凹槽后，所述凹槽暴露出隔离结构101的部分侧壁；理想情况下，后续采用选择性外延形成应力层102时，在凹槽暴露出隔离结构101部分侧壁的区域，应力层102的材料也应该形成于上述区域。
[0045]然而，由于选择性外延的特性，在选择性外延工艺过程中，反应腔室内包括了反应气体和刻蚀气体；且应力层的材料为SiGe或SiC，半导体衬底的材料为Si，隔离结构101的填充材料为S12或S1N，因此反应气体在位于半导体衬底表面形成的应力层材料为结晶型，而凹槽暴露出隔离结构101侧壁的区域形成的应力层材料为不定型态或多晶型；反应腔室内的刻蚀气体对不定型态或多晶型的材料的刻蚀速率比结晶型材料的刻蚀速率快的多；因此，凹槽暴露出半导体衬底100区域的应力层102生长速率更快，而凹槽暴露出隔离结构101侧壁区域的应力层102几乎不生长，当选择外延工艺完成后，就会形成如图1所述的孔洞120，所述孔洞120影响作用于半导体器件沟道区的应力，进而降低半导体器件的驱动电流。
[0046]为解决上述问题，本发明提供一种半导体器件的形成方法，在栅极结构两侧的半导体衬底内形成凹槽，靠近隔离结构附近区域的凹槽暴露出隔离结构部分侧壁；形成填充凹槽的应力层，远离隔离结构附近区域的凹槽被填充满，而位于隔离结构附近区域的凹槽具有空隙；形成填充满所述空隙的填充层。所述填充层提高了作用于半导体器件沟道区的应力，从而改善半导体器件的电学性能。
[0047]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0048]图2至图8为本发明另一实施例半导体器件形成过程的剖面结构示意图。
[0049]请参考图2，提供具有隔离结构201的半导体衬底200。
[0050]所述隔离结构201顶部与半导体衬底200表面齐平或高于半导体衬底200表面，且所述隔离结构201的材料与半导体衬底200材料不同。
[0051]所述半导体衬底200的材料为S1、Ge、SiGe或GaAs。
[0052]本实施例中，所述半导体衬底200的材料为Si。
[0053]所述半导体衬底200内形成有隔离结构201。
[0054]所述隔离结构201位于相邻的器件之间，用于防止相邻器件之间发生电连接，所述隔离结构201的材料为S12或S1N。
[0055]本实施例中，所述隔离结构201为浅沟槽隔离结构，所述隔离结构201的材料为S12，所述隔离结构201的顶部与半导体衬底200表面平齐。
[0056]作为一个实施例，所述隔离结构201的形成过程为:在半导体衬底200表面形成衬垫氧化层和掩膜层；图形化所述掩膜层；以图形化的掩膜层为掩膜，依次刻蚀衬垫氧化层和部分厚度的半导体衬底200，在半导体衬底200内形成沟槽；形成填充满所述沟槽且覆盖掩膜层的隔离厚膜，所述隔离厚膜的材料为S12 ;去除位于掩膜层表面的隔离厚膜，同时去除掩膜层和衬垫氧化层暴露出半导体衬底200表面，即在半导体衬底200内形成隔离结构201。
[0057]需要说明的是，在隔离结构201形成之前，还可以在半导体衬底200进行离子注入，形成阱区，调节半导体器件的阈值电压。
[0058]请参考图3，在所述相邻隔离结构201间的半导体衬底200表面形成栅极结构210。
[0059]为满足半导体器件不断小型化的发展趋势，在半导体衬底200表面可以形成一个栅极结构，也可以形成多个栅极结构，且多个栅极结构的材料和结构可以相同也可以不同。
[0060]本实施例中，以相邻隔离结构201间的半导体衬底200表面形成三个栅极结构210且三个栅极结构210的材料和结构相同作示范性说明。
[0061]所述栅极结构210包括位于所述半导体衬底200表面的栅氧化层211、位于所述栅氧化层211表面的栅电极层212。
[0062]所述栅氧化层211的材料为氧化硅或高k介质材料，所述栅电极层212的材料为多晶硅、掺杂的多晶硅或金属。
[0063]本实施例中，在所述栅极结构210还包括位于栅电极层212表面的栅掩膜层213，所述栅掩膜层213可以防止后续的离子注入工艺将杂质离子注入到栅氧化层211或栅电极层212内，影响所述栅极结构210的电学性能；所述栅掩膜层213还可以作为后续形成凹槽的掩膜版。
[0064]所述栅掩膜层213的材料为氮化硅。
[0065]需要说明的是，所述栅掩膜层213的形成是可选的而非必需的。
[0066]栅极结构210形成后，还可以包括步骤:在半导体衬底200表面形成侧墙202，所述侧墙202位于栅极结构210两侧。
[0067]所述侧墙202的材料为氧化硅或氮化硅，所述侧墙202可以为单层结构也可以为多层结构。
[0068]所述侧墙202可以作为后续形成凹槽的掩膜版，所述侧墙202还可以保护栅极结构210两侧不被后续工艺破坏。
[0069]本实施例中，所述侧墙202为氧化硅的单层结构。
[0070]在形成所述侧墙202之前，还可以对所述栅极结构210两侧的半导体衬底200进行轻掺杂离子注入，形成轻掺杂区(LDD)，防止半导体器件发生热载流子效应。
[0071]请参考图4，在所述栅极结构210两侧的半导体衬底200内形成凹槽203和凹槽204，且位于隔离结构201附近区域的凹槽203暴露出隔离结构201的部分侧壁。
[0072]需要说明的是，远离隔离结构201区域的凹槽204暴露的均为半导体衬底200。在本发明其他实施例中，半导体衬底表面只具有一个栅极结构，则栅极结构两侧的半导体衬底内的凹槽均位于隔离结构附近区域，凹槽均暴露出隔离结构的部分侧壁。
[0073]所述凹槽203和凹槽204的形成过程为:以所述侧墙202和栅掩膜层213为掩膜，刻蚀栅极结构210两侧的半导体衬底200，在半导体衬底200内形成所述凹槽203和凹槽204。
[0074]采用干法刻蚀工艺或干法刻蚀和湿法刻蚀相结合的工艺形成所述凹槽203和凹槽 204。
[0075]所述凹槽203和凹槽204的形状为方形、U形或sigma ( Σ )形。
[0076]作为一个实施例，形成的半导体器件为PMOS器件，所述凹槽203和凹槽204的形状为Σ形。Σ形的凹槽203和凹槽204具有在栅极间隙体下方较大下切的特点，从而可以减小后续形成的压应力层与沟道区的距离，进而对PMOS器件沟道区产生更大的压应力，以更好的提高PMOS器件的性能。
[0077]需要说明的是，形成的半导体器件为PMOS器件时，所述凹槽203和凹槽204的形状也可以为方形或U形。
[0078]作为另一个实施例，形成的半导体器件为NMOS器件，所述凹槽203和凹槽204的形状为U形，所述U形凹槽203和凹槽204有利于提高后续形成应力层作用于NMOS器件沟道区的拉应力作用，从而提高NMOS器件的性能。
[0079]需要说明的是，形成的半导体器件为NMOS器件时，所述凹槽203和凹槽204的形状也可以为方形或Σ形。
[0080]本实施例中，以所述凹槽203和凹槽204为Σ形作示范性说明。
[0081]作为一个实施例，所述Σ形凹槽203和凹槽204的形成工艺为:以所述侧墙202和所述栅掩膜层213为掩膜，采用干法刻蚀工艺，刻蚀栅极结构210两侧的半导体衬底200，形成倒梯形的预凹槽；然后采用湿法刻蚀工艺对所述预凹槽进行刻蚀，所述湿法刻蚀的刻蚀液体可以为四甲基氢铵(TMAH)溶液，由于TMAH溶液沿(100)和(110)晶面的刻蚀速度大于沿(111)晶面的刻蚀速度，因此，湿法刻蚀完成后，在半导体衬底200内形成具有Σ形状的凹槽203和凹槽204，靠近隔离结构201的Σ形凹槽203将暴露出隔离结构201的部分侧壁。
[0082]由于在半导体衬底200内形成有隔离结构201，在湿法刻蚀工艺完成后，由于湿法刻蚀具有横向刻蚀的特性，则位于隔离结构201附近区域的凹槽203除暴露出半导体衬底200外，所述凹槽203还暴露出隔离结构201的部分侧壁，所述凹槽203具有不完整的Σ形；而远离隔离结构201附近区域的凹槽204具有完整的Σ形，所述凹槽204底部和侧壁暴露出的均为半导体衬底200。
[0083]请参考图5，采用外延工艺形成填充所述凹槽203和凹槽204 (请参考图4)的应力层205和应力层206，且所述应力层205和应力层206形成后，凹槽203和凹槽204靠近隔离结构201侧壁区域具有空隙207。
[0084]具体的，未暴露出隔离结构201侧壁的凹槽204内应力层206上表面与半导体衬底200表面平齐或高于半导体衬底200表面，由于凹槽204不靠近隔离结构201侧壁，凹槽204内被应力层206填充满；暴露出隔离结构201部分侧壁的凹槽203内的应力层205具有倾斜的剖面形貌，凹槽203靠近隔离结构201侧壁区域具有空隙207，所述空隙207的底部在隔离结构201侧壁和凹槽203交界处，离所述交界处越远，空隙207的宽度越大。
[0085]所述应力层205和应力层206可以提高作用于半导体器件沟道区的应力，从而提高半导体器件的载流子迁移率，进而提高半导体器件的驱动电流，以获得性能优异的半导体器件。
[0086]由于所述应力层205和应力层206的形成目标位置为凹槽203和凹槽204内，则采用选择性外延工艺形成所述应力层205和应力层206。具体的，在凹槽203内形成应力层205，在凹槽204内形成应力层206。
[0087]作为一个实施例，形成的半导体器件为PMOS器件，则应力层205和应力层206的材料为压应力材料，所述压应力材料为SiGe或原位掺B的SiGe。
[0088]所述应力层205和应力层206可以为单层结构，也可以为多层结构。所述应力层205和应力层206为单层结构时，所述应力层205和应力层206包括填充所述凹槽203和凹槽204的锗硅体层；所述应力层205和应力层206为多层结构时，所述应力层205和应力层206包括:位于凹槽203和凹槽204顶部和侧壁的锗硅种子层、位于锗硅种子层表面的锗硅渐变层和位于锗硅渐变层表面且填充所述凹槽203和凹槽204的锗硅体层。
[0089]所述锗硅种子层的作用在于:由于所述凹槽203和凹槽204的形成工艺对凹槽203和凹槽204底部和侧壁造成了一定损伤，所述凹槽203和凹槽204底部和侧壁存在缺陷，所述锗硅种子层可以修复所述缺陷，为后续形成高质量的锗硅体层提供良好的界面态；且所述锗硅种子层可以阻挡后续锗硅体层中的掺杂离子扩散至不期望区域；所述锗硅种子层还可以减小半导体衬底200和后续形成的锗硅渐变层之间的晶格不匹配程度，减少由于晶格不匹配程度高而在应力层205和应力层206中造成位错缺陷。
[0090]所述锗硅种子层的形成工艺为:反应气体包括硅源气体、锗源气体、HCl和!12，硅源气体为SiH4或SiH2Cl2,锗源气体为GeH4,反应腔室压强为I托至500托，反应腔室温度为600度至1000度,娃源气体流量为Isccm至100sccm,锗源气体流量为Isccm至100sccm,HCl 流量为 Isccm 至 lOOOsccm, H2 流量为 10sccm 至 50000sccm。
[0091]作为一个实施例，所述硅锗种子层的厚度是10埃至100埃，锗的原子百分比为1%
至 10% O
[0092]所述锗硅渐变层的作用为:作为锗硅种子层和锗硅体层的过渡层，减少由于Ge原子含量陡增引起的位错缺陷。
[0093]所述锗硅渐变层的形成工艺为:反应气体包括硅源气体、锗源气体、HCl和4，硅源气体为SiH4或SiH2Cl2,锗源气体为GeH4,反应腔室压强为I托至500托，反应腔室温度为600度至1000度，硅源气体流量为Isccm至lOOOsccm，锗源气体流量逐渐增加，HCl流量为Isccm 至 lOOOsccm, H2 流量为 10sccm 至 50000sccm。
[0094]作为一个实施例，所述锗硅渐变层的厚度为10埃至200埃，Ge原子百分比从锗硅种子层中Ge原子百分比增加至锗硅体层中Ge原子百分比。
[0095]需要说明的是，所述锗硅渐变层的形成是可选的而非必需的。
[0096]所述锗硅体层作用为向PMOS器件沟道区提供应力作用。
[0097]所述锗硅体层的材料为SiGe或原位掺B的SiGe。
[0098]所述锗硅体层的材料为SiGe时，采用外延工艺形成，所述外延工艺的具体工艺参数为:向反应腔室内通入硅源气体、锗源气体、HCl和H2，所述硅源气体为SiH4或SiH2Cl2,所述锗源气体为GeH4,其中娃源气体流量为Isccm至lOOOsccm,锗源气体流量为Isccm至lOOOsccm, HCl 流量为 Isccm 至 lOOOsccm, H2 流量为 10sccm 至 50000sccm,反应腔室压强为I托至500托，反应腔室温度为600度至1000度。
[0099]所述锗硅体层的材料为原位掺B的SiGe时，则在反应腔室内通入的气体还包括硼源气体，所述硼源气体为BH3或B2H6,所述硼源气体的流量为Isccm至lOOOsccm，锗硅体层中B原子含量为O至2E20atom/cm3。
[0100]作为一个实施例，所述锗硅体层的材料中Ge原子百分比为10%至50%。
[0101]由于凹槽204暴露出的均为半导体衬底200，应力层206的材料与半导体衬底200材料结构相近，则在凹槽204各区域应力层206生长速率一致，在应力层206形成后，所述应力层206的表面与半导体衬底200表面平齐或高于半导体衬底200表面，凹槽204被填充满。
[0102]而所述凹槽203暴露出隔离结构201的部分侧壁，应力层205的材料与隔离结构201的填充材料S12的结构相差较大；由于外延工艺选择性的特性为:若外延层材料与基底材料结构相同或相近，则外延层的生长速率快，若外延层材料与基底材料结构相差较大，则外延层几乎不生长；因此，凹槽203暴露出半导体衬底200表面区域的锗硅种子层生长速率快，而凹槽203暴露出隔离结构201侧壁区域的锗硅种子层生长速率慢，甚至不生长；当锗硅种子层形成工艺完成后，锗硅种子层只生长在凹槽203暴露出半导体衬底200区域的底部和侧壁。
[0103]同理，在生长锗硅渐变层过程中，锗硅种子层表面的锗硅渐变层生长速率快，而靠近隔离结构201侧壁区域的锗硅渐变层几乎不生长。
[0104]后续在生长锗硅体层时，锗硅渐变层表面的锗硅体层生长速率快，而靠近隔离结构201侧壁区域的几乎不生长锗硅体层。
[0105]当锗硅体层的外延工艺完成后，凹槽203内形成的应力层205呈现倾斜的剖面形貌，即越靠近隔离结构201的侧壁，应力层205上表面至凹槽203底部高度越低，隔离结构201与半导体衬底200交界处的应力层205上表面至凹槽203底部高度最低。
[0106]由上述分析可知，在形成应力层205和应力层206后，所述应力层206将凹槽204完全填充满；而由于选择性外延的特性，所述应力层205形成后，凹槽203靠近隔离结构201侧壁区域存在较大的空隙207，所述空隙207呈现倒三角形的剖面形貌，所述空隙207的底部在隔离结构201侧壁和凹槽203交界处，离所述交界处越远，空隙207的宽度越大。
[0107]所述空隙207严重影响应力层205作用于PMOS器件沟道区的压应力大小，影响PMOS器件载流子迁移率的增加，不利于提高PMOS器件的电学性能。
[0108]作为另一实施例，形成的半导体器件为NMOS器件，则应力层205和应力层206的材料为拉应力层材料，所述应力层205和应力层206向NMOS器件沟道区施加拉伸应力作用，从而提高NMOS器件的驱动性能，所述拉应力层材料为SiC或原位掺P的SiC。
[0109]所述应力层205和应力层206为单层结构或多层结构。所述应力层205和应力层206为单层结构时，所述应力层205和应力层206包括填充凹槽203和凹槽204的碳硅体层；所述应力层205和应力层206为多层结构时，所述应力层205和应力层206包括位于凹槽203和凹槽204底部和侧壁的碳硅种子层、位于碳硅种子层表面的碳硅渐变层以及位于碳硅渐变层表面且填充凹槽203和凹槽204的碳硅体层。
[0110]所述碳硅体层的材料中C的原子百分比为1%至10%。
[0111]作为一个实施例，采用外延工艺形成所述锗硅体层，所述外延工艺的具体工艺参数为:向反应腔室内通入硅源气体、碳源气体、HCl和H2，所述锗源气体为SiH4或SiH2Cl2,所述碳源气体为CH4、CH2Cl2, CH3Cl,其中，锗源气体流量为Isccm至lOOOsccm，碳源气体流量为 Isccm 至 lOOOsccm, HCl 流量为 Isccm 至 lOOOsccm, H2 流量为 10sccm 至 50000sccm,反应腔室压强为I托至500托，反应腔室温度为650度至850度。
[0112]形成的半导体器件为NMOS器件时，应力层205和应力层206的形成工艺也为选择性外延，因此，应力层205形成后，所述应力层205未完全填充满凹槽203，凹槽203位于隔离结构201附近区域存在空隙207，所述空隙207具有倒三角形的剖面形貌，所述空隙207的底部在隔离结构201侧壁和凹槽203交界处，离所述交界处越远，空隙207的宽度越大。
[0113]所述空隙207影响应力层205作用于NMOS器件沟道区的应力大小。
[0114]后续会形成填充满所述空隙207的填充层，弥补由于空隙207的存在导致作用于半导体器件沟道区应力减小的缺陷。
[0115]为减小半导体器件的接触电阻，提高半导体器件的运行速度，后续形成工艺中会在半导体器件的源漏区域表面形成盖层，所述盖层为后续形成金属硅化物提供硅源。金属硅化物的形成有利于减小半导体器件的接触电阻，从而提高半导体器件的运行速度。
[0116]由于所述盖层形成在指定区域，则所述盖层的形成工艺也为选择性外延。
[0117]作为一个实施例，为了减少半导体器件进出外延设备的时间以及外延设备准备时间，缩短半导体器件生产周期，提高半导体器件的生产效率，应力层205和应力层206形成后，在同一个外延腔室内形成所述盖层。
[0118]需要说明的是，所述盖层也可以在后续填充层形成后，采用选择性外延工艺在半导体器件源漏区域表面形成。
[0119]本实施例中，以所述应力层205和应力层206形成之后，填充层形成之前，还包括步骤:在同一个反应腔室内，采用外延工艺形成覆盖所述应力层205和应力层206的盖层，作示范性说明。
[0120]请参考图6，采用外延工艺形成位于所述应力层205和应力层206表面的盖层208和盖层209，具体的，在应力层205表面形成盖层208，在应力层206表面形成盖层209。
[0121]所述盖层208和盖层209为后续形成金属硅化物提供硅源，以减小半导体器件的接触电阻，提高半导体器件的运行速率。
[0122]所述盖层208和盖层209的材料为Si，厚度为50埃至300埃。
[0123]采用选择性外延工艺形成所述盖层208和盖层209，作为一个实施例，所述选择性外延工艺的具体工艺参数为:反应气体包括硅源气体、HCl和H2，所述硅源气体为SiH4或DCS,其中，娃源气体流量为Isccm至lOOOsccm, HCl流量为Isccm至lOOOsccm, H2流量为Isccm至50000sccm，反应腔室压强为I托至500托，反应腔室温度为650度至1000度。
[0124]由于盖层208、盖层209、应力层205和应力层206的形成工艺均为选择性外延，由对应力层205和应力层206的形成工艺分析可知，盖层208也呈现倾斜的上表面，即越靠近隔离结构201侧壁，盖层208上表面至凹槽203 (请参考图4)底部高度越低；当盖层208形成后，所述空隙207仍然未填充满，所述空隙207仍具有倒三角形的剖面形貌；而位于应力层206表面的盖层209各区域厚度均匀。
[0125]所述空隙207不仅影响应力层205作用于半导体器件的应力；所述空隙207还会影响后续形成的金属硅化物的质量，且金属硅化物中存在易扩散的离子，所述易扩散离子会通过盖层208较薄的区域扩散至不期望区域，影响半导体器件的电学性能。
[0126]为消除所述空隙207对半导体器件的不良影响，后续会形成填充满所述空隙207的填充层。
[0127]形成填充满所述空隙207的填充层的工艺步骤为:形成覆盖所述栅极结构210侧壁和顶部以及空隙207表面的厚膜，且所述厚膜填充满所述空隙207 ;对除位于空隙207内以外的厚膜进行回刻蚀工艺，形成填充满所述空隙207的填充层。
[0128]请参考图7，形成覆盖所述栅极结构210侧壁和顶部以及空隙207表面的厚膜214，且所述厚膜214填充满所述空隙207。
[0129]由于化学气相沉积工艺不具有选择性生长的特性，可以简单有效的形成填充满所述空隙207的厚膜214，因此，采用化学气相沉积工艺形成所述厚膜214。
[0130]所述厚膜214的材料为多晶硅、锗化硅或碳化硅。
[0131]作为一个实施例，所述厚膜214的材料为多晶硅，采用化学气相沉积工艺形成所述厚膜214，所述化学气相沉积工艺的具体参数为:所述化学气相沉积工艺的具体参数为:反应气体为硅源气体，其中硅源气体为硅烷或乙硅烷，所述硅源气体流量为1sccm至500sccm,反应腔室压强为10托至200托，反应腔室温度为600度至800度。
[0132]若所述厚膜214的厚度过小，则厚膜214不能完全将空隙207填充满，则空隙207带来的问题仍未得到解决；若所述厚膜214的厚度过大，则后续回刻蚀工艺难度增大，降低半导体器件的生产效率。
[0133]本实施例中，所述厚膜214的材料为多晶硅，所述厚膜214的厚度为50埃至300埃。
[0134]请参考图8，形成填充满所述空隙207的填充层215。
[0135]所述填充层215的材料为多晶硅、锗化硅或碳化硅。所述填充层215形成后，所述空隙207得到填充，位于空隙207位置的填充层215也可以为半导体器件的沟道区提供应力，与所述填充层215形成之前相比，半导体器件沟道区的应力大小得到明显的提高；且后续在填充层215基础上形成金属硅化物后，相较于在盖层209基础上形成金属硅化物距半导体器件沟道区距离更远，金属硅化物中易扩散离子难以扩散至不期望区域。在所述厚膜214 (请参考图7)形成后，采用湿法刻蚀或干法刻蚀进行所述回刻蚀工艺。
[0136]由于空隙207内的厚膜214相对位置低且暴露出来的厚膜214面积少，而位于栅极结构210表面和侧壁以及盖层208表面的厚膜214相对位置高且厚膜214暴露出的面积大；相对位置越高且暴露出面积越大，被刻蚀的速率越大；因此，空隙207区域的厚膜214被刻蚀的速率最小，当回刻蚀工艺完成后，形成填充满所述空隙207的填充层215，所述填充层215上表面与半导体衬底200表面平齐或高于半导体衬底200表面。
[0137]作为一个实施例，采用湿法刻蚀工艺，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢铵(TMAH)溶液。
[0138]作为另一实施例，采用干法刻蚀工艺，所述干法刻蚀的刻蚀气体为HC1、HBr、CF4,CH2H2、CHF3 或 SF6。
[0139]在所述填充层215形成后，还包括步骤:对所述半导体衬底200进行退火处理。
[0140]所述填充层215经过退火处理后，填充层215中的多晶硅材料转化为单晶硅材料，单晶硅的晶面取向一致，而多晶硅晶面取向不同，相较于多晶硅而言，单晶硅起到的应力作用更明显。
[0141]所述退火处理为毫秒退火、尖峰退火或浸入式退火。
[0142]作为一个实施例，所述退火为毫秒退火，所述退火处理的具体工艺参数为:退火温度为1000度至1350度，退火时长为0.1毫秒至5毫秒。
[0143]作为另一实施例，所述退火为尖峰退火，所述退火处理的具体工艺参数为:退火温度为900度至1200度。
[0144]作为其他实施例，所述退火为浸入式退火，所述退火处理的具体工艺参数为:退火温度为500度至1000度，退火时长为10秒至300秒。
[0145]需要说明的是，半导体器件后续工艺中存在一步或多步退火处理工艺，若不在所述填充层215形成后立即对半导体衬底200进行退火处理，后续工艺中的退火处理工艺也可以使填充层215中的多晶硅材料转化为单晶硅材料。因此，所述退火处理是可选的而非必需的。
[0146]填充层215形成后，所述填充层215和应力层205可以共同为半导体器件沟道区提供应力作用，半导体器件的载流子迁移率得到提高，进而提高半导体器件的驱动电流；且在填充层215基础上形成金属硅化物后，金属硅化物中的易扩散离子难以扩散至半导体器件沟道区，有利于提高半导体器件的电学性能和可靠性。
[0147]综上，本发明提供的技术方案具有以下优点:
[0148]首先，本发明实施例中，在栅极结构两侧的半导体衬底内形成凹槽，远离隔离结构附近区域的凹槽均匀完整的形貌且至暴露出半导体衬底表面，靠近隔离结构附近区域的凹槽暴露出隔离结构的部分侧壁；形成填充满所述凹槽的应力层，所述应力层可以提高作用于半导体器件的沟道区的应力，进而提高半导体器件的驱动电流，改善半导体器件的电学性能。
[0149]其次，由于形成应力层的外延工艺具有选择性，因此，凹槽暴露出隔离结构侧壁区域几乎不形成应力层，当外延工艺完成后，凹槽靠近隔离结构侧壁区域具有空隙；本实施例中，形成填充满所述空隙的填充层，与现有技术相比，形成填充满所述空隙的填充层后，所述填充层和应力层共同为半导体器件沟道区提供应力；因此，本实施例中，半导体器件沟道区的应力层作用明显增加，半导体器件的驱动电流得到提高。
[0150]再次，本实施例中，形成所述填充层的工艺过程为:采用化学气相沉积形成覆盖栅极结构和空隙的厚膜，回刻蚀去除填充空隙外的厚膜，形成填充空隙的填充层。利用化学气相沉积工艺和回刻蚀工艺本身具有的特性，形成填充满所述空隙的填充层。所述填充层的形成工艺简单，且能有效提高半导体器件的电学性能。
[0151]最后,本实施例中，在应力层形成后,在同一个反应腔室内形成位于应力层表面的盖层，减小了半导体器件的生成周期，提高半导体器件的生产效率。由于盖层的形成也具有选择性，因此当盖层形成后，所述空隙仍然存在。本实施例中，在盖层形成后，形成填充满所述空隙的填充层。所述填充层不仅可以提高作用于半导体器件的应力作用，所述填充层还可以改善后续形成金属硅化物的质量。这是由于，与所述盖层相比，所述填充层离半导体器件沟道区距离更远，因此相较于在所述盖层表面直接形成金属硅化物，本实施例中为在所述填充层表面形成金属硅化物，形成的金属硅化物中易扩散离子扩散至沟道区的难度增力口，半导体器件的可靠性得到提高。
[0152]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种半导体器件的形成方法，其特征在于，包括: 提供具有隔离结构的半导体衬底； 在所述相邻隔离结构间的半导体衬底表面形成栅极结构； 在所述栅极结构两侧的半导体衬底内形成凹槽，且位于隔离结构附近区域的凹槽暴露出隔离结构的部分侧壁； 采用外延工艺形成填充所述凹槽的应力层，且所述应力层形成后，凹槽靠近隔离结构侧壁区域具有空隙； 形成填充满所述空隙的填充层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述空隙的底部在隔离结构侧壁和凹槽交界处，离所述交界处越远，空隙的宽度越大。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述填充层的材料为多晶硅、锗化硅或碳化硅。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成填充满所述空隙的填充层工艺步骤为:形成覆盖所述栅极结构侧壁和顶部以及空隙表面的厚膜，且所述厚膜填充满所述空隙；对除位于空隙内以外的厚膜进行回刻蚀工艺，形成填充满所述空隙的填充层。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述厚膜的厚度为50埃至300埃。
6.根据权利要求4所述的半导体器件的形成方法，其特征在于，采用化学气相沉积工艺形成所述厚膜。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述化学气相沉积工艺的具体参数为:向反应腔室内通入硅源气体，所述硅源气体为硅烷或乙硅烷，其中，硅源气体流量为1sccm至500sccm，反应腔室压强为10托至200托，反应腔室温度为600度至800 度。
8.根据权利要求4所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀或干法刻蚀进行所述回刻蚀工艺。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢氧化铵溶液。
10.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述干法刻蚀的刻蚀气体为 HC1、HBr、CF4, CH2H2, CHF3 或 SF6。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离结构的材料为 Si02。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述填充层形成后，还包括步骤:对所述半导体衬底进行退火处理。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述退火处理为毫秒退火、尖峰退火或浸入式退火。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述退火处理为毫秒退火，所述退火处理的具体工艺参数为:退火温度为1000度至1350度，退火时长为0.1毫秒至5毫秒；所述退火处理为尖峰退火，所述退火处理的具体工艺参数为:退火温度为900度至1200度；所述退火处理为浸入式退火，所述退火处理的具体工艺参数为:退火温度为500度至1000度，退火时长为10秒至300秒。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述应力层的材料为SiGe 或 SiC。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述外延工艺的具体工艺参数为:向反应腔室内通入硅源气体、锗源气体、HCl和H2，所述硅源气体为SiH4或SiH2Cl2，所述锗源气体为GeH4，其中硅源气体流量为Isccm至lOOOsccm，锗源气体流量为Isccm 至 lOOOsccm, HCl 流量为 Isccm 至 lOOOsccm, H2 流量为 10sccm 至 50000sccm,反应腔室压强为I托至500托，反应腔室温度为600度至1000度。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述外延工艺的具体工艺参数为:向反应腔室内通入硅源气体、碳源气体、HCl和H2，所述锗源气体为SiH4或SiH2Cl2，所述碳源气体为CH4、CH2Cl2, CH3Cl,其中，锗源气体流量为Isccm至lOOOsccm，碳源气体流量为Isccm至lOOOsccm, HCl流量为Isccm至lOOOsccm, H2流量为10sccm至50000sccm,反应腔室压强为I托至500托，反应腔室温度为650度至850度。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述应力层形成之后、填充层形成之前，还包括步骤:在同一个反应腔室内，采用外延工艺形成覆盖所述应力层的盖层。
19.根据权利要求18所述的半导体器件的形成方法，其特征在于，所述盖层的材料为Si。
【文档编号】H01L21/8238GK104425379SQ201310398648
【公开日】2015年3月18日 申请日期:2013年9月4日 优先权日:2013年9月4日
【发明者】禹国宾, 洪中山 申请人:中芯国际集成电路制造(上海)有限公司