半导体器件和制造该器件的方法
【专利摘要】本实施例的一方面提供了一种半导体器件，该器件包括：第一电极；具有第一导电类型的连接至第一电极的第一半导体层；具有第二导电类型的接触第一半导体层的第二半导体层；具有第一导电类型的第三半导体层，第三半导体层的杂质浓度小于第二半导体层的杂质浓度，通过第二半导体层将接触第二半导体层的第三半导体层与第一半导体层分离；设置在第二半导体层以及分别布置在第二半导体层的两侧处的第一半导体层和第三半导体层上的栅极绝缘体；在栅极绝缘体上的栅电极；以及连接至第三半导体层的第二电极。
【专利说明】半导体器件和制造该器件的方法
[0001] 相关申请的交叉引用
[0002] 该申请基于并要求之前于2013年3月22日提交的在先日本专利申请 No. 2013-061146的优先权，该日本专利申请的所有内容将在此以引用的方式并入本文中。
【技术领域】
[0003] 本文描述的示例性实施例通常涉及一种半导体器件和一种制造该半导体器件的 方法。
【背景技术】
[0004] 常规地，已使用垂直型M0SFET作为功率M0SFET (金属氧化物半导体场效应晶体 管)。
[0005] 然而，在最近的小型化趋势中已经产生了由于栅极长度的不均匀性引起的问题。 作为结果，导致垂直型M0SFET的特性的稳定变得困难。
【发明内容】
[0006] 本实施例的一方面提供了一种半导体器件，该器件包括：第一电极；具有第一导 电类型的连接至第一电极的第一半导体层；具有第二导电类型的与第一半导体层接触的第 二半导体层；具有第一导电类型的第三半导体层，第三半导体层的杂质浓度小于第二半导 体层的杂质浓度，通过第二半导体层将与第二半导体层接触的第三半导体层与第一半导体 层分离；被设置在第二半导体层以及分别布置在第二半导体层的两侧的第一半导体层和第 三半导体层上的栅极绝缘体；在栅极绝缘体上的栅电极；以及连接至第三半导体层的第二 电极。
[0007] 本实施例的另一方面提供了一种制造半导体器件的方法，该方法包括在具有第一 导电类型的第一半导体层中提供具有第二导电类型的嵌入区域，在第一半导体层中的嵌入 区域上的区域的外围部分植入具有第二导电类型的杂质以提供框架区域，该框架区域的下 端达到嵌入区域并且该框架区域的上端达到第一半导体层的上表面，该框架区域围绕嵌入 区域之上的该区域的中央部分，通过将嵌入区域和框架区域构建为第二半导体层来将该中 央部分与第一半导体层中的剩余部分分离以提供具有第一导电类型的第三半导体层，在第 二半导体层以及分别布置在第二半导体层的两侧的第一半导体层和第三半导体层上设置 栅极绝缘体，设置与第一半导体层接触的第一电极，在栅极绝缘体上设置栅电极，并且设置 与第三半导体层连接的第二电极。
【专利附图】
【附图说明】
[0008] 图1A、1B分别是示出根据实施例的半导体器件的平面图和沿图1A中的A-A'线的 截面图；
[0009] 图2A-2C是示出根据实施例的制造半导体器件的方法的截面图；
[0010] 图3是示出根据实施例的半导体器件的动作的截面图；
[0011] 图4A、4B分别是示出根据比较例子的半导体器件的截面图和图4A中的区域B中 的部分放大的截面图。
【具体实施方式】
[0012] 下面将结合上述提到的附图详细描述实施例。在整个附图中，类似或相同的附图 标记示出类似、等同或相同的部件，并且不重复描述。
[0013] (实施例）
[0014] 图1A、1B分别是示出根据实施例的半导体器件的平面图和沿图1A中的A-A'线的 截面图。为了易于示出该图，未在图1A中示出栅极绝缘体21和栅电极22。
[0015] 如图1A、1B所示，根据实施例在半导体器件1中设置了 n+型漏极层11，并且在n+ 型漏极层11上设置了 n_型漂移层12。在说明书中，"n+型"表示η型并且有效杂质浓度高 于ιΓ型。"ρ+型"与"ρ_型"之间的关系与上述关系相同。有效杂质浓度是对半导体材料的 导电性有贡献的杂质浓度。当施主杂质和受主杂质都被包括时，将浓度定义为不同于施主 杂质和受主杂质之间的补偿浓度。
[0016] 在漂移层12的上部上面设置了 f型井13。井13由嵌入于漂移层12中的嵌入 区域31和在嵌入区域31上的区域的一部分中的具有框架形状的框架区域32构成，并且井 13具有在上部具有开口的盒形状。另外，ιΓ型源极层14被设置在被井13三维围绕的区域 中。从上部的视角看，源极层14的形状是在一个方向延伸的带型。通过井13将源极层14 与漂移层12分离。源极层14在之后描述的制造过程的中途利用漂移层12的相同半导体层 构成。例如，源极层14的杂质浓度与漂移层12的杂质浓度相同。此外，源极层14的杂质 浓度低于井13的杂质浓度。由于这些原因，能够防止从源极层14至井13的杂质扩散。结 果，可以缩短源极层14的周期性布置以获得更精细的单位晶格图案。此处，杂质浓度不是 以上描述的有效杂质浓度，而是包含的杂质的浓度，包含的杂质的浓度简单地概括为原子％ 而无需对两种类型进行补偿。
[0017] η+型接触层15被设置井13上的区域的一部分中，源极层14未被设置在该区域中。 η+型接触层15被布置在源极层14的纵向的两侧，并且η+型接触层15接触源极层14和井 13,但不接触漂移层12。此外，ρ+型接触层16被设置在井13上并且处于在源极层14的宽 度方向夹着η+型接触层15的位置处。ρ+型接触层16接触井13和η+型接触层15,但未接 触漂移层12。
[0018] 半导体衬底10由漏极层11、漂移层12、井13、源极层14、η+型接触层15和Ρ+型 接触层16构成。例如，半导体衬底10由单结晶碳化硅组成。
[0019] 栅极绝缘体21被设置在半导体衬底10上。栅极绝缘体21覆盖井13中在半导体 衬底10的上部处的一部分以及漂移层12中被布置在井13和源极层14的两侧的一部分。 栅电极22被设置在栅极绝缘体21上。例如，栅电极22由掺杂有杂质的多晶硅构成。
[0020] 源电极23被设置在半导体衬底10上的区域的一部分上，在该部分上没有栅极绝 缘体21。源电极23由例如金属构成，并且接触η+型接触层15和ρ+型接触层16。源电极 23通过η+型接触层15连接至源极层14并且通过ρ+型接触层16连接至井13。另外，漏电 极24被设置在半导体衬底10的下表面上。漏极24由例如金属构成，并且接触漏极层11。 漏电极24通过漏极层11连接至漂移层12。
[0021] 以这种方式，垂直型M0SFET被设置在根据实施例的半导体器件1中。在半导体器 件1中，可以在源极层14的宽度方向上布置多个垂直型M0SFET。
[0022] 在下文解释根据实施例的一种制造半导体器件的方法。图2A-2C是示出根据实施 例的制造半导体器件的方法的截面图。
[0023] 如图2A中所示，准备了半导体衬底10,其中如图1B中所示那样ιΓ型漂移层12被 设置在η+型漏极层11上。半导体衬底10由例如碳化硅构成。另一方面，在图2A-2C中省 略了漏极层11。接下来，将抗蚀剂掩膜41设置在漂移层12上。
[0024] 如图2Β中所示，例如，使用抗蚀剂掩膜41作为掩膜以将作为在漂移层12中充当 受主的杂质的铝离子离子注入漂移层12中。以这种方式，将f型嵌入区域31设置在漂移 层12中。嵌入区域31未暴露在漂移层12的表面上。在以上描述的过程之后，移除抗蚀剂 掩膜41。
[0025] 如图2C中所示，将抗蚀剂掩膜42设置在漂移层12上。使用抗蚀剂掩膜42作为 掩膜以将充当漂移层12中的受主的杂质离子离子注入漂移层12中。对与图2Β中所示的 杂质离子相同类型的杂质离子进行离子注入。另一方面，图2C中的离子注入的加速电压低 于图2Β中的离子注入的加速电压。以这种方式，杂质被离子注入漂移层12中的仅嵌入区 域31之上的区域中。
[0026] 作为结果，将f型框架区域32设置在漂移层12中。框架区域32的下端达到嵌 入区域31并且框架区域32的上端达到漂移层12的上表面。框架区域32围绕漂移层12。 被框架区域32围绕的区域，S卩，漂移层12中的嵌入区域31上的区域的中央部分被设定为 源极层14。源极层14的下表面由嵌入区域31覆盖，源极层14的外围由框架区域32围绕， 并且源极层14的上表面被暴露在漂移层12的上表面处。从上部的视角来看，源极层14的 形状是在一个方向上延伸的带结构。
[0027] 型井13由嵌入区域31和框架区域32组成。以这种方式，通过井13将源极层 14与漂移层12中的未被设定为源极层14的剩余部分分离。在下文中，将仅该剩余部分称 作漂移层12。换言之，必须将井13设定于源极层14和漂移层12之间。在以上描述的过程 之后，移除抗蚀剂掩膜42。以这种方式，由于铝离子未被离子注入源极层14中，在设置漂移 层12之前井13的杂质浓度保持均匀的情况下，在实施例中，源极层14中的杂质浓度的总 和低于井13的杂质浓度的总和。
[0028] 如图1A、1B中所示，将充当施主的杂质离子离子注入半导体衬底10的上表面的区 域中，其中该区域被设定为沿着在源极层14的纵向上的两侧并且该区域接触井13和源极 层14但不接触n+型接触层15。以这种方式，在该区域中设置了 n+型接触层15。此外，将 充当受主的杂质离子离子注入半导体衬底10的上表面的区域中，其中该区域被设定为在 源极层14的宽度方向上将n+型接触层夹在之间的部分，并且该区域接触井13和n+型接触 层15但不接触漂移层12。以这种方式，在该区域中设置p+型接触层16。
[0029] 接下来，在半导体衬底10上设置栅极绝缘体21以覆盖框架区域32的一部分(例 如最精细的部分)、布置在两侧的漂移层12以及源极层14。另外，将栅电极22设置在栅极 绝缘体21上。源电极23被设置为接触n+型接触层15和p+型接触层16但不接触漂移层 12。将漏电极24设置在半导体衬底10的下表面上以接触漏极层11。以这种方式，完成制 造半导体器件1。
[0030] 接下来，解释根据实施例的半导体器件的动作。图3是示出根据实施例的半导体 器件的动作的截面图。如图1A、1B所示，在施加例如地电势之类的相同电势至栅电极22和 源电极23的情况下，当施加正电压至漏极24时由于起源于ιΓ型漂移层12和f型井13之 间的界面处的耗尽层(未示出）的延伸，电流不在源极和漏极之间流动。
[0031] 另一方面，如图3所示，在半导体衬底10的接近栅极绝缘体21的表面区域中产生 电子。以这种方式，在P_型井13接触栅极绝缘体21的部分处类似产生η型反转层36。结 果，将源极层14和漂移层12设定为通过反转层36导电。在漂移层12和源极层14接触栅 极绝缘体21的部分处还类似产生η+型累积层37、38。以这种方式，源极和漏极之间的导通 电阻下降以使电流在其间流动。在这种情况下，框架区域32在井13中的部分的宽度变成 栅极长度L，其中该部分被夹在源极层14和漂移层12之间。
[0032] 解释实施例的效果。如上所述，将框架区域32的宽度设定为垂直型M0SFET的栅 极长度L。如图2C所示，可以通过一次离子注入确定框架区域32的宽度。因此，可以精确 控制栅极长度L。相应地，根据实施例的半导体器件可以获得具有相对较小的变化的稳定特 性，即使研发了更精细的工艺也是如此。可以防止由于较短的栅极长度引起的泄露电流的 增大和较长的栅极长度引起的导通电阻的增大等。
[0033] 另外，在实施例中，η+型接触层15和ρ+型接触层16未被布置在配置有漂移层12、 井13和源极层14的单位晶格中。相应地，可以获得更精细的单位晶格以增大沟道密度。
[0034] 例如，在实施例中半导体衬底10由碳化硅构成。然而，非限制于以上情况。硅、 硅-锗化合物等可以用作衬底10的材料。
[0035] 接下来，解释比较例子。图4Α、4Β分别是示出根据比较例子的半导体器件的截面 图和图4Α中的区域Β中的部分放大的截面图。
[0036] 如图4Α、4Β所示，将充当受主的杂质离子离子注入ιΓ型漂移层112的上层的一部 分以设置^型井113并且将充当施主的杂质离子离子注入井113的上层的一部分以设置η+ 型源极层114。在这种情况下，在处理该井113时，充当受主的杂质离子被离子注入将成为 η+型源极层114的区域。结果，在完成半导体器件101之后，源极层114中的杂质浓度的总 和大于井113中的杂质浓度的总和。
[0037] 此外，在井113的上部中接触源极层114的区域中设置ρ型接触层116。栅极绝缘 体121设置为覆盖井113中夹在漂移层112和源极层114之间的一部分、漂移层112中被 布置在井113中的该部分的两侧的一部分、以及源极层114的一部分。栅电极122设置在 栅极绝缘体121上。源电极123被设置为接触源极层114和ρ型接触层116。漏电极(未示 出）被设置为接触漏极层(未示出）。
[0038] 在比较例子中，井113中的夹在漂移层112和源极层114之间的部分被设定为沟 道区域，并且井113中的该部分的宽度被设定为栅极长度L2。通过两次离子注入来确定栅 极长度L2以设置f型井113和设置η+型源极层114。换言之，两次注入对于设定栅极长 度L2是有必要的。因此，由于两次离子注入过程之间的未对准的起源，长度L2容易变化。 相应地，根据比较例子的半导体器件101的特性易于以相对扩大的变化变化，即使当研发 了更精细的工艺时也是如此。
[0039] 在以上描述的实施例中，可以实现具有较小栅极长度变化的半导体器件和制造该 半导体器件的方法。
[0040] 虽然已描述了特定的实施例，然而这些实施例仅通过示例的方式来提出，而并不 旨在限制本发明的范围。事实上，本文描述的新颖的实施例可通过各种其它的形式来实现； 而且，在不背离本发明的精神的情况下，可以做出在本文描述的实施例形式中的各种省略、 代替和改变。所附权利要求及其等同旨在覆盖将落入本发明的范围和精神的这样的形式和 修改。
【权利要求】
1. 一种半导体器件，包括： 第一电极； 具有第一导电类型的连接至所述第一电极的第一半导体层； 具有第二导电类型的接触所述第一半导体层的第二半导体层； 具有所述第一导电类型的第三半导体层，所述第三半导体层的杂质浓度小于所述第二 半导体层的杂质浓度，接触所述第二半导体层的所述第三半导体层通过所述第二半导体层 与所述第一半导体层分离； 栅极绝缘体，其被设置在所述第二半导体层上并且被设置在分别布置在所述第二半导 体层的两侧上的所述第一半导体层和所述第三半导体层上； 在所述栅极绝缘体上的栅电极；以及 连接至所述第三半导体层的第二电极。
2. 根据权利要求1所述的半导体器件，其中 所述第二半导体层包括被布置在所述第三半导体层下的嵌入区域和被布置在所述嵌 入区域的外围部分之上的框架区域，所述框架区域围绕所述第三半导体层。
3. 根据权利要求1所述的半导体器件，其中 从上部的视角来看，所述第三半导体层的形状具有带结构。
4. 根据权利要求3所述的方法，还包括： 第一接触层，其被布置在所述第三半导体层在所述第三半导体层的纵向上的两侧，所 述第一接触层中的每一个接触所述第三半导体层、所述第二半导体层和所述第二电极。
5. 根据权利要求4所述的半导体器件，其中 所述第一接触层具有所述第一导电类型，并且所述第一接触层的有效杂质浓度高于所 述第三半导体层的有效杂质浓度。
6. 根据权利要求1所述的方法，还包括： 具有所述第二导电类型的第二接触层，所述第二接触层夹着所述第一接触层以接触所 述第一接触层的两侧和所述第二半导体层。
7. 根据权利要求1所述的半导体器件，其中 所述第二电极由金属构成并且接触所述第一接触层和所述第二接触层。
8. 根据权利要求1所述的半导体器件，其中 所述第一半导体层、所述第二半导体层和所述第三半导体层由碳化硅构成。
9. 根据权利要求1所述的半导体器件，其中 所述第一导电类型是η型或p型并且所述第二导电类型是另一类型。
10. 根据权利要求1所述的半导体器件，其中 反转层被配置为产生在所述栅极绝缘体下的所述第二半导体层中，并且所述第一半导 体层和所述第三半导体层通过所述反转层导通。
11. 一种制造半导体器件的方法，包括： 在具有第一导电类型的第一半导体层中设置具有第二导电类型的嵌入区域； 在所述第一半导体层的所述嵌入区域上的区域的外围部分中注入具有所述第二导电 类型的杂质以设置框架区域，所述框架区域的下端达到所述嵌入区域并且所述框架区域的 上端达到所述第一半导体层的上表面，所述框架区域围绕所述嵌入区域之上的所述区域的 中央部分； 通过将所述嵌入区域和所述框架区域组成第二半导体层来将所述中央部分与所述第 一半导体层中的剩余部分分离，以设置所述中央部分作为具有所述第一导电类型的第三半 导体层； 将栅极绝缘体设置在所述第二半导体层上并且设置在分别布置在所述第二半导体层 的两侧的所述第一半导体层和所述第三半导体层上； 设置接触所述第一半导体层的第一电极； 在所述栅极绝缘体上设置栅电极；并且 设置连接至所述第三半导体层的第二电极。
12. 根据权利要求11所述的方法，其中 从上部的视角看，所述第三半导体层的形状具有带结构。
13. 根据权利要求11所述的方法，还包括： 在分离所述中央部分以设置作为所述第三半导体层之后并且在设置所述栅极绝缘体 之前，在被布置于所述第三半导体层在所述第三半导体层的纵向上的两侧处的区域中注入 杂质以设置第一接触层，所述第一接触层中的每一个接触所述第三半导体层、所述第二半 导体层和所述第二电极。
14. 根据权利要求13所述的方法，其中 所述第一接触层具有所述第一导电类型，并且所述第一接触层的有效杂质浓度高于所 述第三半导体层的有效杂质浓度。
15. 根据权利要求14所述的方法，还包括： 在设置所述栅极绝缘体之前且在设置所述第一接触层之后，在夹着所述第一接触层以 接触所述第一接触层的两侧和所述第二半导体层的区域中注入具有所述第二导电类型的 杂质，以设置所述区域作为具有所述第二导电类型的所述第二接触层。
16. 根据权利要求11所述的半导体器件，其中 所述第二电极由金属构成并且接触所述第一接触层和所述第二接触层。
17. 根据权利要求11所述的半导体器件，其中 所述第一半导体层、所述第二半导体层和所述第三半导体层由碳化硅构成。
18. 根据权利要求11所述的半导体器件，其中 所述第一导电类型是η型或p型并且所述第二导电类型是另一类型。
19. 根据权利要求11所述的半导体器件，其中 反转层被配置为产生在所述栅极绝缘体下的所述第二半导体层中，并且所述第一半导 体层和所述第三半导体层通过所述反转层导通。
【文档编号】H01L29/423GK104064597SQ201310408423
【公开日】2014年9月24日 申请日期:2013年9月10日 优先权日:2013年3月22日
【发明者】水上诚 申请人:株式会社东芝