一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成具有多个浅沟槽隔离结构的图案的硬掩膜层；在所述半导体衬底中形成所述多个浅沟槽隔离结构；实施干法蚀刻和湿法蚀刻去除所述多个浅沟槽隔离结构高出所述半导体衬底的部分；去除所述硬掩膜层。根据本发明，实施干法蚀刻和湿法蚀刻去除所述多个浅沟槽隔离结构高出所述半导体衬底的部分，可以使所述去除之后的位于所述半导体衬底上的不同区域的浅沟槽隔离结构的高度相一致。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成浅沟槽隔离(STI)结构的方法。
【背景技术】
[0002]在半导体制造工艺中，所形成的浅沟槽隔离结构的性能对于最后形成的半导体器件的电学性能而言至关重要。随着半导体器件特征尺寸的不断减小，为了确保在半导体衬底中形成的沟槽中实现构成浅沟槽隔离结构的氧化物的无隙填充，通常实施多次沉积工艺完成所述氧化物的填充。由于受到所述沟槽的特征尺寸的制约，导致所述多次沉积工艺中的每一次沉积的沉积速率存在差异，因而，在进行高温退火之后，所述多次沉积工艺中的每一次沉积所形成的氧化物的致密程度存在差异。在形成浅沟槽隔离结构之后，需要去除浅沟槽隔离结构高出半导体衬底的部分，通常采用湿法蚀刻来完成所述浅沟槽隔离结构高出半导体衬底的部分的去除，例如腐蚀液为稀释的氢氟酸(DHF)的湿法蚀刻。由于构成浅沟槽隔离结构的多层氧化物的致密程度存在差异，导致所述湿法蚀刻对所述多层氧化物的蚀刻速率存在差异，因而，在所述湿法蚀刻之后，位于半导体衬底的不同区域的浅沟槽隔离结构高出半导体衬底的部分的去除效果不同，有的完全去除，有的去除大部分，有的去除一小部分。
[0003]如图1A所示，在所述湿法蚀刻之后，位于半导体衬底100的形成器件密度较大的区域的浅沟槽隔离结构101的高度低于位于半导体衬底100的形成器件密度较小的区域的浅沟槽隔离结构102的高度。造成这一现象的原因可能是，在半导体衬底100的形成器件密度较大的区域形成的浅沟槽隔离结构101的宽度的特征尺寸小于在半导体衬底100的形成器件密度较小的区域形成的浅沟槽隔离结构102的宽度的特征尺寸，导致所述多次沉积工艺所形成的构成浅沟槽隔离结构101的多层氧化物相比构成浅沟槽隔离结构102的多层氧化物具有微小的致密程度的差异；在所述湿法蚀刻过程中，相对于构成浅沟槽隔离结构102的多层氧化物，所述湿法蚀刻的腐蚀液对构成浅沟槽隔离结构101的多层氧化物具有更大的蚀刻速率。
[0004]相对于所述湿法蚀刻，若采用干法蚀刻去除所述浅沟槽隔离结构高出半导体衬底的部分，则由上述原因造成的位于半导体衬底100的形成器件密度较大的区域的浅沟槽隔离结构101与位于半导体衬底100的形成器件密度较小的区域的浅沟槽隔离结构102之间的高度差将会明显减小。但是，如图1B所示，在所述干法蚀刻之后，位于半导体衬底100的形成器件密度较大的区域的浅沟槽隔离结构101的高度略微高于位于半导体衬底100的形成器件密度较小的区域的浅沟槽隔离结构102的高度。
[0005]由于形成在半导体衬底的不同区域的浅沟槽隔离结构的高度不一致，导致后续在半导体衬底上形成栅极介电层和栅极材料层以后，由栅极介电层和栅极材料层构成的栅极结构的高度也不一致，进而造成形成在半导体衬底的不同区域的器件的电学性能的差异。
[0006]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0007]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成具有多个浅沟槽隔离结构的图案的硬掩膜层；在所述半导体衬底中形成所述多个浅沟槽隔离结构；实施干法蚀刻和湿法蚀刻去除所述多个浅沟槽隔离结构高出所述半导体衬底的部分；去除所述硬掩膜层。
[0008]进一步，所述多个浅沟槽隔离结构中形成于所述半导体衬底的具有不同形成器件密度的区域的部分高度相同且宽度不同，所述多个浅沟槽隔离结构中形成于所述半导体衬底的具有同一形成器件密度的区域的部分高度相同且宽度相同。
[0009]进一步，所述硬掩膜层为氮化硅层。
[0010]进一步，形成所述多个浅沟槽隔离结构的步骤包括:以所述硬掩膜层为掩膜，在所述半导体衬底中蚀刻出用于形成所述多个浅沟槽隔离结构的沟槽；在所述沟槽中及所述硬掩膜层上沉积隔离材料；执行化学机械研磨工艺以研磨所述隔离材料，直至露出所述硬掩膜层。
[0011]进一步，所述隔离材料为氧化物。
[0012]进一步，所述沉积分多次完成，且每次沉积的隔离材料相同。
[0013]进一步，在所述沉积和所述研磨之后，分别实施退火。
[0014]进一步，所述干法蚀刻的蚀刻气体为包含NF3和NH3的混合物或者包含H2和NF3的混合物，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。
[0015]进一步，所述干法蚀刻的实施过程包括下述步骤:将所述蚀刻气体在外围的射频作用下转化为包含F离子、HF离子和NH4离子的等离子体；将所述等离子体导入已放置所述半导体衬底的刻蚀腔室，在25-30°C下，所述等离子体与构成所述多个浅沟槽隔离结构的隔离材料发生反应生成易挥发的络合物；将所述半导体衬底的温度提高到100°C以上，使所述络合物挥发从所述刻蚀腔室中排出。
[0016]进一步，所述干法蚀刻的压力为2_3Torr，所述射频的功率为15-50W。
[0017]进一步，采用湿法刻蚀工艺实施所述硬掩膜层的去除。
[0018]进一步，在所述硬掩膜层的去除之后，还包括对所述半导体衬底及所述多个浅沟槽隔离结构实施湿法清洗的步骤。
[0019]进一步，在所述湿法清洗之后，还包括在所述半导体衬底上形成栅极结构的步骤，所述栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层
[0020]根据本发明，实施干法蚀刻和湿法蚀刻去除所述多个浅沟槽隔离结构高出半所述导体衬底的部分，可以使所述去除之后的位于所述半导体衬底上的不同区域的浅沟槽隔离结构的高度相一致。
【专利附图】
【附图说明】
[0021]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0022]附图中:
[0023]图1A为在形成浅沟槽隔离结构时采用湿法蚀刻去除浅沟槽隔离结构高出半导体衬底的部分后形成在半导体衬底的不同区域的浅沟槽隔离结构的高度出现不一致的示意性剖面图；
[0024]图1B为在形成浅沟槽隔离结构时采用干法蚀刻去除浅沟槽隔离结构高出半导体衬底的部分后形成在半导体衬底的不同区域的浅沟槽隔离结构的高度出现不一致的示意性剖面图；
[0025]图2A-图2C为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0026]图3为根据本发明示例性实施例的方法形成浅沟槽隔离结构的流程图。
【具体实施方式】
[0027]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0028]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成浅沟槽隔离结构的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0029]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0030][示例性实施例]
[0031]下面，参照图2A-图2C和图3来描述根据本发明示例性实施例的方法形成浅沟槽隔离结构的详细步骤。
[0032]参照图2A-图2C，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0033]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
[0034]对于半导体衬底200而言，将要形成的器件密度较大的区域形成有浅沟槽隔离结构201，将要形成的器件密度较小的区域形成有浅沟槽隔离结构202。本领域技术人员应当知晓的是，半导体衬底200的将要形成器件的区域不限于上述两个区域，在此为了简化，图2A仅示出了半导体衬底200的将要形成器件的两个不同的区域。浅沟槽隔离结构201和202是同步形成的，浅沟槽隔离结构201的宽度的特征尺寸小于浅沟槽隔离结构202的宽度的特征尺寸，浅沟槽隔离结构201的高度的特征尺寸与浅沟槽隔离结构202的高度的特征尺寸相同。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0035]在本发明的一个示范性实施例中，形成浅沟槽隔离结构201和202的工艺步骤包括:在半导体衬底200上形成硬掩膜层203，采用本领域技术人员所熟习的各种适宜的工艺技术形成硬掩膜层203，例如化学气相沉积工艺，硬掩膜层203的材料优选氮化硅；图案化硬掩膜层203，以在硬掩膜层203中形成构成浅沟槽隔离结构201和202的图案的开口，该过程包括:在硬掩膜层203上形成具有浅沟槽隔离结构201和202的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻硬掩膜层203直至露出半导体衬底200，采用灰化工艺去除所述光刻胶层；以图案化的硬掩膜层203为掩膜，在半导体衬底200中蚀刻出用于形成浅沟槽隔离结构201和202的沟槽；在所述沟槽中以及硬掩膜层203上沉积隔离材料，所述隔离材料通常为氧化物，优选HARP;执行化学机械研磨工艺以研磨所述隔离材料，直至露出硬掩膜层203。在上述过程中，为了确保在所述沟槽中实现隔离材料的无隙填充，所述隔离材料的沉积分多次(通常为三次)完成，每一次所形成的隔离材料的构成是相同的。在所述沉积之后，执行退火，以使形成的隔离材料致密化，提升其机械强度。在所述研磨之后，执行另一退火，以修复上述过程对半导体衬底200的损伤，改善浅沟槽隔离结构201和202与半导体衬底200之间的界面特性。
[0036]需要说明的是，在上述示范性实施例中，形成硬掩膜层203之前，可以先形成一层薄层氧化物作为缓冲层，以释放硬掩膜层203和半导体衬底200之间的应力；沉积隔离材料之前，在硬掩膜层203上以及用于形成浅沟槽隔离结构201和202的沟槽的侧壁和底部形成另一薄层氧化物构成衬里层；为了简化，所述缓冲层和衬里层均未示出。
[0037]接着，如图2B所示，实施干法蚀刻和湿法蚀刻去除浅沟槽隔离结构201和202高出半导体衬底200的部分。
[0038]在本实施例中，干法蚀刻的蚀刻气体为包含NF3和NH3的混合物或者包含H2和NF3的混合物。所述干法蚀刻不同于常规的等离子体干法蚀刻，首先，将上述蚀刻气体在外围的射频作用下转化为包含F离子、HF离子和NH4离子的等离子体；接着，将上述等离子体导入已放置半导体衬底200的刻蚀腔室，在常温(25-30°C)下，上述等离子体与构成浅沟槽隔离结构201和202的隔离材料发生反应生成易挥发的络合物；然后，将半导体衬底200的温度提高到100°C以上，使所述络合物挥发从刻蚀腔室中排出。所述干法蚀刻的压力为2-3Torr(毫米汞柱)，所述射频的功率为15-50W。需要说明的是，在外围的射频作用下，其它能够转化为可以与所述隔离材料反应生成易挥发的络合物的等离子体的蚀刻气体均落入本发明的保护范围之内。
[0039]在本实施例中，湿法蚀刻的腐蚀液优选稀释的氢氟酸。需要说明的是，所述干法蚀刻和所述湿法蚀刻的实施不分先后顺序。
[0040]相比现有工艺单独使用湿法蚀刻或者干法蚀刻去除浅沟槽隔离结构201和202高出半导体衬底200的部分，本发明采用联合干法蚀刻和湿法蚀刻的方式实施所述去除，对构成浅沟槽隔离结构201和202的多层氧化物的蚀刻速率的差异很小，因此，在联合实施所述干法蚀刻和所述湿法蚀刻之后，浅沟槽隔离结构201和202的高度几近相同。
[0041]接着，如图2C所示，去除硬掩膜层203。在本实施例中，采用湿法蚀刻实施硬掩膜层203的去除，所述湿法蚀刻的腐蚀液优选热磷酸。然后，实施湿法清洗过程，以去除半导体衬底200以及浅沟槽隔离结构201和202表面的残留物(主要来自前述蚀刻过程)和杂质。所述湿法清洗的清洗液为稀释的氢氟酸。
[0042]至此，完成了根据本发明示例性实施例的方法实施的工艺步骤。接下来，可以实施常规的半导体器件前端制造工艺:
[0043]在一个示范性实施例中，首先，在半导体衬底200上形成栅极结构，作为示例，栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
[0044]具体地，栅极介电层的构成材料包括氧化物，例如二氧化硅(Si02)。选用S12作为栅极介电层的构成材料时，通过快速热氧化工艺(RTO)来形成栅极介电层,其厚度为8-50埃，但并不局限于此厚度。
[0045]栅极材料层的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物包括氮化钛(TiN);导电性金属氧化物包括氧化铱(IrO2);金属硅化物包括硅化钛(TiSi)0选用多晶硅作为栅极材料层的构成材料时，可选用低压化学气相淀积(LPCVD)工艺形成栅极材料层，其工艺条件包括:反应气体为硅烷(SiH4),其流量为100?200SCCm，优选150sccm ;反应腔内的温度为700?750°C ;反应腔内的压力为250?350mTorr，优选300mTorr ;所述反应气体还可以包括缓冲气体，所述缓冲气体为氦气(He)或氮气(N2)，其流量为5?20升/分钟(slm)，优选8slm、1slm或15slm。
[0046]栅极硬掩蔽层的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未掺杂硅玻璃(USG)、旋涂玻璃(S0G)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物包括氮化硅(SiN);氮氧化物包括氮氧化硅(S1N)。栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
[0047]接着，在栅极结构两侧形成紧靠栅极结构的侧壁结构，其构成材料为Si02、SiN、S1N中的一种或者它们的组合。然后，以侧壁结构为掩膜，执行LDD注入，在侧壁结构两侧的半导体衬底200中形成LDD注入区。接下来，在栅极结构两侧形成紧靠侧壁结构的偏移侧墙，作为示例，偏移侧墙包括至少一层氧化物层和/或氮化物层。然后，以偏移侧墙为掩膜，执行源/漏区注入，在偏移侧墙两侧的半导体衬底200中形成源/漏区。
[0048]然后，实施自对准硅化物工艺，在栅极结构的顶部以及栅极结构两侧的源/漏区上形成自对准硅化物。然后，在半导体衬底200上依次形成具有可产生应力特性的接触孔蚀刻停止层和层间介电层，在层间介电层中形成连通位于栅极结构的顶部以及栅极结构两侧的源/漏区上的自对准硅化物的接触孔，填充金属(通常为钨)于接触孔中形成连接互连金属层与所述自对准硅化物的接触塞。
[0049]接下来，可以实施常规的半导体器件后端制造工艺，包括:多个互连金属层的形成，通常采用双大马士革工艺来完成；金属焊盘的形成，用于实施器件封装时的引线键合。
[0050]参照图3，其中示出了根据本发明示例性实施例的方法形成浅沟槽隔离结构的流程图，用于简要示出整个制造工艺的流程。
[0051]在步骤301中，提供半导体衬底，在半导体衬底上形成具有多个浅沟槽隔离结构的图案的硬掩膜层；
[0052]在步骤302中，在半导体衬底中形成多个浅沟槽隔离结构；
[0053]在步骤303中，实施干法蚀刻和湿法蚀刻去除多个浅沟槽隔离结构高出半导体衬底的部分；
[0054]在步骤304中，去除硬掩膜层。
[0055]根据本发明，实施干法蚀刻和湿法蚀刻去除浅沟槽隔离结构201和202高出半导体衬底200的部分，可以使所述去除之后的位于半导体衬底200上的不同区域的浅沟槽隔离结构的高度相一致。
[0056]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成具有多个浅沟槽隔离结构的图案的硬掩膜层； 在所述半导体衬底中形成所述多个浅沟槽隔离结构； 实施干法蚀刻和湿法蚀刻去除所述多个浅沟槽隔离结构高出所述半导体衬底的部分； 去除所述硬掩膜层。
2.根据权利要求1所述的方法，其特征在于，所述多个浅沟槽隔离结构中形成于所述半导体衬底的具有不同形成器件密度的区域的部分高度相同且宽度不同，所述多个浅沟槽隔离结构中形成于所述半导体衬底的具有同一形成器件密度的区域的部分高度相同且宽度相问。
3.根据权利要求1所述的方法，其特征在于，所述硬掩膜层为氮化硅层。
4.根据权利要求1所述的方法，其特征在于，形成所述多个浅沟槽隔离结构的步骤包括:以所述硬掩膜层为掩膜，在所述半导体衬底中蚀刻出用于形成所述多个浅沟槽隔离结构的沟槽；在所述沟槽中及所述硬掩膜层上沉积隔离材料；执行化学机械研磨工艺以研磨所述隔离材料，直至露出所述硬掩膜层。
5.根据权利要求4所述的方法，其特征在于，所述隔离材料为氧化物。
6.根据权利要求4所述的方法，其特征在于，所述沉积分多次完成，且每次沉积的隔离材料相同。
7.根据权利要求4所述的方法，其特征在于，在所述沉积和所述研磨之后，分别实施退火。
8.根据权利要求1所述的方法，其特征在于，所述干法蚀刻的蚀刻气体为包含NF3和NH3的混合物或者包含H2和NF3的混合物，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。
9.根据权利要求8所述的方法，其特征在于，所述干法蚀刻的实施过程包括下述步骤:将所述蚀刻气体在外围的射频作用下转化为包含F离子、HF离子和NH4离子的等离子体；将所述等离子体导入已放置所述半导体衬底的刻蚀腔室，在25-30°C下，所述等离子体与构成所述多个浅沟槽隔离结构的隔离材料发生反应生成易挥发的络合物；将所述半导体衬底的温度提高到100°C以上，使所述络合物挥发从所述刻蚀腔室中排出。
10.根据权利要求9所述的方法，其特征在于，所述干法蚀刻的压力为2-3Τ01Γ，所述射频的功率为15-50W。
11.根据权利要求1所述的方法，其特征在于，采用湿法刻蚀工艺实施所述硬掩膜层的去除。
12.根据权利要求1所述的方法，其特征在于，在所述硬掩膜层的去除之后，还包括对所述半导体衬底及所述多个浅沟槽隔离结构实施湿法清洗的步骤。
13.根据权利要求12所述的方法，其特征在于，在所述湿法清洗之后，还包括在所述半导体衬底上形成栅极结构的步骤，所述栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
【文档编号】H01L21/762GK104425348SQ201310410802
【公开日】2015年3月18日 申请日期:2013年9月10日 优先权日:2013年9月10日
【发明者】童浩, 潘周君, 郭世璧, 严琰 申请人:中芯国际集成电路制造(上海)有限公司