具有气隙的半导体器件及其制造方法

具有气隙的半导体器件及其制造方法
【专利摘要】一种制造半导体器件的方法，包括以下步骤：在衬底之上形成绝缘层；在绝缘层中形成开口部；在开口部的侧壁之上形成牺牲间隔件；在开口部的下部将第一导电图案形成在牺牲间隔件之上；在第一导电图案之上形成欧姆接触层；通过去除牺牲间隔件来形成气隙；通过在欧姆接触层之上形成阻挡层来覆盖气隙；以及在阻挡层之上形成第二导电图案以填充开口部的上部。
【专利说明】具有气隙的半导体器件及其制造方法
[0001] 相关申请的交叉引用
[0002] 本申请要求2013年4月12日提交的申请号为10-2013-0040433的韩国专利申请 的优先权，其全部内容通过引用合并于此。

【技术领域】
[0003] 本发明的示例性实施方式涉及一种半导体器件，更具体而言，涉及一种具有气隙 的半导体器件及其制造方法。

【背景技术】
[0004] -般地，半导体器件包括导电结构，导电结构与提供在导电结构之间的绝缘材料 一起形成。随着半导体器件的高集成，导电结构之间的距离逐步地减小。因此，导电结构之 间的寄生电容增大。随着寄生电容的增大，半导体器件的操作速度降低。
[0005] 为了减小寄生电容，可以降低绝缘材料的介电常数。然而，由于绝缘材料具有较高 的介电常数，所以在减小寄生电容上存在限制。


【发明内容】

[0006] 本发明的各种示例性实施方式针对一种可以减小相邻的导电结构之间的寄生电 容的半导体器件及其制造方法。
[0007] -种制造半导体器件的示例性方法包括以下步骤：在衬底之上形成绝缘层；在绝 缘层中形成开口部；在开口部的侧壁之上形成牺牲间隔件；在开口部的下部将第一导电图 案形成在牺牲间隔件之上；在第一导电图案之上形成欧姆接触层；通过去除牺牲间隔件来 形成气隙；通过在欧姆接触层之上形成阻挡层来覆盖气隙；以及在阻挡层之上形成第二导 电图案以填充开口部的上部。
[0008] -种制造半导体器件的示例性方法包括以下步骤：在衬底之上形成多个第一导电 图案；在包括第一导电图案的衬底的整个表面之上形成绝缘层；通过刻蚀绝缘层而在第一 导电图案之间形成开口部；在开口部的侧壁之上形成牺牲间隔件；在开口部的下部将第二 导电图案形成在牺牲间隔件之上；在第二导电图案之上形成欧姆接触层；通过去除牺牲间 隔件来形成气隙；通过在欧姆接触层之上形成阻挡层来覆盖气隙；以及在阻挡层之上形成 第三导电图案以填充开口部的上部。
[0009] -种示例性半导体器件包括：形成在衬底之上的多个导电结构，所述多个导电结 构的每个包括第一导电图案；第二导电图案，所述第二导电图案被凹陷在所述多个导电结 构之间；气隙，所述气隙形成在第一导电图案和第二导电图案之间；欧姆接触层，所述欧姆 接触层形成在第二导电图案之上；阻挡层图案，所述阻挡层图案形成在欧姆接触层之上以 覆盖气隙；以及第三导电图案，所述第三导电图案在阻挡层图案之上。
[0010] 阻挡层图案可以包括：第一阻挡层图案，所述第一阻挡层图案形成在欧姆接触层 之上以覆盖气隙，所述第一阻挡层图案形成在欧姆接触层的顶表面之上和侧壁之上，并且 在气隙之上形成在导电结构的侧壁之上；和第二阻挡层图案，所述第二阻挡层图案形成在 第一阻挡层图案之上。
[0011] 第一阻挡层图案的形成在欧姆接触层的顶表面之上和侧壁之上的部分可以具有 第一厚度，并且第一阻挡层图案的在气隙之上形成在导电结构的侧壁之上的部分可以具有 比第一厚度小的第二厚度。
[0012] 所述多个第一导电图案的每个可以包括位线，并且其中，第二导电图案、欧姆接触 层以及第三导电图案可以构成储存节点接触插塞。
[0013] 第二导电图案可以包括含硅材料，第三导电图案可以包括含金属材料。
[0014] 所述示例性半导体器件还可以包括：掩埋栅型晶体管，所述掩埋栅型晶体管包括 掩埋在衬底中的栅电极；和电容器，所述电容器形成在第三导电图案之上。
[0015] 一种示例性半导体器件包括：绝缘层，所述绝缘层形成在衬底之上，所述绝缘层具 有暴露出衬底的开口部；以及插塞结构，所述插塞结构形成在开口部中，其中，所述插塞结 构包括：第一插塞，所述第一插塞被凹陷在开口部中，并且与衬底接触；气隙，所述气隙形 成在第一插塞和开口部的侧壁之间；欧姆接触层，所述欧姆接触层形成在第一插塞之上； 阻挡层图案，所述阻挡层图案形成在欧姆接触层和气隙之上，其中，所述阻挡层图案覆盖气 隙；以及第三导电图案，所述第三导电图案形成在阻挡层图案之上。
[0016] 阻挡层图案可以包括：第一阻挡层图案，所述第一阻挡层图案形成在欧姆接触层 之上以覆盖气隙，所述第一阻挡层图案形成在欧姆接触层的顶表面之上和侧壁之上，并且 在气隙之上形成在开口部的侧壁之上；以及第二阻挡层图案，所述第二阻挡层图案在第一 阻挡层图案之上。
[0017] 第一阻挡层图案的形成在欧姆接触层的顶表面之上和侧壁之上的部分可以具有 第一厚度，并且第一阻挡层图案的在气隙之上形成在开口部的侧壁之上的部分可以具有比 第一厚度小的第二厚度。
[0018] 欧姆接触层可以包括金属硅化物。第一插塞可以包括含硅材料，第二插塞包括含 金属材料。
[0019] 所述示例性半导体器件还可以包括：电容器，所述电容器与插塞结构耦接；以及 多个位线结构，所述多个位线结构与衬底耦接，其中，开口部形成在所述多个位线结构之 间，并且第一插塞通过气隙与位线结构的侧壁分开。
[0020] 所述示例性半导体器件还可以包括：掩埋栅型晶体管，所述掩埋栅型晶体管包括 掩埋在衬底中的栅电极，其中，插塞结构与掩埋栅型晶体管的源极/漏极区耦接。

【专利附图】

【附图说明】
[0021] 图1A是说明示例性半导体器件的截面图。
[0022] 图1B是说明对图1A中所示的示例性半导体器件的修改的截面图。
[0023] 图2A至图2H是说明制造图1A和图1B的半导体器件的示例性方法的截面图。
[0024] 图3A和图3B说明用于覆盖气隙的一种不例性方法。
[0025] 图4A至图4C说明用于覆盖气隙的另一种示例性方法。
[0026] 图5A是说明示例性半导体器件的截面图。
[0027] 图5B是说明对图5A中所示的示例性半导体器件的修改的截面图。
[0028] 图6A至图6J是说明用于制造图5A和图5B的示例性半导体器件的示例性方法的 截面图。
[0029] 图7说明用于覆盖气隙的示例性方法。
[0030] 图8说明用于覆盖气隙的示例性方法。
[0031] 图9A至图9D说明一个比较性实例。
[0032] 图10A说明半导体器件的示例性存储器单元。
[0033] 图10B是示例性存储器单元的沿着图10A的线A-A'截取的截面图。
[0034] 图10C是示例性存储器单元的沿着图10B的线B-B'截取的截面图。
[0035] 图11A说明对示例性存储器单元的修改。
[0036] 图11B是对示例性存储器单元的修改的沿着图11A的线A-A'截取的截面图。
[0037] 图12A至图12J说明制造示例性存储器单元的方法。
[0038] 图13是示例性存储卡的示意图。
[0039] 图14是说明示例性电子系统的框图。

【具体实施方式】
[0040] 下面将参照附图更详细地描述本发明的各种示例性实施方式。然而，本发明可以 用不同的方式实施，而不应解释为限制于本文所列的实施方式。确切地说，提供这些实施方 式使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相似 的附图标记在本发明的不同附图与实施方式中表示相似的部分。
[0041] 附图并非按比例绘制，在某些情况下，为了清楚地示出实施方式的特征可能对比 例做夸大处理。当提及第一层在第二层"上"或在衬底"上"时，其不仅涉及第一层直接形 成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存 在第三层的情况。
[0042] 图1A是说明示例性半导体器件的截面图。
[0043] 参见图1A，绝缘层102形成在衬底101之上。开口部103形成在绝缘层102中以 暴露出衬底101的表面的一部分。导电结构104形成在开口部103中。导电结构104包括 第一导电图案105和形成在第一导电图案105之上的第二导电图案106。欧姆接触层107、 第一阻挡层图案108以及第二阻挡层图案109可以形成在第一导电图案105和第二导电图 案106之间。气隙110形成在导电结构104与开口部103的侧壁之间。第一阻挡层图案 108形成在气隙110之上以覆盖气隙110。间隔件111可以形成在开口部103的侧壁之上。
[0044] 衬底101包括硅衬底，硅锗衬底等。此外，衬底101可以包括绝缘体上硅（SOI)衬 底。绝缘层102可以包括氮化硅、氧化硅等。绝缘层102可以包括层间绝缘层。
[0045] 开口部103可以具有孔形或线形。例如，开口部103可以被限定成诸如接触孔、通 孔、穿通孔、沟槽、凹陷等。当开口部103包括穿通孔时，导电结构104成为接触插塞。
[0046] 第一导电图案105和第二导电图案106可以包括多晶娃、金属、金属氮化物、金属 硅化物、金属碳化物等。第一导电图案105和第二导电图案106可以包括相同的导电材料或 彼此不同的导电材料。例如，第一导电图案105可以包括含娃层，而第二导电图案106可以 包括含金属层。第一导电图案105可以包括多晶娃，而第二导电图案106可以包括鹤。在 含硅的第一导电图案105与含金属的第二导电图案106接触的情况下，需要欧姆接触。欧 姆接触层107可以形成在第一导电图案105和第二导电图案106之间。欧姆接触层107可 以包括金属硅化物。欧姆接触层107可以包括具有CoSi2相的硅化钴。
[0047] 间隔件111包括具有低介电常数的材料。低介电常数材料可以包括氧化物或氮化 物。低介电常数材料可以包括氧化硅、氮化硅、或金属氧化物。间隔件111可以包括Si0 2、 Si3N4、SiN 等。
[0048] 气隙110是通过去除形成在间隔件111与第一导电图案105之间的牺牲材料而形 成的。在形成欧姆接触层107之后，通过去除牺牲材料来形成气隙110。
[0049] 第一阻挡层图案108形成在欧姆接触层107的顶表面之上和侧壁的一部分之上， 以覆盖气隙110。另外，第一阻挡层图案108被形成为在气隙110之上覆盖开口部103的侧 壁。第一阻挡层图案108的形成在欧姆接触层107的顶表面之上和侧壁的一部分之上的部 分具有第一厚度T1。第一阻挡层图案108的在气隙110之上形成在限定开口部103的侧壁 上的部分具有第二厚度T2。第一厚度T1比第二厚度T2厚。可以利用电离金属等离子体的 物理气相沉积（PVD-MP)方法来产生第一厚度T1和第二厚度T2之间的差。因此，第一阻 挡层图案108可以阻挡气隙110的开口，而不填充气隙110。第一阻挡层图案108可以包 括含钛层。第一阻挡层图案108可以包括钛层。钛层可以利用PVD-MP方法来形成(在下 文中，利用PVD-MP方法形成的钛层被称作为PVD-MP Ti)。利用PVD-MP方法，形成覆盖 欧姆接触层107的顶表面和覆盖欧姆接触层107的侧壁的一部分的第一阻挡层图案108。 结果，由于第一阻挡层图案108和欧姆接触层107之间的接触面积增大，所以改善了接触电 阻。
[0050] 第二阻挡层图案109可以包括含钛层。第二阻挡层图案109可以包括氮化钛（TiN) 层。TiN层可以利用化学气相沉积（CVD)方法来形成(在下文中，利用CVD方法形成的TiN 层被称作为CVD TiN)。因此，由于第二阻挡层图案109具有良好的台阶覆盖性，所以第二阻 挡层图案109被形成为具有均匀的厚度。
[0051] 如上所述，阻挡层图案是通过层叠为PVD-MP Ti的第一阻挡层图案108和为 CVDTiN的第二阻挡层图案来形成的。在另一个示例性实施方式中，可以利用PVD-IMP方法 将阻挡层图案形成为具有单层的PVD-IMP Ti。
[0052] 通过层叠第一导电图案105、欧姆接触层107、第一阻挡层图案108、第二阻挡层图 案109以及第二导电图案106而形成的导电结构104可以是插塞结构。第一导电图案105 可以包括娃插塞，第二导电图案106可以包括金属插塞。尽管未不出，但是可以形成掩埋在 衬底101中的栅电极，以及形成在衬底101中的包括源极/漏极区的掩埋栅型晶体管。插 塞结构104可以与掩埋栅型晶体管的源极/漏极区耦接。另外，在第二导电图案106之上 可以形成另一个导电结构。该导电结构可以包括电容器的储存节点。
[0053] 在图1A中，气隙110被第一阻挡层图案108稳定地覆盖。由于气隙110的缘故， 可以改善导电结构104的电绝缘特性。即，如果相邻于第一导电图案105而设置另一个导 电图案，则可以减小两个导电图案之间的寄生电容。
[0054] 此外，通过在形成气隙110之前形成欧姆接触层107,可以保证足够形成第二导电 图案106的空间。另外，通过扩大面积以形成欧姆接触层107,可以改善接触电阻。
[0055] 图1B是说明对图1A的示例性半导体器件的修改的截面图。
[0056] 参见图1B，可以仅利用第二导电图案106来覆盖气隙110和欧姆接触层107,而不 使用第一阻挡层图案108和第二阻挡层图案109。因而，导电结构104 (图1B中所示)可以 包括第一导电图案105、欧姆接触层107以及第二导电图案106的层叠结构。
[0057] 图2A至图2H是说明制造图1A和图1B的半导体器件的示例性方法的截面图。
[0058] 参见图2A，在衬底11之上形成第一绝缘层12。衬底11包括半导体衬底。衬底11 含硅。衬底11可以包括硅衬底、硅锗衬底等。此外，衬底11可以包括绝缘体上硅（SOI)衬 底。第一绝缘层12包括低k材料，诸如氮化硅、氧化硅等。
[0059] 通过刻蚀第一绝缘层12以暴露出衬底11的表面而在第一绝缘层12中形成开口 部13。开口部13具有孔形或线形。例如，开口部13可以是接触孔、通孔、穿通孔、沟槽、凹 陷等。可以通过以某一间隔规则地布置多个开口部13来形成开口阵列。可以使用掩模图 案(未示出)来刻蚀第一绝缘层12。掩模图案可以包括光致抗蚀剂图案、被光致抗蚀剂图案 图案化的硬掩模图案等。
[0060] 在包括第一绝缘层12和开口部13的所得结构的整个表面之上形成第二绝缘层 14A。保形地形成第二绝缘层14A。第二绝缘层14A包括低k材料。第二绝缘层14A可以包 括氮化硅、氧化硅等。
[0061] 在第二绝缘层14A之上形成牺牲层15A。保形地形成牺牲层15A。牺牲层15A包 括通过湿法刻蚀去除的材料。用作牺牲层15A的材料可以具有比第一绝缘层12和第二绝 缘层14A的刻蚀选择性高的刻蚀选择性。牺牲层15A可以包括金属氮化物。牺牲层15A可 以包括氮化钛（TiN)。
[0062] 参见图2B，通过刻蚀牺牲层15A来形成牺牲间隔件15B，并且通过刻蚀第二绝缘层 14A来形成间隔件14。结果，在限定开口部13的侧壁之上形成具有间隔件14和牺牲间隔 件15B的双间隔件结构。使用回刻蚀工艺来刻蚀间隔件14和牺牲间隔件15B。通过形成间 隔件14和牺牲间隔件15B，衬底11的表面通过开口部13而暴露出来。
[0063] 参见图2C，在包括牺牲间隔件15B和第二绝缘层12的所得结构的整个表面之上 形成第一导电层（未不出）。然后，选择性地刻蚀第一导电层，由此形成填充开口部13的第 一导电图案16A。通过刻蚀除了开口部13中的第一导电图案之外的在第一绝缘层12之上 的第一导电层来形成第一导电图案16A。第一导电图案16A可以包括硅化材料。第一导电 图案16A可以包括含娃层。第一导电图案16A可以包括多晶娃。第一导电图案16A与衬底 11的表面接触。
[0064] 参见图2D，通过将第一导电图案16A和牺牲间隔件15B凹陷来形成凹陷结构。通 过将第一导电图案16A和牺牲间隔件15B的上部凹陷至某一深度来形成凹陷结构。凹陷的 第一导电图案16A和牺牲间隔件15B分别由附图标记"16"和"15"来表示。凹陷结构包括 第一导电图案16和牺牲间隔件15。此时，可以将第一导电图案16A和牺牲间隔件15B同时 凹陷，或者单独地凹陷。可以应用回刻蚀工艺以将第一导电图案16A和牺牲间隔件15B凹 陷。
[0065] 参见图2E，形成硅化层17。在包括凹陷结构的所得结构的整个表面之上保形地形 成娃化层17。娃化层17包括如下材料：其经由与第一导电图案16的娃化反应而形成金属 娃化物。娃化层17可以包括娃化金属层。娃化金属层可以包括含金属层，所述含金属层包 含诸如钴的金属原子。如果第一导电图案16包括多晶硅，则硅化层17可以包括钴。
[0066] 在硅化层17之上形成保护层18。在硅化层17之上保形地形成保护层18。保护 层18防止硅化层在后续的硅化工艺期间被破坏。保护层18可以包括金属氮化物。保护层 18可以包括含钛层。保护层18可以包括氮化钛。保护层18可以通过层叠钛和氮化钛来形 成。
[0067] 参见图2F，执行第一次退火工艺19A。此时，因为由于第一次退火工艺19A而发生 了硅化反应，所以第一导电图案16与硅化层17反应以形成欧姆接触层20A。换言之，在第 一导电图案16与硅化层17之间的界面处发生硅化反应，由此形成包括金属硅化层的欧姆 接触层20A。第一次退火工艺19A可以在至少200°C以上的温度执行，以引起第一导电图案 16和硅化层17之间的硅化反应。第一次退火工艺19A可以包括快速热退火（RTA)工艺。 经由第一次退火工艺19A，第一导电图案16中的硅与硅化层17中的金属反应以形成欧姆接 触层20A。欧姆接触层20A可以包括金属硅化物。欧姆接触层20A可以包括硅化钴。在一 个示例性实施方式中，欧姆接触层20A可以包括具有C 〇Six相的硅化钴。优选地，第一次退 火工艺19A在大约400°C至大约600°C的温度范围执行。经由第一次退火工艺19A，为硅化 钴的欧姆接触层20A被形成为具有C 〇Six相，X为大约0. 1至大约1. 5。
[0068] 在形成欧姆接触层20A之后，任何未反应的硅化层可以保留下来，由附图标记17A 来表示。
[0069] 参见图2G，执行剥离工艺21以去除保护层18和未反应的硅化层17A。剥离工艺21 可以经由湿法清洁工艺来执行。例如，清洁工艺可以利用基于H 2S04 (SPM)或nh4oh (SC-1) 的化学药品来执行。由于牺牲间隔件15包括氮化钛，所以牺牲间隔件15也经由剥离工艺 21而被去除。结果，保护层18、未反应的硅化层17A、以及牺牲间隔件15通过单个剥离工艺 而被去除。因此，可以将周围结构的损失最小化，并且可以简化工艺。
[0070] 如上所述，经由剥离工艺21去除牺牲间隔件15,并且被牺牲间隔件15占据的空间 保留作为气隙22。由于气隙22形成为剥离工艺21的结果，所以不会产生气隙22的损失。
[0071] 气隙22形成在第一导电图案16与限定开口部13的侧壁之间。包括气隙间隔件 14的绝缘结构形成在第一导电图案16与限定开口部13的侧壁之间。
[0072] 参见图2H，执行第二次退火工艺19B。第二次退火工艺19B可以包括快速热退火 (RTA)工艺。第二次退火工艺19B可以在高于第一次退火工艺19A的温度执行。第二次退 火工艺19B在大约600°C至大约800°C的温度范围执行。欧姆接触层20A具有通过第二次退 火工艺19B而改变的相。因而，相变的欧姆接触层由附图标记20来表示。换言之，经由第 一次退火工艺19A，形成硅化钴具有CoSi x相（X为大约0. 1至大约1. 5)的欧姆接触层20A， 经由第二次退火工艺19B，由具有CoSix相（x=大约0. 1?大约1. 5)的硅化钴构成的欧姆 接触层20A被改变成硅化钴具有&^12相的欧姆接触层20。供作参考，在硅化钴之中，具有 C〇Si2相的硅化钴具有最低的电阻率。
[0073] 由于C〇Si2相的硅化钴用作欧姆接触层20,所以可以改善接触电阻，并且还可以形 成即使在具有细线宽的开口部13的狭小面积中也具有足够低电阻的硅化钴。
[0074] 图3A和图3B说明用于覆盖气隙的示例性方法。
[0075] 参见图3A，在包括气隙22和欧姆接触层20的所得结构的整个表面之上形成第二 导电层23A。形成第二导电层23A以覆盖气隙22。在这种情况下，第二导电层23A可以阻 挡气隙22的开口，而不填充气隙22,因为气隙22的空间窄。在欧姆接触层20之上形成第 二导电层23A以填充开口部13,而不填充气隙22。另外，第二导电层23A可以被形成为覆 盖欧姆接触层20的侧壁的一部分。第二导电层23A可以包括含金属层。第二导电层23A 可以包括钨层。
[0076] 参见图3B，对第二导电层23A执行平坦化工艺。平坦化工艺可以包括例如回刻蚀 工艺、或者化学机械抛光（CMP)工艺。
[0077] 经由平坦化工艺，形成第二导电图案23。因而，形成在开口部13中的导电结构24 包括：第一导电图案16、欧姆接触层20以及第二导电图案23。欧姆接触层20形成第一导 电图案16和第二导电图案23之间的欧姆接触。气隙22形成在第一导电图案16与限定开 口部13的侧壁之间。结果，在第一导电图案16与开口部13的侧壁之间形成包括气隙间隔 件14的绝缘结构。
[0078] 图4A至图4C说明用于覆盖气隙的示例性方法。
[0079] 参见图4A，在包括气隙22和欧姆接触层20的所得结构的整个表面之上形成第一 阻挡层25A。第一阻挡层25A包括导电材料。形成第一阻挡层25A以覆盖气隙22。为了在 形成第一阻挡层25A时覆盖气隙22而不填充气隙22,可以调整第一阻挡层25A的厚度。例 如，利用例如物理气相沉积（PVD)方法来形成第一阻挡层25A以覆盖气隙22而不填充在气 隙22中。具体地，在欧姆接触层20的顶表面之上和侧壁的一部分之上形成第一阻挡层25A。 对此，可以利用电离金属等离子体的物理气相沉积（PVD-MP)方法。一般地，当利用PVD方 法形成薄层时，台阶覆盖性恶化。即，容易将薄层沉积在平的表面上，而难以将薄层沉积在 侧壁上。因此，当利用PVD方法时，台阶覆盖性随着高宽比增大而更加恶化。相反，当利用 CVD方法形成薄层时，因为台阶覆盖性良好，薄层可以被形成为在顶表面和侧壁上具有均匀 的厚度。利用上述PVD方法，在不填充气隙22的情况下形成第一阻挡层25A以覆盖气隙 22。如果PVD方法是溅射方法，则可以在不填充气隙22的情况下形成第一阻挡层25A，但是 难以稳定地覆盖气隙22。
[0080] 因此，通过利用PVD-MP方法来形成第一阻挡层25A，可以覆盖气隙22而不填充 气隙22。另外，经由PVD-MP方法，通过将溅射的目标金属电离来改善电离的金属的线性， 由此改善台阶覆盖性。第一阻挡层25A可以包括含钛层。第一阻挡层25A可以包括钛层。 钛层利用PVD-MP方法来形成(在下文中，利用PVD-MP方法形成的钛层被称作为PVD-MP Ti)。
[0081] 利用PVD-MP方法，形成覆盖欧姆接触层20的顶表面和欧姆接触层20的侧壁的 一部分的第一阻挡层25A。结果，由于第一阻挡层25A和欧姆接触层20之间的接触面积增 大，所以改善了接触电阻。
[0082] 随后，在第一阻挡层25A之上形成第二阻挡层26A。第二阻挡层26A可以包括金属 材料。第二阻挡层26A可以包括含钛层。第二阻挡层26A可以包括氮化钛（TiN)层。第二 阻挡层26A可以利用化学气相沉积（CVD)方法来形成(在下文中，利用CVD方法形成的TiN 层被称作为CVD TiN)。因此，由于第二阻挡层26A具有良好的台阶覆盖性，所以第二阻挡层 26A被形成为具有均匀的厚度。
[0083] 如上所述，通过将第一阻挡层25A和第二阻挡层26A层叠来形成阻挡层。通过将 PVD-MP Ti和CVD TiN层叠来形成阻挡层。
[0084] 参见图4B，在第二阻挡层26A之上形成第二导电层27A。形成第二导电层27A以 在第二阻挡层26A之上填充开口部13。第二导电层27A可以包括含金属层。第二导电层 27A可以包括鹤层。
[0085] 参见图4C，对第一阻挡层25A、第二阻挡层26A以及第二导电层27A执行平坦化工 艺。平坦化工艺可以包括回刻蚀工艺或者化学机械抛光（CMP)工艺。
[0086] 经由平坦化工艺，形成第一阻挡层图案25、第二阻挡层图案26、以及第二导电图 案27。因而，形成在开口部13中的导电结构28包括：第一导电图案16、欧姆接触层20、第 一阻挡层图案25、第二阻挡层图案26以及第二导电图案27。欧姆接触层20形成第一导电 图案16与第二导电图案27之间的欧姆接触。第一阻挡层图案25和第二阻挡层图案26防 止第一导电图案16和第二导电图案27之间相互扩散。
[0087] 气隙22形成在第一导电图案16与开口部13的侧壁之间。结果，在导电结构28 与开口部13的侧壁之间形成包括气隙间隔件14的绝缘结构。
[0088] 图3A至3B和图4A至图4C中所示的导电结构24和28可以包括接触插塞、电极 等。在接触插塞的情况下，导电结构24和28可以包括硅插塞、欧姆接触层以及金属插塞的 层叠结构。另外，可以在娃插塞周围形成气隙。导电结构24和28可以包括：位线、金属互 连、栅电极、字线等。
[0089] 根据上述的示例性实施方式，形成气隙22,可以改善导电结构24和28的电绝缘特 性。即，当相邻于第一导电图案16而设置另一个导电图案时，两个导电图案之间的寄生电 容减小。
[0090] 此外，通过在形成气隙22之前形成欧姆接触层20,可以保证足够形成第二导电图 案23和26的空间。另外，通过扩大面积来形成欧姆接触层20,可以改善接触电阻。
[0091] 此外，由于第一阻挡层25和欧姆接触层20之间的接触面积增大，所以进一步改善 了接触电阻。
[0092] 图5A是说明示例性半导体器件的截面图。
[0093] 参见图5A，在衬底201之上形成有多个导电结构。导电结构包括第一导电结构204 和第二导电结构205。在第一导电结构204和第二导电结构205之间形成有具有气隙209的 隔离结构。在第一导电结构204的侧壁之上形成有间隔件210。在间隔件210和第二导电 结构205之间形成有气隙209。第一导电结构204包括第一导电图案202和绝缘图案203。 第二导电结构205包括：第二导电图案206、欧姆接触层207、第一阻挡层图案211A、第二阻 挡层图案211B以及第三导电图案208。欧姆接触层207和气隙209被第一阻挡层图案211A 覆盖。
[0094] 具体地，衬底201包括硅衬底、硅锗衬底等。此外，衬底101可以包括绝缘体上硅 (SOI)衬底。
[0095] 第一导电结构204包括第一导电图案202。第一导电结构204可以包括第一导电 图案202和绝缘图案203的层叠结构。第一导电图案202可以包括含硅层或含金属层。第 一导电图案202可以包括含硅层和含金属层的层叠结构。第一导电图案202可以包括多晶 硅、金属、金属氮化物、金属硅化物等。第一导电图案202可以包括多晶硅层和金属层的层 叠结构。第一导电图案202可以包括钨。绝缘图案203包括绝缘材料。绝缘图案203可以 包括氧化物、氮化物等。
[0096] 第一导电结构204和第二导电结构205包括线型或柱型。另外，第一导电结构204 和第二导电结构205中的一个可以具有沿着一个方向延伸的线型。第一导电结构204和第 二导电结构205中的另一个可以具有柱型。例如，第一导电结构204可以是具有线型的结 构，而第二导电结构205可以是具有柱型的结构。第一导电结构204可以以规则的间隔规 则地布置在衬底201上。
[0097] 第一导电结构204和第二导电结构205中的一个可以包括栅结构或位线结构，并 且第一导电结构204或第二导电结构205中的另一个可以包括接触插塞。接触插塞可以包 括：储存节点接触插塞、着落插塞（landing plug)、金属接触插塞等。例如,第二导电结构 205可以包括接触插塞，第二导电结构205可以包括具有娃插塞、欧姆接触层以及金属插塞 的层叠结构。
[0098] 第二导电结构205包括第二导电图案206。第二导电结构205可以包括第二导电 图案206、欧姆接触层207、第一阻挡层图案211A、第二阻挡层图案211B、以及第三导电图案 208的层叠结构。第二导电图案206可以包括含娃层，第三导电图案208可以包括含金属层。 第三导电图案208可以包括金属、金属娃化物、金属氮化物等。在第二导电图案206和第三 导电图案208之间形成有欧姆接触层207,并且在欧姆接触层207之上形成有第一阻挡层 图案211A和第二阻挡层图案211B。欧姆接触层207可以包括金属硅化物，诸如具有C 〇Si2 相的硅化钴。第二导电图案206具有与第一导电图案202大体相同或更大的高度。在相邻 的第一导电结构204之间限定有开口部(未示出），并且第二导电结构205可以形成在开口 部中。开口部可以暴露出第一导电结构204的侧壁。
[0099] 第一阻挡层图案211A形成在欧姆接触层207的顶表面之上和侧壁的一部分之上 以覆盖气隙209。另外，第一阻挡层图案211A形成在气隙209之上以覆盖限定开口部的侧 壁。第一阻挡层图案211A的形成在欧姆接触层207的顶表面之上和侧壁的一部分之上的 部分具有第一厚度T1。第一阻挡层图案211A的在气隙209之上形成在限定开口部103的 侧壁上的部分具有第二厚度T2。第二厚度T2小于第一厚度T1。可以利用电离金属等离子 体的物理气相沉积（PVD-MP)方法来产生第一厚度T1和第二厚度T2之间的差。因此，第 一阻挡层图案211A可以阻挡气隙209的入口而不填充气隙209。第一阻挡层图案211A可 以包括含钛层。第一阻挡层图案211A可以包括钛层。钛层可以利用PVD-MP方法来形成 (在下文中，利用PVD-MP方法形成的钛层被称作为PVD-MP Ti)。利用PVD-MP方法，形成 覆盖欧姆接触层207的顶表面和欧姆接触层207的侧壁的一部分的第一阻挡层图案211A。 结果，由于第一阻挡层图案211A和欧姆接触层207之间的接触面积增大，所以改善了接触 电阻。
[0100] 第二阻挡层图案211B包括含钛层。第二阻挡层图案211B可以包括氮化钛（TiN) 层。TiN层可以利用化学气相沉积（CVD)方法来形成(在下文中，利用CVD方法形成的TiN 层被称作为CVD TiN)。因此，由于第二阻挡层图案211B具有良好的台阶覆盖性，所以第二 阻挡层图案211B被形成为具有均匀的厚度。
[0101] 如上所述，阻挡层图案是通过将为PVD-MP Ti的第一阻挡层图案211A和为CVD TiN的第二阻挡层图案211B层叠来形成的。在可替选的实施方式中，可以利用PVD-IMP方 法来形成阻挡层图案以具有单层的PVD-IMP Ti。
[0102] 在第一导电结构204的侧壁之上形成有间隔件210。间隔件210包括具有低介电 常数的材料。低介电常数材料包括氧化物或氮化物。间隔件210可以包括氧化硅、氮化硅、 或金属氧化物。
[0103] 气隙209是通过去除形成在间隔件210和第二导电图案206之间的牺牲材料而形 成的。在形成欧姆接触层207之后，通过去除牺牲材料来形成气隙209。
[0104] 在图5A中，气隙209被第一阻挡层图案211A稳定地覆盖。由于气隙209的缘故， 第一导电图案204和第二导电图案205之间的寄生电容减小。
[0105] 此外，通过在形成气隙209之前形成欧姆接触层207,可以保证足够形成第三导电 图案208的空间。另外，通过扩大面积以形成欧姆接触层207,可以改善接触电阻。
[0106] 图5B是说明对图5A的示例性半导体器件的修改的截面图。
[0107] 参见图5B，与图5A不同，利用第三导电图案208来覆盖气隙209和欧姆接触层 207,而不使用第一阻挡层图案211A和第二阻挡层图案211B的阻挡层图案。
[0108] 图6A至图6J是说明用于制造图5A和图5B的示例性半导体器件的示例性方法的 截面图。
[0109] 参见图6A，在衬底31之上形成多个第一导电结构34。衬底31包括半导体衬底。 衬底31可以包括硅衬底、硅锗衬底等。此外，衬底31可以包括绝缘体上硅（SOI)衬底。 [0110] 以某一间隔来规则地布置形成在衬底31之上的第一导电结构34。为了形成第一 导电结构34,在第一导电层(未示出)之上形成硬掩模图案33,并且利用硬掩模图案33作为 刻蚀阻挡层来刻蚀第一导电层以形成第一导电图案32。结果，第一导电结构34被形成为具 有第一导电图案32和硬掩模图案33的层叠结构。
[0111] 第一导电图案32可以包括含娃层或含金属层。例如，第一导电图案32可以包括多 晶硅或钨。第一导电图案32可以包括含硅层和含金属层的层叠结构。例如，第一导电图案 32可以包括多晶硅层和钨层的层叠结构。此时，可以在多晶硅层和钨层之间形成阻挡层。 第一导电图案32可以包括多晶硅层、含钛层以及钨层的层叠结构。含钛层用作阻挡层，并 且可以包括钛层和氮化钛层的层叠结构。硬掩模图案33可以包括绝缘材料。
[0112] 在第一导电结构34之上形成第一绝缘层35A。第一绝缘层35A包括低k材料。第 一绝缘层35A可以包括氧化物、氮化物等。例如，第一绝缘层35A可以包括氮化硅、氧化硅 等。在包括第一导电结构34的所得结构的整个表面之上保形地形成第一绝缘层35A。第一 绝缘层35A包括用作间隔件的材料。
[0113] 在第一绝缘层35A之上形成第二绝缘层36A。第二绝缘层36A可以包括氧化硅。 可以在第一绝缘层35A之上形成第二绝缘层36A以填充第一导电结构34之间的空间。第 二绝缘层36A可以包括可以用作层间绝缘层的材料。
[0114] 参见图6B，对第二绝缘层36A执行平坦化工艺，以暴露出第一绝缘层35A的表面。
[0115] 刻蚀第二绝缘层36A以形成开口部37。在形成开口部37之后，可以去除第二绝 缘层36A。可以使用掩模图案(未示出）来形成开口部37。开口部37具有孔形或线形。例 如，可以在第一导电结构34之间形成开口部37。第一绝缘层35A可以暴露在限定开口部 37的侧壁上。为了形成开口部37,可以将第二绝缘层36A刻蚀以与第一导电结构34和第 一绝缘层35A布置在一起。
[0116] 第一绝缘层35A可以在衬底31上保留在开口部37下方。
[0117] 参见图6C，在包括开口部37的所得结构的整个表面之上形成牺牲层38A。在第一 绝缘层35A之上保形地形成牺牲层38A。牺牲层38A包括要在后续的工艺期间被刻蚀以形 成气隙的材料。用于牺牲层38A的材料可以包括例如氮化钛（TiN)。
[0118] 在可替选的实施方式中，在形成开口部37之后，可以顺序地形成第一绝缘层35A 和牺牲层38A。因此，可以形成第一绝缘层35A和牺牲层38A以覆盖衬底31的暴露表面、开 口部37的侧壁、以及硬掩模图案33的顶表面。
[0119] 参见图6D，形成牺牲间隔件38B。通过选择性地刻蚀牺牲层38A来形成牺牲间隔 件38B。可以使用干法刻蚀工艺来形成牺牲间隔件38B。干法刻蚀工艺可以包括回刻蚀工 艺。因而，牺牲间隔件38B被形成为与第一导电结构34的侧壁相邻。
[0120] 此时，选择性地刻蚀形成在衬底31的暴露表面之上和硬掩模图案33的顶表面之 上的第一绝缘层35A。通过选择性地刻蚀第一绝缘层35A来形成间隔件35。在第一导电结 构34的侧壁之上形成间隔件35。牺牲间隔件38B保留在间隔件35的侧壁上。可以使用干 法刻蚀工艺来形成间隔件35。干法刻蚀工艺可以包括回刻蚀工艺。通过形成间隔件35,暴 露出衬底的一部分。牺牲间隔件38B在间隔件35的下部与衬底31分开。
[0121] 如上所述，在第一导电结构34的侧壁之上形成间隔件35和牺牲间隔件38B的双 间隔件结构。可以在限定开口部37的侧壁之上形成双间隔件结构。开口部37可以具有线 型或孔型。
[0122] 参见图6E，形成第二导电层39A以填充开口部37。第二导电层39A可以包括含娃 层。第二导电层39A可以包括多晶硅层。
[0123] 参见图6F，选择性地刻蚀第二导电层39A以形成第二导电图案39。第二导电图案 39被形成为填充开口部37的一部分。换言之，第二导电图案39被形成为在开口部37中凹 陷。通过对第二导电层39A执行平坦化工艺和凹陷工艺来形成第二导电图案39。对第二导 电图案39执行回刻蚀工艺或化学机械抛光（CMP)工艺。第二导电图案39具有比第一导电 结构34的顶表面低的凹陷表面。第二导电图案39的凹陷表面被调整成具有比第一导电图 案32的顶表面高的高度。第二导电图案39的凹陷表面的高度被调整成将与第一导电图案 32的相对面积最小化。因此，第一导电图案32和第二导电图案39之间的寄生电容可以减 小。
[0124] 在将第二导电图案39凹陷之后暴露出牺牲间隔件38B的一部分。
[0125] 接着，将牺牲间隔件38B凹陷以形成牺牲间隔件38。选择性地刻蚀牺牲间隔件38B 以形成牺牲间隔件38。牺牲间隔件38B的一部分在第二导电图案39被凹陷成某一深度之 后被暴露出来。可以施加回刻蚀工艺以将牺牲间隔件38B凹陷。
[0126] 如上所述，在开口部37中形成凹陷结构。凹陷结构包括第二导电图案39和牺牲 间隔件38。
[0127] 参见图6G，在包括凹陷结构的所得结构的整个表面之上形成硅化层40。在包括凹 陷结构的所得结构的整个表面之上保形地形成硅化层40。硅化层40包括如下材料：其将 经由与第二导电图案39的硅化反应而形成金属硅化物。硅化层40可以包括硅化金属层。 硅化金属层可以包括含金属层，所述含金属层包含诸如钴的金属原子。如果第二导电图案 39包括多晶娃，则娃化层40可以包括钴。
[0128] 在硅化层40之上形成保护层41。在硅化层40之上保形地形成保护层41。保护 层41防止硅化层在后续的硅化工艺期间受破坏。保护层41可以包括金属氮化物。保护层 41可以包括含钛层。保护层41可以包括氮化钛。可以通过将钛和氮化钛层叠来形成保护 层41。
[0129] 参见图6H，执行第一次退火工艺42A。此时，因为由于第一次退火工艺42A而发生 硅化反应，所以第二导电图案39与硅化层40反应以形成欧姆接触层43A。换言之，在第二 导电图案39和硅化层40之间的界面处发生硅化反应，由此形成包括金属硅化物层的欧姆 接触层43A。第一次退火工艺42A可以在至少200°C以上的温度执行，以在第二导电图案39 和硅化层40之间发生硅化反应。第一次退火工艺42A包括快速热退火（RTA)工艺。经由 第一次退火工艺42A，第二导电图案39中的硅与硅化层40中的金属反应以形成欧姆接触层 43A。欧姆接触层43A可以包括金属硅化物。欧姆接触层43A可以包括硅化钴。在本实施 方式中，欧姆接触层43A可以包括具有C 〇Six相的硅化钴。优选地，第一次退火工艺42A在 大约400°C至大约600°C的温度范围执行。经由第一次退火工艺42A，为硅化钴的欧姆接触 层43A被形成为具有C 〇Six相，X为大约0. 1至大约1. 5。
[0130] 在形成欧姆接触层43A之后，可以通过剥离工艺44来去除未反应的硅化层40A，如 下所述。
[0131] 参见图61，执行剥离工艺44以去除保护层41和任何未反应的硅化层40A。可以利 用湿化学药品经由清洁工艺来执行剥离工艺44。例如，可以利用基于H 2S04 (SPM)或ΝΗ40Η (SC-1)的化学药品来执行清洁工艺。由于保护层41和牺牲间隔件38包括氮化钛，所以牺 牲间隔件38也通过剥离工艺44而被去除。结果，保护层41、未反应的硅化层40A以及牺牲 间隔件38利用一个剥离工艺来去除。因此，可以将周围结构的损失最小化，并且可以简化 工艺。
[0132] 如上所述，通过剥离工艺44来去除牺牲间隔件38。通过牺牲间隔件38的去除而 保留的空间形成气隙45。由于气隙45是在执行剥离工艺44的同时形成的，所以不会发生 气隙45的损失。
[0133] 气隙45形成在第一导电图案32和第二导电图案39之间，并且在第一导电图案32 和第二导电图案39之间形成包括气隙间隔件35的绝缘结构。
[0134] 参见图6J，执行第二次退火工艺42B。第二次退火工艺42B可以包括快速热退火 (RTA)工艺。第二次退火工艺42B可以在比第一次退火工艺42A高的温度执行。第二次退 火工艺42B在大约600°C至大约800°C的温度范围执行。欧姆接触层43A通过第二次退火 工艺42B而相变。相变的欧姆接触层由附图标记43来表示。换言之，经由第一次退火工艺 42A，形成硅化钴具有C 〇Six相（X为大约0. 1至大约1. 5)的欧姆接触层43A。经由第二次 退火工艺42B，将硅化钴具有C〇Six相（x=大约0. 1?大约1. 5)的欧姆接触层43A改变成 硅化钴具有C〇Si2相的欧姆接触层43。供作参考，在硅化钴之中，具有C 〇Si2相的硅化钴具 有最低的电阻率。
[0135] 由于C〇Si2相的硅化钴用作欧姆接触层43,所以可以改善接触电阻，并且还可以形 成即使在具有细线宽的开口部37的狭小面积中也具有足够低的电阻的硅化钴。
[0136] 图7说明用于覆盖气隙的示例性方法。
[0137] 参见图7,在包括气隙45和欧姆接触层43的所得结构的整个表面之上形成第三导 电图案46。第三导电图案46被形成为覆盖气隙45。在这种情况下，第三导电图案46可以 阻挡气隙45的入口而不填充气隙45,因为气隙45的空间窄。在欧姆接触层43之上形成 第三导电图案46以填充开口部37,而不填充气隙45。另外，可以形成第三导电图案46以 覆盖欧姆接触层43的侧壁的一部分。第三导电图案46可以包括含金属层。第三导电图案 46可以包括钨层。
[0138] 为了形成第三导电图案46,在形成第三导电层以填充开口部37之后对第三导电 层(未示出)执行平坦化工艺。平坦化工艺可以包括回刻蚀工艺或化学机械抛光（CMP )工艺。
[0139] 因此，形成在开口部37中的第二导电结构47包括：第二导电图案39、欧姆接触层 43以及第三导电图案46。欧姆接触层43形成第二导电图案39和第三导电图案46之间的 欧姆接触。气隙45形成在第二导电图案39的侧壁之上。结果，在第一导电结构34和第二 导电结构47之间形成包括气隙间隔件35的绝缘结构。
[0140] 图8说明用于覆盖气隙的示例性方法。
[0141] 参见图8,在欧姆接触层43之上形成第一阻挡层图案48A、第二阻挡层图案48B以 及第三导电图案49。因而，形成在开口部37中的第二导电结构50包括：第二导电图案39、 欧姆接触层43、第一阻挡层图案48A、第二阻挡层图案48B以及第三导电图案49。欧姆接触 层43形成第二导电图案39和第三导电图案49之间的欧姆接触。第一阻挡层图案48A和 第二阻挡层图案48B防止第二导电图案39和第三导电图案49之间的相互扩散。
[0142] 气隙45形成在第二导电图案39的侧壁之间。结果，在第一导电结构34和第二导 电结构50之间形成包括气隙间隔件35的绝缘结构。
[0143] 利用电离金属等离子体的物理气相沉积（PVD-MP)方法来形成第一阻挡层图案 48A以覆盖气隙45而不填充气隙45。经由PVD-MP方法，通过将溅射的目标金属电离来改 善电离的金属的线性，由此改善台阶覆盖性。第一阻挡层图案48A包括含钛层。第一阻挡层 图案48A可以包括钛层。钛层可以利用PVD-MP方法来形成(在下文中，利用PVD-MP方法 形成的钛层被称作为PVD-MP Ti)。通过利用PVD-MP方法，形成覆盖欧姆接触层43的顶 表面和欧姆接触层43的侧壁的一部分的第一阻挡层48A。结果，由于第一阻挡层图案48A 和欧姆接触层43之间的接触面积增大，所以改善了接触电阻。
[0144] 随后，在第一阻挡层图案48A之上形成第二阻挡层图案48B。第二阻挡层图案48B 可以包括含钛层。第二阻挡层图案48B可以包括氮化钛（TiN)层。第二阻挡层图案48B利 用化学气相沉积（CVD)方法来形成(在下文中，利用CVD方法形成的TiN层被称作为CVD TiN)。因此，由于第二阻挡层图案48B具有良好的台阶覆盖性，所以第二阻挡层图案48B被 形成为具有均匀的厚度。
[0145] 如上所述，通过将第一阻挡层48A和第二阻挡层48B层叠来形成阻挡层。通过将 PVD-MP Ti和CVD TiN层叠来形成阻挡层。
[0146] 图7和图8中所示的第二导电结构47和50可以包括接触插塞、电极、储存节点接 触插塞等。在储存节点接触插塞的情况下，第二导电结构47和50可以包括硅插塞、欧姆接 触层以及金属插塞的层叠结构。另外，可以在硅插塞的周围形成气隙45。第二导电结构47 和50可以包括位线、金属互连、栅电极、字线等。
[0147] 通过形成气隙45,第一导电结构34与第二导电结构47和50之间的寄生电容减 小。
[0148] 此外，通过在形成气隙45之前形成欧姆接触层43,可以保证足够形成第三导电图 案46和49的空间。另外，通过扩大面积以形成欧姆接触层43,可以改善接触电阻。
[0149] 此外，由于第一阻挡层图案48A和欧姆接触层43之间的接触面积增大，所以可以 进一步改善接触电阻。
[0150] 图9A至图9D说明一个比较性实例。
[0151] 参见图9A，在衬底之上形成多个第一导电结构34。第一导电结构34中的每个包 括第一导电图案32和硬掩模图案33。
[0152] 在第一导电结构34之间形成开口部(未示出）之后，在第一导电结构34的侧壁之 上形成间隔件35。
[0153] 随后，形成凹陷的第二导电图案39和凹陷的牺牲间隔件38。
[0154] 参见图9B，通过去除凹陷的牺牲间隔件38来形成气隙45。
[0155] 参见图9C，形成覆盖间隔件45A以覆盖气隙45。
[0156] 参见图9D，在凹陷的第二导电图案39之上形成欧姆接触层43B、阻挡层图案48、以 及第三导电图案49A。
[0157] 在该比较性实例中，牺牲间隔件38可以由氧化硅、氮化硅、氮化钛等形成。为了形 成气隙45,应用湿法刻蚀工艺以去除牺牲间隔件38。
[0158] 然而，在该比较性实例中，如果为了稳定地覆盖气隙45而增大覆盖间隔件45A的 厚度，则用于第三导电图案49A的空间W和用于欧姆接触层43B的形成面积变得显著地减 小。结果，接触电阻可能显著地增大。
[0159] 具体地，在该比较性实例中，如果在形成覆盖间隔件45A时覆盖间隔件45A的厚度 减小，则气隙45开放。
[0160] 此外，在该比较性实例中，由于在用于形成欧姆接触层43B和第三导电图案49A的 工艺之后的剥离工艺和清洁工艺的缘故，覆盖间隔件45A被破坏和损失，由此暴露出气隙 45。因此，阻挡层图案48和第三导电图案49A流入气隙45而填充气隙。
[0161] 在该比较性实例中，由于用于去除牺牲间隔件38以形成气隙45的剥离工艺和用 于去除未反应的残留物层和保护层的剥离工艺的缘故，周围结构被破坏和损失。
[0162] 然而，在本发明的实施方式中，由于提前形成欧姆接触层43A且形成气隙45,所以 用于欧姆接触层43A的形成面积变大。结果，可以改善接触电阻。另外，由于气隙45是利 用第一阻挡层图案48A来覆盖的，所以可以保证足够形成第三导电图案49的空间。结果， 通过扩大面积以形成欧姆接触层43A，可以改善接触电阻。另外，气隙45是利用一个剥离工 艺44形成的，并且通过第一阻挡层图案48A来覆盖。因此，通过减少剥离工艺的次数，可以 最小化周围结构的损耗。
[0163] 图10A说明半导体器件实施方式的示例性存储器单元。图10B是存储器单元的沿 着图10A的线A-A'截取的截面图。图10C是存储器单元的沿着图10B的线B-B'截取的截 面图。
[0164] 供作参考，图10A中所示的存储器单元可以包括DRAM存储器单元。
[0165] 参见图10A至图10C，有源区303通过衬底301中的器件隔离区302来限定。如图 10C中所示，栅沟槽321被形成为横跨有源区303。栅电介质层322沿着栅沟槽321的表面 形成。掩埋栅电极323形成在栅电介质层322之上以部分地填充栅沟槽321。尽管未示出， 但是源极/漏极区形成在衬底301中。密封层324形成在掩埋栅电极323之上。形成有位 线结构310,所述位线结构310包括沿着与掩埋栅电极323交叉的方向延伸的位线307。
[0166] 位线结构310包括：位线307、位线硬掩模308、以及位线间隔件309。位线307通 过位线接触插塞306与有源区303耦接。位线接触插塞306形成在位线接触孔305中，所 述位线接触孔305形成在第一层间绝缘层304中。
[0167] 形成有与有源区303耦接的储存节点接触插塞312。储存节点接触插塞312形成 在穿过第一层间绝缘层304和第二层间绝缘层304A的储存节点接触孔311中。储存节点 接触插塞312可以包括：第一插塞313、欧姆接触层314、第一阻挡层图案315、第二阻挡层 图案316以及第二插塞317。第一插塞313可以包括娃插塞，所述娃插塞包括多晶娃。第二 插塞317可以包括金属插塞，所述金属插塞包括鹤。
[0168] 在储存节点接触插塞312和位线307之间形成有包括气隙318和间隔件319的绝 缘结构。气隙318通过第一阻挡层图案315来覆盖。气隙318和第一阻挡层图案315可以 通过以上参照图1至图8的描述来形成。第一阻挡层图案315的形成在欧姆接触层314的 顶表面之上和侧壁的一部分之上的部分具有第一厚度T1。第一阻挡层图案315的形成在限 定储存节点接触孔311的侧壁之上和气隙318之上的部分具有第二厚度T2。第一厚度T1 比第二厚度T2厚。第一阻挡层图案315可以包括通过PVD-MP方法形成的钛层。第二阻 挡层图案316可以包括通过CVD方法形成的氮化钛（TiN)层。
[0169] 电容器的储存节点320形成在储存节点接触插塞312之上。储存节点320包括柱 型。尽管未示出，但是在储存节点320之上还可以形成电介质层和板极节点。在另一个实 施方式中，储存节点320可以具有圆柱形。
[0170] 如上所述，存储器单元包括掩埋栅型晶体管，所述掩埋栅型晶体管包括：掩埋栅电 极323、位线307、储存节点接触插塞312以及电容器。
[0171] 储存节点接触插塞312通过气隙318与位线307的侧壁分开。因此，位线307和 储存节点接触插塞312之间的寄生电容减小。
[0172] 图11A和图11B说明对图10A至图10C的存储器单元的修改。图11B是存储器单 元的沿着图11A的线A-A'截取的截面图。
[0173] 参见图11A和图11B，在限定储存节点接触孔311的侧壁之上形成有气隙318,而 不形成间隔件。即，可以在图11A和图11B中省略图10A中所示的间隔件319。在修改的实 施方式中，当省略间隔件319时，欧姆接触层314的形成面积和第二插塞317的插塞面积可 以增大，因为第一插塞313的线宽增大。因此，包括第一插塞313的储存节点接触插塞312 的线宽增大。通过增大储存节点接触插塞312的线宽，储存节点320和储存节点接触插塞 312之间的覆盖余量增大。
[0174] 图12A至图12J说明用于制造存储器单元的示例性方法。
[0175] 参见图12A，衬底51可以包括硅。衬底51可以包括硅衬底、硅锗衬底等。此外，衬 底51可以包括绝缘体上硅（SOI)衬底。
[0176] 在衬底51中形成器件隔离区52。通过浅沟槽隔离（STI)工艺来形成器件隔离区 52。通过器件隔离区52来限定有源区53。可以通过顺序地层叠壁氧化物、内衬以及填充材 料来形成器件隔离区52。内衬可以包括氮化硅、氧化硅等。氮化硅可以包括Si3N4，氧化硅 可以包括Si0 2。填充材料可以包括氧化硅，诸如旋涂电介质（S0D)。此外，填充材料可以包 括氮化硅。在可替选的实施方式中，用作内衬的氮化硅可以用作填充材料。
[0177] 尽管未示出，但是在形成器件隔离区52之后，可以形成掩埋栅电极（图10C中所示 的附图标记323)。
[0178] 在下文中，参见图10C，描述了用于形成掩埋栅电极的方法。
[0179] 首先，刻蚀衬底301以形成栅沟槽321。然后，在栅沟槽321中形成掩埋栅电极 323。在掩埋栅电极323之上形成密封层324。在形成掩埋栅电极323之前，可以沿着栅沟 槽321的表面形成栅电介质层322。可以通过在形成含金属层以填充栅沟槽321之后回刻 蚀含金属层来形成掩埋栅电极323。含金属层可以包括金属，诸如钛、钽、钨等。含金属层可 以包括氮化钽（TaN)、氮化钛（TiN)、氮化钨（WN)或钨（W)。例如，掩埋栅电极323可以具有 TiN、TaN或W的单层结构，或者具有通过在TiN或TaN之上层叠 W而形成的TiN/W或TaN/W 的双层结构。此外，掩埋栅电极323可以具有在WN之上层叠 W的WN/W的双层结构。另外， 掩埋栅电极323可以包括低电阻金属材料。密封层324可以用于在后续的工艺期间保护掩 埋栅电极323。密封层324可以包括绝缘材料。密封层324可以包括氮化硅。在形成密封 层324之后，可以在有源区303中形成源极/漏极区。因而，形成包括掩埋栅电极的掩埋栅 型晶体管。
[0180] 再次参见图12A，在衬底51的整个表面之上形成第一层间绝缘层54。第一层间绝 缘层54可以包括氮化硅、氧化硅等。可以在第一层间绝缘层54之上形成包括氮化硅的刻 蚀停止层(未示出）。
[0181] 刻蚀第一层间绝缘层54来形成位线接触孔55以暴露出衬底51的一部分的表面。 掩模图案(未示出）可以用作刻蚀掩模以形成位线接触孔55。在形成位线接触孔55之后， 可以将有源区53凹陷成某一深度。因而，有源区53与形成在位线接触孔55中的位线接触 插塞56之间的接触面积可以增大。被位线接触孔55暴露出的有源区53可以包括掩埋栅 型晶体管的源极区或漏极区。
[0182] 在位线接触孔55中形成位线接触插塞56。形成位线接触插塞56以填充位线接触 孔55。在包括第一层间绝缘层54的所得结构的整个表面之上形成导电层（未不出）之后， 对导电层执行平坦化工艺，由此形成位线接触插塞56。位线接触插塞56可以包括多晶硅层 或金属层。
[0183] 在位线接触插塞56之上形成位线57和位线硬掩模58。在可替选的实施方式中， 如果位线57和位线硬掩模58被调整成具有比位线接触孔55的线宽小的线宽，则可以刻蚀 位线接触插塞56。在这种情况下，尽管因为位线接触插塞56被刻蚀而可能暴露出位线接 触孔55的侧壁，但是可以利用位线间隔件59来填充暴露的侧壁。位线57可以包括含金属 层，诸如钨。位线硬掩模58可以包括氮化硅。
[0184] 在位线57和位线硬掩模58的侧壁之上形成位线间隔件59。位线间隔件59可以 包括氮化硅。
[0185] 如上所述，在形成位线间隔件59之后，形成了包括位线57、位线硬掩模58、以及位 线间隔件59的位线结构60。
[0186] 在包括位线结构60的所得结构的整个表面之上形成第二层间绝缘层61。另外，可 以将第二层间绝缘层61图案化或平坦化以填充相邻的位线结构60之间的空间。
[0187] 参见图12B，利用掩模图案(未示出）作为刻蚀掩模来刻蚀第二层间绝缘层61和第 一层间绝缘层54。因此，在相邻的位线结构60之间形成储存节点接触孔62。位线结构60 可以通过储存节点接触孔62而自对准。因而，相邻的位线结构60的侧壁通过储存节点接 触孔62而被暴露。衬底51的一部分的表面通过储存节点接触孔62而被暴露。被储存节 点接触孔62暴露的有源区53可以包括掩埋栅型晶体管的源极区或漏极区。尽管未示出， 但是可以执行后续的湿法刻蚀以延长储存节点接触孔62的下部。此时，各向同性地刻蚀第 一层间绝缘层54的一部分。
[0188] 参见图12C，在储存节点接触孔62的侧壁之上形成间隔件63和牺牲间隔件64A。 例如，形成绝缘层(未示出)和牺牲层(未示出）。然后，回刻蚀牺牲层以形成牺牲间隔件64A。 回刻蚀被牺牲间隔件64A暴露的绝缘层以在限定储存节点接触孔62的侧壁上形成间隔件 63。通过形成牺牲间隔件64A，暴露出在储存节点接触孔62之下的有源区53的表面。在可 替选的实施方式中，可以形成牺牲间隔件64A而不形成间隔件63。在这种情况下，储存节点 接触插塞的线宽可以增大。
[0189] 参见图12D，在储存节点接触孔62中形成第一插塞65。第一插塞65被形成为填 充储存节点接触孔62的一部分。换言之，第一插塞65被形成为在储存节点接触孔62中凹 陷。在所得结构的整个表面之上形成导电层(未示出）以填充储存节点接触孔62,并且通过 将导电层凹陷来形成第一插塞65。第一插塞65可以具有比位线57的顶表面高的凹陷表 面。可以调整第一插塞65的凹陷表面的高度以将与位线57的相对面积最小化。因此，第 一插塞65和位线57之间的寄生电容可以减小。第一插塞65可以包括含娃层。第一插塞 65可以包括多晶娃层。第一插塞65可以包括娃插塞。
[0190] 在将第一插塞65凹陷之后暴露出牺牲间隔件64A的一部分。
[0191] 接着，将牺牲间隔件64A凹陷以形成牺牲间隔件64。选择性地刻蚀牺牲间隔件64A 以便形成凹陷的牺牲间隔件64。将第一插塞65被凹陷之后暴露出的牺牲间隔件64A的部 分凹陷成某一深度。牺牲间隔件64的顶表面可以具有与第一插塞65的顶表面大体相同的 高度。在可替选的实施方式中，可以通过将牺牲间隔件64A和导电层同时凹陷来形成牺牲 间隔件64和第一插塞65。
[0192] 参见图12E，在包括牺牲间隔件64的所得结构的整个表面之上形成硅化层66。在 包括牺牲间隔件64的所得结构的整个表面之上保形地形成硅化层66。硅化层66包括如下 材料：其将通过与第一插塞65的娃化反应而形成金属娃化物。娃化层66可以包括娃化金 属层。硅化金属层可以包括含金属层，所述含金属层包含诸如钴的金属原子。如果第一插 塞65包括多晶娃，则娃化层66可以包括钴。
[0193] 在硅化层66之上形成保护层67。在硅化层66之上保形地形成保护层67。保护 层67防止硅化层在后续的硅化工艺期间受破坏。保护层67可以包括金属氮化物。保护层 67可以包括含钛层。保护层67可以包括氮化钛。可以通过将钛和氮化钛层叠来形成保护 层67。
[0194] 参见图12F，执行第一次退火工艺68A。此时，因为由于第一次退火工艺68A而发 生娃化反应，所以第一插塞65与娃化层66反应以形成欧姆接触层69A。换言之，在第一插 塞65和硅化层66之间的界面处发生硅化反应，由此形成包括金属硅化物层的欧姆接触层 69A。第一次退火工艺68A可以在至少200°C以上的温度执行，以引起第一插塞65和娃化层 66之间的硅化反应。第一次退火工艺68A可以包括快速热退火（RTA)工艺。经由第一次退 火工艺68A，第一插塞65中的娃与娃化层66中的金属反应以形成欧姆接触层69A。欧姆接 触层69A可以包括金属硅化物。欧姆接触层69A可以包括硅化钴。欧姆接触层69A可以包 括具有C 〇Six相的硅化钴。优选地，第一次退火工艺68A在大约400°C至大约600°C的温度 范围执行。经由第一次退火工艺68A,为娃化钴的欧姆接触层69A被形成为具有CoSi x相， x为大约0. 1至大约1. 5。
[0195] 在形成欧姆接触层69A之后，任何未反应的硅化层可以保留下来，由附图标记66A 来表示。
[0196] 参见图12G，执行剥离工艺70以去除保护层67和任何未反应的硅化层66A。剥 离工艺70可以利用湿化学药品经由清洁工艺来执行。例如，清洁工艺可以利用基于H 2S04 (SPM)或NH40H (SC-1)的化学药品来执行。由于保护层67和牺牲间隔件64包括氮化钛， 所以牺牲间隔件64也经由剥离工艺70而被去除。结果，保护层67、未反应的硅化层66A、 以及牺牲间隔件64利用一个剥离工艺来去除。因此，可以最小化周围结构的损失，并且可 以简化工艺。另外，可以最小化位线硬掩模58和位线间隔件59的损失。
[0197] 如上所述，牺牲间隔件64经由剥离工艺70来去除，并且通过去除牺牲间隔件64 而形成的空间成为气隙71。由于在执行剥离工艺70的同时形成气隙71，所以不会产生气 隙71的损失。
[0198] 气隙71形成在第一插塞65和储存节点接触孔62的侧壁之间，并且在第一插塞65 和位线结构60之间形成包括气隙间隔件63的绝缘结构。
[0199] 参见图12H，执行第二次退火工艺68B。第二次退火工艺68B包括快速热退火（RTA) 工艺。第二次退火工艺68B可以在比第一次退火工艺68A高的温度执行。第二次退火工 艺68B在大约600°C至大约800°C的温度范围执行。欧姆接触层69A通过第二次退火工艺 68B而相变。因而，相变的欧姆接触层由附图标记69来表示。换言之，经由第一次退火工 艺68A，形成硅化钴具有CoSi x相（X为大约0. 1至大约1. 5)的欧姆接触层69A。经由第二 次退火工艺68B，硅化钴具有C〇Six相（x=大约0. 1?大约1. 5)的欧姆接触层69A被相变 成硅化钴具有C〇Si2相的欧姆接触层69。供作参考，在硅化钴之中，具有C 〇Si2相的硅化钴 具有最低的电阻率。
[0200] 由于具有C〇Si2相的硅化钴用作欧姆接触层69,所以可以改善接触电阻，并且还 可以形成即使在具有细线宽的储存节点接触孔62的狭小面积中也具有足够低电阻的硅化 钴。
[0201] 参见图121，形成导电结构以覆盖欧姆接触层69和气隙。导电结构包括：第一阻 挡层图案72、第二阻挡层图案73以及第二插塞74。
[0202] 首先，形成第一阻挡层图案72以覆盖气隙71。调整第一阻挡层图案72的厚度以 覆盖气隙71而不填充气隙71。通过调整第一阻挡层图案72的厚度，第一阻挡层图案72可 以覆盖欧姆接触层69的顶表面和欧姆接触层69的侧壁的一部分。为了调整第一阻挡层图 案72的厚度，可以使用电离金属等离子体的物理气相沉积（PVD-MP)方法。第一阻挡层图 案72可以包括含钛层。第一阻挡层图案72可以包括钛层。钛层可以利用PVD-MP方法来 形成(在下文中，利用PVD-IMP方法形成的钛层被称作为PVD-IMP Ti)。第一阻挡层图案72 的形成在欧姆接触层69的顶表面之上和欧姆接触层69的侧壁的一部分之上的部分具有第 一厚度T1。第一阻挡层图案72的形成在储存节点接触孔62的侧壁之上和气隙71之上的 部分具有第二厚度T2。结果，通过利用PVD-MP方法来调整第一阻挡层图案72的厚度，第 一阻挡层图案72和欧姆接触层69之间的接触面积增大，并且因为第一阻挡层图案72之间 的接触面积增大而改善了接触电阻。
[0203] 随后，在第一阻挡层图案72之上形成第二阻挡层图案73。第二阻挡层图案73可 以包括含钛层。第二阻挡层图案73可以包括氮化钛（TiN)层。第二阻挡层图案73利用化 学气相沉积（CVD)方法来形成(在下文中，利用CVD方法形成的TiN层被称作为CVD TiN)。 因此，由于第二阻挡层图案73具有良好的台阶覆盖性，所以第二阻挡层图案73被形成为具 有均匀的厚度。
[0204] 形成第二插塞74以在第二阻挡层图案73之上填充储存节点接触孔62。第二插塞 74可以包括含金属层。第二插塞74可以包括鹤层。第二插塞74可以是金属插塞。
[0205] 如上所述，在欧姆接触层69之上形成第一阻挡层图案72、第二阻挡层图案73、以 及第二插塞74。因而，形成在储存节点接触孔62中的储存节点接触插塞75可以包括：第 一插塞65、欧姆接触层69、第一阻挡层图案72、第二阻挡层图案73以及第二插塞74。欧姆 接触层69形成第一插塞65和第二插塞74之间的欧姆接触。第一阻挡层图案72和第二阻 挡层图案73防止第一插塞65和第二插塞74之间的相互扩散。当第一插塞65包括含硅层 并且第二插塞74包括含金属层时，第一插塞65和第二插塞74形成半导体存储器件-金属 插塞结构。
[0206] 气隙71形成在第一插塞65与储存节点接触孔62的侧壁之间。结果，在储存节点 接触插塞75与位线结构60之间形成包括"气隙71-间隔件63"的绝缘结构。气隙71被第 一阻挡层图案72覆盖。
[0207] 在可替选的示例性实施方式中，仅利用第二插塞74来覆盖气隙71和欧姆接触层 69 〇
[0208] 参见图12J，在储存节点接触插塞75之上形成储存节点76。尽管未示出，但是还 可以在储存节点76之上形成电介质层和板极节点。储存节点76被形成为具有柱型。在另 一个实施方式中，储存节点76可以具有圆柱形。
[0209] 示例性半导体器件可以应用于DRAM (动态随机存取存储器)。然而，不限制于此， 可以将半导体器件应用于SRAM (静态随机存取存储器)、快闪存储器、FeRAM (铁电随机存取 存储器)、MRAM (磁性随机存取存储器)、PRAM (相变随机存取存储器）等。
[0210] 图13是示例性存储卡的示意图。
[0211] 参见图13,存储卡400可以包括控制器410和存储器420。控制器410和存储器 420可以交换电信号。例如，存储器420和控制器410可以根据控制器410的命令来交换数 据。因此，存储卡400可以将数据储存在存储器420中，或者将数据从存储器420输出到外 部。存储器420可以包括上述的气隙。存储卡400可以用作各种便携式设备的数据储存媒 介。例如，存储卡400可以包括：记忆棒卡、智能媒体卡（SM)、安全数码卡（SD)、迷你安全数 码卡(迷你 SD)、或者多媒体卡（MMC)。
[0212] 图14是说明示例性电子系统的框图。
[0213] 参见图14,电子系统500可以包括经由总线540来执行数据通信的处理器510、输 入/输出设备530、以及芯片520。处理器510用于执行编程操作并且控制电子系统500。 输入/输出设备530可以用于输入或输出电子系统500的数据。电子系统500可以与外部 设备连接，例如，个人计算机或网络，并且经由输入/输出设备530来与外部设备交换数据。 芯片520可以储存用于处理器500的操作的码和数据，并且可以处理由处理器510分配的 一部分操作。例如，芯片520可以包括上述气隙。电子系统500可以形成需要芯片520的 各种电子控制设备。例如，可以将电子系统500应用于移动电话、MP3播放器、导航系统、固 态盘（SSD)或者家用电器。
[0214] 根据上述示例性实施，由于在导电结构之间形成了气隙，所以可以通过气隙的低 介电常数来减小寄生电容。
[0215] 此外，根据上述示例性实施方式，由于气隙和欧姆接触层是经由一个剥离工艺同 时形成的，所以可以稳定地实现气隙，而周围结构没有损失。
[0216] 此外，根据上述示例性实施方式，由于气隙是利用阻挡层图案来覆盖的，所以可以 稳定地实现气隙。
[0217] 根据上述示例性实施方式，通过增大插塞的插塞面积和欧姆接触层的形成面积， 可以改善接触电阻。
[0218] 最后，根据上述示例性实施方式，寄生电容和接触电阻都可改善。
[0219] 尽管已经出于说明的目的描述了各种示例性实施方式，但是对本领域技术人员显 然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变 化和修改。
[0220] 通过以上实施例可以看出，本申请提供了以下的技术方案。
[0221] 1. 一种制造半导体器件的方法，所述方法包括以下步骤：
[0222] 在衬底之上形成绝缘层；
[0223] 在所述绝缘层中形成开口部；
[0224] 在所述开口部的侧壁之上形成牺牲间隔件；
[0225] 在所述开口部的下部将第一导电图案形成在所述牺牲间隔件之上；
[0226] 在所述第一导电图案之上形成欧姆接触层；
[0227] 通过去除所述牺牲间隔件来形成气隙；
[0228] 通过在所述欧姆接触层之上形成阻挡层来覆盖所述气隙；以及
[0229] 在所述阻挡层之上形成第二导电图案以填充所述开口部的上部。
[0230] 2.如技术方案1所述的方法，其中，所述阻挡层的形成在所述欧姆接触层的顶表 面之上和侧壁之上的部分具有第一厚度，并且所述阻挡层的在所述气隙之上形成在所述开 口部的侧壁之上的部分具有比所述第一厚度小的第二厚度。
[0231] 3.如技术方案1所述的方法，其中，覆盖所述气隙还包括以下步骤：
[0232] 在所述欧姆接触层之上形成第一阻挡层以覆盖所述气隙，其中，所述第一阻挡层 覆盖所述欧姆接触层的顶表面和侧壁，并且覆盖所述开口部的侧壁；以及
[0233] 在所述第一阻挡层之上形成第二阻挡层。
[0234] 4.如技术方案1所述的方法，其中，所述第一阻挡层通过电离金属等离子体的物 理气相沉积方法来形成。
[0235] 5.如技术方案1所述的方法，其中，所述第二阻挡层通过化学气相沉积方法来形 成。
[0236] 6.如技术方案1所述的方法，其中，所述第一导电图案、所述欧姆接触层、以及所 述第二导电图案形成插塞。
[0237] 7.如技术方案1所述的方法，其中，所述第一导电图案包括硅，所述第二导电图案 包括金属。
[0238] 8.如技术方案1所述的方法，还包括以下步骤：
[0239] 在形成所述气隙之后执行退火工艺以引起所述欧姆接触层中的相变。
[0240] 9.如技术方案8所述的方法，其中，所述欧姆接触层包括具有CoSix相的硅化钴， 其中x=大约〇. 1至大约1. 5,并且其中，引起所述欧姆接触层中的相变还包括以下步骤：
[0241] 通过所述退火工艺来将具有所述CoSix相的硅化钴改变成具有CoSi2相的硅化钴， 其中x=大约0. 1至大约1. 5。
[0242] 10. -种制造半导体器件的方法，包括以下步骤：
[0243] 在衬底之上形成多个第一导电图案；
[0244] 在包括所述第一导电图案的所述衬底的整个表面之上形成绝缘层；
[0245] 通过刻蚀所述绝缘层而在所述第一导电图案之间形成开口部；
[0246] 在所述开口部的侧壁之上形成牺牲间隔件；
[0247] 在所述开口部的下部将第二导电图案形成在所述牺牲间隔件之上；
[0248] 在所述第二导电图案之上形成欧姆接触层；
[0249] 通过去除所述牺牲间隔件来形成气隙；
[0250] 通过在所述欧姆接触层之上形成阻挡层来覆盖所述气隙；以及
[0251] 在所述阻挡层之上形成第三导电图案以填充所述开口部的上部。
[0252] 11.如技术方案10所述的方法，覆盖所述气隙还包括以下步骤：
[0253] 在所述欧姆接触层之上形成第一阻挡层以覆盖所述气隙，其中，所述第一阻挡层 覆盖所述欧姆接触层的顶表面和侧壁，并且覆盖所述开口部的侧壁；以及
[0254] 在所述第一阻挡层之上形成第二阻挡层。
[0255] 12.如技术方案11所述的方法，其中，所述第一阻挡层的形成在所述欧姆接触层 的顶表面之上和侧壁之上的部分具有第一厚度，并且所述第一阻挡层的在所述气隙之上形 成在所述开口部的侧壁之上的部分具有比所述第一厚度小的第二厚度。
[0256] 13.如技术方案11所述的方法，其中，所述第一阻挡层通过电离金属等离子体的 物理气相沉积方法来形成。
[0257] 14.如技术方案11所述的方法，其中，所述第一阻挡层或者所述第二阻挡层包括 含钛材料。
[0258] 15.如技术方案10所述的方法，还包括以下步骤：
[0259] 在形成所述气隙之后执行退火工艺以引起所述欧姆接触层中的相变。
[0260] 16.如技术方案15所述的方法，其中，所述欧姆接触层包括具有的硅化 钴，其中x=大约0. 1至大约1. 5,并且其中，引起所述欧姆接触层中的相变还包括以下步 骤：
[0261] 通过所述退火工艺来将具有所述C〇Sij@的硅化钴改变成具有C〇Si 2相的硅化钴， 其中x=大约0. 1至大约1. 5。
[0262] 17.如技术方案10所述的方法，其中，所述多个第一导电图案包括多个位线，所述 第二导电图案、所述欧姆接触层以及所述第三导电图案构成储存节点接触插塞。
[0263] 18.如技术方案10所述的方法，其中，所述第二导电图案包括含硅材料，所述第三 导电图案包括含金属材料。
[0264] 19.如技术方案10所述的方法，还包括以下步骤：
[0265] 在形成所述多个第一导电图案之前，形成包括掩埋在所述衬底中的栅电极的掩埋 栅型晶体管。
[0266] 20.如技术方案10所述的方法，还包括以下步骤：
[0267] 在所述第三导电图案之上形成电容器。
【权利要求】
1. 一种制造半导体器件的方法，所述方法包括以下步骤： 在衬底之上形成绝缘层； 在所述绝缘层中形成开口部； 在所述开口部的侧壁之上形成牺牲间隔件； 在所述开口部的下部将第一导电图案形成在所述牺牲间隔件之上； 在所述第一导电图案之上形成欧姆接触层； 通过去除所述牺牲间隔件来形成气隙； 通过在所述欧姆接触层之上形成阻挡层来覆盖所述气隙；以及 在所述阻挡层之上形成第二导电图案以填充所述开口部的上部。
2. 如权利要求1所述的方法，其中，所述阻挡层的形成在所述欧姆接触层的顶表面之 上和侧壁之上的部分具有第一厚度，并且所述阻挡层的在所述气隙之上形成在所述开口部 的侧壁之上的部分具有比所述第一厚度小的第二厚度。
3. 如权利要求1所述的方法，其中，覆盖所述气隙还包括以下步骤： 在所述欧姆接触层之上形成第一阻挡层以覆盖所述气隙，其中，所述第一阻挡层覆盖 所述欧姆接触层的顶表面和侧壁，并且覆盖所述开口部的侧壁；以及 在所述第一阻挡层之上形成第二阻挡层。
4. 如权利要求1所述的方法，其中，所述第一阻挡层通过电离金属等离子体的物理气 相沉积方法来形成。
5. 如权利要求1所述的方法，其中，所述第二阻挡层通过化学气相沉积方法来形成。
6. 如权利要求1所述的方法，其中，所述第一导电图案、所述欧姆接触层、以及所述第 二导电图案形成插塞。
7. 如权利要求1所述的方法，其中，所述第一导电图案包括硅，所述第二导电图案包括 金属。
8. 如权利要求1所述的方法，还包括以下步骤： 在形成所述气隙之后执行退火工艺以引起所述欧姆接触层中的相变。
9. 如权利要求8所述的方法，其中，所述欧姆接触层包括具有CoSix相的硅化钴，其中 x=大约0. 1至大约1. 5,并且其中，引起所述欧姆接触层中的相变还包括以下步骤： 通过所述退火工艺来将具有所述C〇Six相的硅化钴改变成具有C〇Si 2相的硅化钴，其中 χ=大约〇. 1至大约1. 5。
10. -种制造半导体器件的方法，包括以下步骤： 在衬底之上形成多个第一导电图案； 在包括所述第一导电图案的所述衬底的整个表面之上形成绝缘层； 通过刻蚀所述绝缘层而在所述第一导电图案之间形成开口部； 在所述开口部的侧壁之上形成牺牲间隔件； 在所述开口部的下部将第二导电图案形成在所述牺牲间隔件之上； 在所述第二导电图案之上形成欧姆接触层； 通过去除所述牺牲间隔件来形成气隙； 通过在所述欧姆接触层之上形成阻挡层来覆盖所述气隙；以及 在所述阻挡层之上形成第三导电图案以填充所述开口部的上部。
【文档编号】H01L21/768GK104103577SQ201310422333
【公开日】2014年10月15日 申请日期:2013年9月16日 优先权日:2013年4月12日
【发明者】李孝硕, 廉胜振, 林成沅, 洪承希, 李南烈 申请人:爱思开海力士有限公司