一种oled显示器件阵列基板及其制备方法
【专利摘要】本发明提供一种OLED显示器件阵列基板制备方法，通过2次掩膜和3离子掺杂工艺实现沟道区域、源极区、漏极区、LDD区、以及电容器下极板等不同功能区的掺杂，制备步骤少、工艺简单；三次掺杂步骤均在间隔有栅极绝缘层的条件下实施，可以施加相同的加速电压，节省了工艺成本，提高了工艺的稳定性和器件的良品率；而且，加速电压相同，掺杂工艺完成后不需要进行快速热处理工艺，简化了工艺步骤；半导体层图案化之前，先进行了整个半导体层的掺杂工艺，形成TFT之后，增加了TFT沟道区域的载流子迁移率，赋予阈值电压（Vth）较小的漂移值，成功补偿了TFT的空间不均性和不稳定性，使得可以通过控制通入每个像素单元的电流大小准确控制像素的明暗程度（灰阶）。
【专利说明】-种OLED显示器件阵列基板及其制备方法
【技术领域】
[0001] 本发明涉及有源矩阵有机发光显示器件领域，具体涉及一种有源矩阵有机电致发 光显示阵列基板的制备方法及该方法制备的阵列基板。
【背景技术】
[0002] 有机发光显示二极管(英文全称化ganic Li曲t-Emitting Diode,简称0L邸)是主 动发光器件，具有高对比度、广视角、低功耗、体积更薄等优点，有望成为下一代主流平板显 示技术，是目前平板显示技术中受到关注最多的技术之一。
[0003] 有源矩阵有机发光器件(英文全称Active Matrix organic li曲ting emitting display,简称AMOLED)，利用薄膜晶体管(英文全称Iliin Film hansistor，简称TFT),搭配 电容存储信号，来控制OLED的亮度和灰阶表现。每个单独的AMOLED具有完整的阴极、有机 功能层和阳极，阳极覆盖一个薄膜晶体管阵列，形成一个矩阵。薄膜晶体管阵列形成电路， 决定像素的发光情况，进而决定图像的构成。AM0L邸可大尺寸化，较省电，高解析度，面板寿 命较长，因此在显示【技术领域】得到了高度的重视。
[0004] 如图1所示，AMOLED中为了达到固定电流驱动的目的，每个像素至少需要两个TFT (T1和T2)和一个存储电容（Cs)来构成。当扫描线S1被驱动时，开关TFT (TO被开启，而 信号则由数据线D1输入电容Cs ;当Cs蓄电后，电源根据控制TFT(T2)的I-V特性与Cs的 电位供给电流W驱动OLED。当T1关闭时，驱动电路中的漏电流会导致Cs的电容值改变， 使得导通电流降低，易造成像素的明亮或灰度调整产生误差。现有技术中，一般通过在TFT 中设置LDD (英文全称为aightly doped化ain，译为；轻惨杂漏极)区域，即在沟道中靠近 漏极附件设置一个低惨杂的漏区，让其承受部分电压，来降低开关TFT关闭后的漏电流。另 夕F，设置LDD区还可W解决由TFT收缩而引起的热载流子效应。
[0005] 中国专利CN100369266C公开了一种含L孤区的TFT的制备方法，具体为；1、在衬 底上形成半导体凸块；2、形成第一光致抗蚀剂层覆盖部分该半导体层凸块，露出预定形成 源极和漏极的该半导体层区域；3、W第一光致抗蚀剂层为掩膜，对该半导体层凸块进行第 一次离子注入W形成源极区和漏极区；4、去除该第一光致抗蚀剂层；5、覆盖第一绝缘层于 该衬底与该半导体层凸块表面；6、形成第二光致抗蚀剂层于该第一绝缘层上，除露出与该 漏极区相邻的部分该半导体层凸块之外，覆盖该半导体层凸块未进行离子注入的区域；7、 W该第二光致抗蚀剂层为掩膜，对该半导体层凸块进行第二离子注入，形成惨杂浓度低于 该漏极区的一轻惨杂区；8、去除该第二光致抗蚀剂层；9、于该第一绝缘层上形成并定义刻 蚀形成一栅电极，位于该未惨杂半导体层凸块上方；10、覆盖一第二绝缘层于该衬底、第一 绝缘层与该栅极电极表面；11、在该第一与第二绝缘层中形成源极电极与漏极电极分别与 该源极区和漏极区成电性接触。
[0006] 上述TFT的制备方法工艺复杂，仅形成LDD区需要两道掩膜、两次离子注入惨杂过 程，第二次惨杂步骤中半导体层上还设置有绝缘层，使得第二次惨杂需要使用更高的加速 电压，两次惨杂步骤所使用的加速电压不一致，增加了工艺成本和工艺难度，而且工艺的稳 定性较差；另外，两次惨杂工艺所使用的加速电压不一致，为了使得注入离子在半导体层中 均匀扩散，在离子惨杂工艺完成后还需要进行快速热处理工艺，增加了制备成本和工艺难 度。
[0007] 上述专利还公开了一种含上述TFT的电致发光显示器件，现有技术中通常在上述 步骤1制备半导体凸块的同时制备电容的下极板区域；在步骤11完成后，除去电容区域的 栅极，对电容的下极板区域进行惨杂，再进行电容上基板的制备，W解决本征半导体导电率 较低，不能在需要的时间内完成充电的问题。在整个TFT和电容阵列的制备过程中涉及光 亥IJ、离子注入惨杂的步骤较多，工艺十分复杂。
[0008] 0LED器件制作工艺复杂，在阵列基板的制作过程中不但涉及TFT和电容阵列的制 备的工艺，还涉及引线互联的问题，光刻、离子注入等工艺步骤次数越多，0L邸器件的制备 成本越高、产品良率越低，因此研究如何简化TFT和电容阵列制备工艺具有重大的实际意 义。
【发明内容】
[0009] 为此，本发明所要解决的是现有技术中0L邸显示器件阵列基板制备方法复杂的 问题，提供一种工艺简单的阵列基板制备方法，及该方法所制备的阵列基板。
[0010] 为解决上述技术问题，本发明采用的技术方案如下：
[0011] 本发明所述的一种0L邸显示器件阵列基板制备方法，包括如下步骤：
[0012] S1、在包括TFT区域和电容区域的基板上依次形成半导体层和第一栅极绝缘层；
[0013] S2、在S1制得所述第一栅极绝缘层远离所述基板一侧的上方施加杂质对所述半 导体层进行第一次惨杂；
[0014] S3、直接在所述第一栅极绝缘层上形成第一半色调光致抗蚀剂层；
[0015] S4、W所述第一半色调光致抗蚀剂层为第一道掩膜，将所述半导体层和所述第一 栅极绝缘层图案化；
[0016] S5、除去所述TFT区域中源极区和漏极区所对应的所述第一半色调光致抗蚀剂层 W及所述电容区域的所述第一半色调光致抗蚀剂层，W形成第二半色调光致抗蚀剂层；
[0017] S6、在所述第二半色调光致抗蚀剂层远离所述基板一侧的上方施加杂质对所述半 导体层进行第二次惨杂，在所述半导体层（3)长度方向的两端形成杂质浓度较高的第二惨 杂区域（32)，而所述半导体层（3)中仅进行所述第一次惨杂的区域为第一惨杂区域（31);
[0018] S7、除去所述第二半色调光致抗蚀剂层，并在所述基板上形成直接覆盖所述第一 栅极绝缘层和所述半导体层的第二栅极绝缘层；
[0019] S8、直接在所述第二栅极绝缘层上形成电极层，并覆盖所述电容区域，在所述TFT 区域形成栅极图案，所述栅极的宽度大于或者小于所述第一惨杂区域的宽度；
[0020] S9、W所述栅极图案为第二道掩膜，在所述栅极远离所述基板一侧的上方施加杂 质对所述半导体层进行第H次惨杂，在所述半导体层长度方向的两端形成杂质浓度较高的 第H惨杂区域；
[0021] S10、形成覆盖所述基板、所述第二栅极绝缘层、所述栅极W及所述电容区域表面 的层间绝缘层，并在所述第一栅极绝缘层、所述第二栅极绝缘层、所述层间绝缘层中形成源 极电极与漏极电极分别与所述源极区和所述漏极区成电性接触。
[0022] 所述第一次惨杂、所述第二次惨杂、所述第H次惨杂的加速电压相同。
[0023] 所述栅极的宽度大于所述第一惨杂区域的宽度，且在所述栅极的宽度方向上，所 述栅极与所述源极区、所述漏极区在所述基板上的投影均部分重合；所述第H次惨杂所用 惨杂剂的剂量大于所述第二次惨杂所用惨杂剂的剂量，所述第二次惨杂所用惨杂剂的剂量 大于所述第一次惨杂所用惨杂剂的剂量。
[0024] 所述栅极的宽度小于所述第一惨杂区域的宽度，且在所述栅极的宽度方向上，所 述栅极在所述基板上的投影在所述第一惨杂区域在所述基板上的投影范围内，且边缘不重 合；所述第H次惨杂所用的惨杂剂的剂量小于所述第二次惨杂的惨杂剂剂量，大于所述第 一次惨杂的惨杂剂剂量。
[0025] 所述第一次惨杂、所述第二次惨杂W及所述第H次惨杂的惨杂剂相同。
[0026] 所述惨杂剂为P型离子。
[0027] 所述第一栅极绝缘层与所述第二栅极绝缘层相同或不同。
[0028] 步骤S1中所述基板与所述半导体层间还设置有缓冲层。
[0029] 所述半导体层为非晶娃层。
[0030] 步骤S1中形成所述半导体层之后，还包括将非晶娃转化为多晶娃的步骤。
[0031] 步骤S10之后还包括形成覆盖所述源极电极、所述漏极电极W及所述层间绝缘层 的像素限定层。
[0032] 步骤S8中所述电极层为高导电金属层。
[003引所述高导电金属为Al、Ti、Mo、Ag、化或其合金中的一种或多种的组合。
[0034] 本发明还提供一种上述的0L邸显示器件阵列基板制备方法所制备的0L邸阵列基 板。
[0035] 本发明的上述技术方案相比现有技术具有W下优点：
[0036] 1、本发明提供一种0L邸显示器件阵列基板制备方法，通过2次掩膜和3离子惨杂 工艺实现沟道区域、源极区、漏极区、LDD区、W及电容器下极板等不同功能区的惨杂，制备 步骤少、工艺简单；H次惨杂步骤均在间隔有栅极绝缘层的条件下实施，可W施加相同的加 速电压，节省了工艺成本，提高了工艺的稳定性和器件的良品率；而且，加速电压相同，惨杂 工艺完成后不需要进行快速热处理工艺，简化了工艺步骤；半导体层图案化之前，先进行了 整个半导体层的惨杂工艺，形成TFT之后，增加了 TFT沟道区域的载流子迁移率，赋予阔值 电压（Vth)较小的漂移值，成功补偿了 TFT的空间不均性和不稳定性，使得可W通过控制通 入每个像素单元的电流大小准确控制像素的明暗程度(灰阶)。
[0037] 2、本发明提供一种0L邸显示器件阵列基板制备方法，所述栅极的宽度大于或者 小于所述第H惨杂区域的宽度，可W根据0L邸制备工艺和设备的要求进行选择，适用范围 广。
[003引 3、本发明提供一种0L邸显示器件阵列基板，TFT沟道区域的载流子迁移率高，阔 值电压（Vth)的漂移值较小，成功补偿了 TFT的空间不均性和不稳定性，使得可W通过控制 通入每个像素单元的电流大小准确控制像素的明暗程度(灰阶)。
【专利附图】
【附图说明】
[0039]为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合 附图，对本发明作进一步详细的说明，其中
[0040] 图1现有技术中AM0LED显示器件中像素结构的等效电路图；
[0041] 图2是本发明提供的一种0L邸显示器件阵列基板制备方法流程图；
[0042] 图3是本发明所提供的一种0L邸显示器件阵列基板中像素结构示意图；
[0043] 图4至图12顺序示出实施例1所提供的一种0L邸显示器件阵列基板制备方法剖 视图；
[0044] 图13是实施例2所提供的一种0L邸显示器件阵列基板制备方法步骤S8和S9的 剖视图。
[0045] 图中附图标记表示为；1-基板、2-缓冲层、3-半导体层、31-第一惨杂区域、32-第 二惨杂区域、33-电容下极板、34-第H惨杂区域、35-LDD区、41-第一栅极绝缘层、42-第 二栅极绝缘层、51-第一半色调光致抗蚀剂层、52-第二半色调光致抗蚀剂层、61-栅极、 62-电容上极板、7-层间绝缘层、81-源极电极、82-漏极电极、9-像素限定层、10-像素区 域、S1-扫描线、D1-数据线、VI-电源线、T1-开关TFT、T2-控制TFT、Cs-存储电容。
【具体实施方式】
[0046] 为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实 施方式作进一步地详细描述。
[0047] 本发明可许多不同的形式实施，而不应该被理解为限于在此阐述的实施例。 相反，提供该些实施例，使得本公开将是彻底和完整的，并且将把本发明的构思充分传达给 本领域技术人员，本发明将仅由权利要求来限定。在附图中，为了清晰起见，会夸大层和区 域的尺寸和相对尺寸。
[004引 实施例1
[0049] 本实施例提供一种0L邸显示器件阵列基板制备方法及该方法所制备出的阵列基 板。所述阵列基本中像素结构如附图3所示，所述像素结构包括；扫描线S1，数据线D1，电 源线VI，储存电容Cs、开关TFT T1、控制TFTT2和像素区域10。
[0050] 本实施例提供的一种0L邸显示器件阵列基板制备方法流程图如附图2所示，对应 制备所述0L邸显示器件阵列基板的剖视图如顺序的图4至图12所示。
[0051] 本实施例提供的一种0L邸显示器件阵列基板制备方法，包括如下步骤：
[0052] S1、如图4所示在包括TFT区域和电容区域的基板1上依次形成缓冲层2、半导体 层3和第一栅极绝缘层41。
[0053] 所述基板1选自但不限于玻璃基板、聚合物基板或金属基板中的一种，均可W达 到本发明的目的，属于本发明的保护范围，在本实施例中优选玻璃基板；所述基板1上划分 有TFT区域、电容区域、像素区域，但H者没有清晰的边界，TFT形成与所述基板1上的TFT 区域，电容形成于所述基板1上的电容区域。缓冲层2是通过磁控姗射工艺制备的SiO,、 SiNy、SiONy中的一种或多种材料所形成的单层或多层材料结构，本实施例优选SiN层；在所 述基板1上设置缓冲层2,不但可W平坦所述基板1，还可W防止杂质离子渗透到所述基板 1中。
[0054] 所述半导体层3选自但不限于非晶娃、多晶娃、神化嫁、神化铅、错等，均可W实现 本发明的目的，属于本发明的保护范围。本实施例优选非晶娃，形成半导体层3后，采用准 分子激光退火（ELA)、固相晶化（SPC)等方法，将非晶娃转换为多晶娃层。再通过磁控姗射 工艺在所述多晶娃层上形成所述第一栅极绝缘层41，所述第一栅极绝缘层41选自但不限 于SiOy、SiNy、SiONy中的一种或多种材料形成的单层或多层材料结构，本实施例优选SiN 层。
[00巧]S2、在S1制得第一栅极绝缘层41远离基板1 一侧的上方施加P型离子B+对半导 体层3进行第一次惨杂，惨杂量为5X l〇u/cm2,加速电压为15KeV ;作为本发明的可变换实 施例，也可W施加n型离子进行惨杂。半导体层3图案化之前，先进行了整个半导体层3的 惨杂工艺，形成TFT之后，增加了 TFT沟道区域的载流子迁移率，赋予阔值电压（Vth)较小的 漂移值，成功补偿了 TFT的空间不均性和不稳定性，使得可W通过控制通入每个像素单元 的电流大小准确控制像素的明暗程度(灰阶)。
[0056] S3、如图5所示，直接在第一栅极绝缘层41上形成第一半色调光致抗蚀剂层51。
[0057] S4、如图6所示，W第一半色调光致抗蚀剂层51为第一道掩膜，将半导体层3和第 一栅极绝缘层41图案化，图左岛状结构为TFT区域，图右岛状结构为电容区域。
[0058] 第一半色调光致抗蚀剂层51不仅可W将所述半导体层3和所述第一栅极绝缘层 41图案化，而且第一半色调光致抗蚀剂层51还可W用作防止惨杂的掩模。
[0059] S5、如图7所示，采用灰化工艺除去TFT区域中源极区和漏极区所对应的第一半色 调光致抗蚀剂层51 W及电容区域的第一半色调光致抗蚀剂层51，W形成第二半色调光致 抗蚀剂层52。
[0060] S6、如图7所示，在第二半色调光致抗蚀剂层52远离基板1 一侧的上方施加P型 离子对半导体层3进行第二次惨杂，第二次惨杂步骤惨杂剂为B+，加速电压为15KeV，剂量 为5Xl〇i 4/cm2,大于第一次惨杂的惨杂剂量，将半导体层3部分电极化，形成第一惨杂区域 31和第二惨杂区域32, W及电容下极板33 ;使得晶体管区域的半导体层3被部分电极化， 电容器区域的半导体层3被完全形成为电极。因此可W同时形成半导体和电容器电极。
[0061] S7、如图8所示除去第二半色调光致抗蚀剂层52,并在基板1上形成直接覆盖第 一栅极绝缘层41和半导体层3的第二栅极绝缘层42 ;第一栅极绝缘层41与第二栅极绝缘 层42所用材料相同，设置第二栅极绝缘层42可W防止半导体层3与下一步骤将要形成的 电极层之间出现短路现象。作为本发明的可变换实施例，所述第二栅极绝缘层42也可W与 第一栅极绝缘层41不同。
[0062] S8、如图9所示，直接在第二栅极绝缘层42上形成电极层，并覆盖电容区域，在TFT 区域形成栅极图案，所述栅极61的宽度大于第一惨杂区31的宽度。所述电极层为高导电 金属层，所述高导电金属选自但不限于41、1'1、1〇、4肖、化或其合金中的一种或多种的组合， 本实施例中优选依次姗射的Mo-Al-Mo (各层厚度的比例为1:10: OH层结构的高导电金属 层为电极层。
[0063] S9、如图9所示，W栅极61为第二道掩膜，在栅极61远离基板1 一侧的上方施加 P型离子杂质B+对半导体层3进行第H次惨杂，形成第H惨杂区域34。此时对半导体层3 进行杂质惨杂，加速电压为15KeV，惨杂的剂量为5 X IQis/cm2,大于第二次惨杂工艺，由于栅 极61的自对准和本身充当掩膜的关系，电容器区域的半导体层3不会被惨杂，晶体管区第 二惨杂区域32被部分重度惨杂，形成的第H惨杂区34即为源极区和漏极区，未惨杂的第二 惨杂区域32则转化为LDD区。
[0064] SIO、如图10所示，形成覆盖基板1、第二栅极绝缘层42、栅极61 W及电容区域表 面的层间绝缘层7,所述层间绝缘层7通过磁控姗射工艺制备，选自但不限于SiOy、SiNy、 SiONy中的一种或多种形成的单层或多层材料结构，本实施例优选SiN ;并在第一栅极绝缘 层41、第二栅极绝缘层41、层间绝缘层7中形成接触孔；如图11所示，在所述接触孔中设置 源极电极81与漏极电极82分别与源极区和漏极区成电性接触，所述源极电极81与漏极电 极82为高导电金属层，所述高导电金属选自但不限于Al、Ti、Mo、Ag、化或其合金中的一种 或多种，本实施例优选依次姗射的Mo-Al-Mo (各层厚度的比例为层结构的高导 电金属层。
[0065] 如图12所示，步骤S10之后还包括形成覆盖所述源极电极81、所述漏极电极82 W 及所述层间绝缘层7的像素限定层9。像素限定层9形成在整个基板1上，W覆盖TFT和电 容器，在像素限定层9中形成像素电极的开口暴露部分，W限定像素区域10。
[0066] 所述第一次惨杂、所述第二次惨杂W及所述第H次惨杂均的惨杂剂相同，可W是P 型离子或n型离子，本实施例优选P型离子B+。
[0067] 上述实施例提供一种0L邸显示器件阵列基板制备方法，通过2次掩膜和3离子惨 杂工艺实现沟道区域、源极区、漏极区、LDD区、W及电容器下极板等不同功能区的惨杂，制 备步骤少、工艺简单。
[0068] H次惨杂步骤均在间隔有栅极绝缘层的条件下实施，可W施加相同的加速电压， 节省了工艺成本，提高了工艺的稳定性和器件的良品率；而且，加速电压相同，惨杂工艺完 成后不需要进行快速热处理工艺，简化了工艺步骤。
[006引 实施例2
[0070] 本实施例提供一种0L邸显示器件阵列基板制备方法及该方法所制备出的阵列基 板，【具体实施方式】同实施例1，唯一不同的是步骤S9中所述栅极61的宽度小于第一惨杂区 31的宽度巧日图13所示)。当沿着基板1的厚度方向观看时，所述栅极61的宽度L1小于第 一惨杂区31的宽度L2,此时对半导体层3进行第H次P型离子惨杂，惨杂的剂量为5 X 10"/ cm2,要小于第二次惨杂工艺的惨杂剂量5X IQis/cm2,，由于栅极的自对准和本身充当掩膜 的关系，电容器区域的半导体层3不会被惨杂，晶体管区域第二惨杂区域32被部分重度惨 杂，形成的第H惨杂区34中两端经过3次惨杂的区域即为源极区和漏极区；与源极区和漏 极区相邻并经过两次惨杂的区域即成为LDD区35。
[0071] 上述实施例中，所述栅极的宽度大于或者小于所述第H惨杂区域的宽度，可W根 据0L邸制备工艺和设备的要求进行选择，适用范围广。
[0072] 上述实施例中第一半色调光致抗蚀剂层51和所述第二半色调光致抗蚀剂层52中 所用半色调光致抗蚀剂均购自日本Toray公司，型号为化-1401-B。
[007引 对比例1
[0074] 与现有技术相比本发明所提供的一种0L邸显示器件阵列基板制备方法制备步骤 少、工艺简单；为了突出本发明所提供的0L邸显示器件阵列基板制备方法制备出的阵列基 板工艺稳定性高，性能优异，特设计此对比例W供参考。本对比例提供一种0L邸显示器件 阵列基板，其制备方法参见中国专利CN100369266C中的第一实施例W及现有技术。
[0075] 对比例2
[0076] 本对比例提供一种0L邸显示器件阵列基板，具体制备方法同实施例1，唯一不同 的是，不进行步骤S2的工艺，即不对所述半导体层3进行整体惨杂。
[0077] 对上述实施例和对比例中的TFT进行电性测试。
[0078] 采用半导体器件分析仪(购自安捷伦科技有限公司）对实施例和对比例中的TFT 进行载流子迁移率、导通电流、漏电流和阔值电压的测试，测试参数设置为栅极电压为 Vg=-20V?+10V，施加的源极电压为-10V。其测试结果如下表所示：
[0079]
【权利要求】
1. 一种OL邸显示器件阵列基板制备方法，其特征在于，包括如下步骤；SI、在包括TFT 区域和电容区域的基板（1)上依次形成半导体层（3 )和第一栅极绝缘层（41); 52、 在S1制得所述第一栅极绝缘层（41)远离所述基板（1)一侧的上方施加杂质对所述 半导体层（3)进行第一次惨杂； 53、 直接在所述第一栅极绝缘层（41)上形成第一半色调光致抗蚀剂层（51); 54、 W所述第一半色调光致抗蚀剂层（51)为第一道掩膜，将所述半导体层（3)和所述 第一栅极绝缘层（41)图案化； 55、 除去所述TFT区域中源极区和漏极区所对应的所述第一半色调光致抗蚀剂层（51) W及所述电容区域的所述第一半色调光致抗蚀剂层（51)，W形成第二半色调光致抗蚀剂层 (52)； 56、 在所述第二半色调光致抗蚀剂层（52 )远离所述基板（1) 一侧的上方施加杂质对所 述半导体层（3)进行第二次惨杂，在所述半导体层（3)长度方向的两端形成杂质浓度较高 的第二惨杂区域（32)，而所述半导体层（3)中仅进行所述第一次惨杂的区域为第一惨杂区 域（31); 57、 除去所述第二半色调光致抗蚀剂层（52)，并在所述基板（1)上形成直接覆盖所述 第一栅极绝缘层（41)和所述半导体层（3)的第二栅极绝缘层（42); 58、 直接在所述第二栅极绝缘层（42)上形成电极层，并覆盖所述电容区域，在所述TFT 区域形成栅极（61)图案，所述栅极（61)的宽度大于或者小于所述第一惨杂区域（31)的宽 度； 59、 W所述栅极（61)图案为第二道掩膜，在所述栅极（61)远离所述基板（1) 一侧的上 方施加杂质对所述半导体层（3)进行第H次惨杂，在所述半导体层（3)长度方向的两端形 成杂质浓度较高的第H惨杂区域（34); S10、形成覆盖所述基板（1)、所述第二栅极绝缘层（42)、所述栅极（61) W及所述电容 区域表面的层间绝缘层（7)，并在所述第一栅极绝缘层（41)、所述第二栅极绝缘层（42)、所 述层间绝缘层（7)中形成源极电极（81)与漏极电极（82)，分别与所述源极区和所述漏极区 成电性接触。
2. 根据权利要求1所述的0L邸显示器件阵列基板制备方法，其特征在于，所述第一次 惨杂、所述第二次惨杂、所述第H次惨杂的加速电压相同。
3. 根据权利要求1或2所述的0L邸显示器件阵列基板制备方法，其特征在于，所述栅 极（61)的宽度大于所述第一惨杂区域（31)的宽度，且在所述栅极（61)的宽度方向上，所述 栅极（61)与所述源极区、所述漏极区在所述基板（1)上的投影均部分重合；所述第H次惨 杂所用惨杂剂的剂量大于所述第二次惨杂所用惨杂剂的剂量，所述第二次惨杂所用惨杂剂 的剂量大于所述第一次惨杂所用惨杂剂的剂量。
4. 根据权利要求1或2所述的0L邸显示器件阵列基板制备方法，其特征在于，所述栅 极（61)的宽度小于所述第一惨杂区域（31)的宽度，且在所述栅极（61)的宽度方向上，所述 栅极（61)在所述基板（1)上的投影在所述第一惨杂区域（31)在所述基板（1)上的投影范 围内，且边缘不重合；所述第H次惨杂所用的惨杂剂的剂量小于所述第二次惨杂的惨杂剂 剂量，大于所述第一次惨杂的惨杂剂剂量。
5. 根据权利要求1-4任一所述的0L邸显示器件阵列基板制备方法，其特征在于，所述 第一次惨杂、所述第二次惨杂W及所述第H次惨杂的惨杂剂相同。
6. 根据权利要求5所述的0L邸显示器件阵列基板制备方法，其特征在于，所述惨杂剂 为P型离子。
7. 根据权利要求1-6任一所述的0L邸显示器件阵列基板制备方法，其特征在于，所述 第一栅极绝缘层（41)与所述第二栅极绝缘层（42)相同或不同。
8. 根据权利要求1-7任一所述的0L邸显示器件阵列基板制备方法，其特征在于，步骤 S1中所述基板（1)与所述半导体层（3)间还设置有缓冲层（2)。
9. 根据权利要求1-8任一所述的0L邸显示器件阵列基板制备方法，其特征在于，所述 半导体层（3)为非晶娃层。
10. 根据权利要求9所述的0L邸显示器件阵列基板制备方法，其特征在于，步骤S1中 形成所述半导体层（3)之后，还包括将非晶娃转化为多晶娃的步骤。
11. 根据权利要求1-10任一所述的OL邸显示器件阵列基板制备方法，其特征在于，步 骤S10之后还包括形成覆盖所述源极电极（81)、所述漏极电极（82) W及所述层间绝缘层 (7)的像素限定层（9)。
12. 根据权利要求1-11任一所述的OL邸显示器件阵列基板制备方法，其特征在于，步 骤S8中所述电极层为高导电金属层。
13. 根据权利要求12所述的OL邸显示器件阵列基板制备方法，其特征在于，所述高导 电金属为41、1'1、1〇、4肖、化或其合金中的一种或多种的组合。
14. 一种权利要求1-13任一所述的OL邸显示器件阵列基板制备方法所制备的OL邸阵 列基板。
【文档编号】H01L27/32GK104465509SQ201310429409
【公开日】2015年3月25日 申请日期:2013年9月18日 优先权日:2013年9月18日
【发明者】向长江, 邱勇 申请人:昆山国显光电有限公司