一种超高压半导体装置及其制造方法
【专利摘要】本发明公开了一种具有供高压侧操作用的隔离结构的超高压半导体及其制造方法。该半导体装置，特别是超高压金属氧化物半导体装置，是由一漏极区中的一掺杂梯度结构所界定。譬如，一超高n型金属氧化物半导体装置是由漏极区中的n-掺杂梯度结构所界定。n-掺杂梯度结构具有一高压n阱、一漏极侧高压n型深阱及一配置于漏极区中的漏极侧n型阱的至少之一。一漏极侧n+阱另外配置于高压n阱、漏极侧高压n型深阱及漏极侧n型阱的至少之一中。一种具有漏极区的掺杂梯度结构的超高金属氧化物n型半导体装置的制造方法亦一并提供。
【专利说明】一种超高压半导体装置及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体装置，在重复使用之后，其崩溃电压具有实质上地大幅改善。且特别是有关于一种具有一种修改的双重扩散漏极结构的超高压金属氧化物半导体装置。本发明亦关于这种半导体装置的制造方法。
【背景技术】
[0002]半导体装置的制造方式的增进，是持续强调金属氧化物半导体(MOS)晶体管的小型化。高压金属氧化物半导体(HVMOS)晶体管设计倾向于限制晶体管的尺寸缩小的程度。因此，使用高压金属氧化物半导体晶体管的半导体装置是受限于可形成于一晶片上的集成电路的数目。
[0003]超高压金属氧化物半导体(UHV M0S)装置试图整合超高压装置结构与较低电压装置结构。举例而言，超高压装置可能包括一侧向扩散的金属氧化物半导体及一双重扩散的漏极金属氧化物半导体。
[0004]侧向扩散金属氧化物半导体(LDMOS)晶体管结构的特征在于:较高接面崩溃电压，但一般而言需要较大尺寸。侧向扩散金属氧化物半导体晶体管的特征在于:一侧向扩散的漂移区域，其具有一低的掺质浓度但具有一相当大的面积，其部分有助于较大尺寸的装置。侧向扩散金属氧化物半导体的漂移区域是用于缓和在漏极及源极之间的高压，而允许一增加的崩溃电压。侧向扩散金属氧化物半导体晶体管已经采用较小栅极结构以缩小它们的尺寸并改善它们在高速操作方面的可靠度，但这亦导致一短通道效应以及临限电压的减少。
[0005]一种轻微掺杂漏极金属氧化物半导体(LDD M0S)的结构试图抑制短通道效应，其通过降低于漏极及源极区的掺杂的密度而导致一减少的通道电场。这些区域中的较低密度掺杂减少外加电压，导致需要横越过源极及漏极区被感应生成的电场强度的减少。轻微掺杂漏极金属氧化物半导体装置的一项缺点，为比已知的MOS装置所一般需要的光刻胶步骤数目更为增加。
[0006]一项在已知的超高压金属氧化物半导体装置的共通问题为增进崩溃电压的可靠度的困难。举例而言，超高压金属氧化物半导体可能操作于O至600V的电压范围。整个电路的崩溃电压不但取决于超高压金属氧化物半导体装置的崩溃电压，而且亦取决于用于在电路中传导高压的互连结构的崩溃电压的冲击。
[0007]双重扩散的漏极金属氧化物半导体(DDD M0S)装置是适合被使用作为高压晶体管(亦即，高压金属氧化物半导体晶体管)。然而，已知的双重扩散的漏极金属氧化物半导体装置在经历严苛的可靠度测试时已经无效。举例而言，高温逆向偏压(HTRB)测试为一种通常使用的严苛的可靠度测试。因为在栅极电极(其可能相当接近接地端)及漏极(于此施加高压)之间诱发的高电场，于漏极区的高剂量的掺杂质会导致栅极诱发漏极漏流。需要减少栅极诱发漏极漏流在装置的临限电压。
[0008]此外，持续使用已知超高压金属氧化物半导体晶体管倾向于显现出装置的崩溃电压随着时间的推移而退化。在本技艺中有一项需求就是具有较大操作弹性，但不需大幅地增加制造装置所需要的工艺步骤的数目的高压金属氧化物半导体晶体管结构。
【发明内容】
[0009]本发明实施例的半导体装置，其在持续使用的情况下具有更加持续的崩溃电压。
[0010]本发明的一实施样态提供一种超高压金属氧化物半导体装置，其包括一金属氧化物半导体晶体管，其于一漏极区中具有一掺杂梯度结构；一高压互连区，最接近金属氧化物半导体晶体管，高压互连区具有至少一介电层及至少一金属层；一自我掩膜区，最接近金属氧化物半导体晶体管并与高压互连区对准；及一高压侧操作区，与金属氧化物半导体晶体管隔开了高压互连区与自我掩膜区。
[0011 ] 于本发明的一实施例中，超高压金属氧化物半导体装置掺杂梯度结构可能包括一高压η阱、一高压η型深阱及一 η型阱的至少之一。于本发明的某些实施例中，掺杂梯度结构可能另外包括一 η+阱。
[0012]本发明的某些实施例亦包括一超高压η型金属氧化物半导体装置，更特别是包括一衬底及一漏极区，衬底具有一外延层，外延层部分配置于衬底中，漏极区具有一 η-掺杂梯度结构及一第一 η型埋入层，位于漏极区的一界限。
[0013]于本发明的某些实施例中，超高压金属氧化物半导体装置的外延层可能是一 P型外延层或一 η型外延层的至少之一。于本发明的某些实施例中，η-掺杂梯度结构包括一高压η阱、一高压η型深阱及一 η型阱的至少之一。于本发明的某些实施例中，η-掺杂梯度结构另外包括一 η+阱。
[0014]于本发明的一实施例中，超高压金属氧化物半导体装置可能另外包括一主体区、一源极区、一通道区及一栅极区。主体区及源极区正面对漏极区，主体区及源极区由一第二η型埋入层、一第一高压P型深阱、一主体ρ+阱及一源极η+阱所界定，其中第二 η型埋入层的一部分配置于衬底中且另一部分于外延层中，第一高压P型深阱部分配置于第二 η型埋入层中且一余留部分在第二 η型埋入层之上，主体ρ+阱配置于第一高压ρ型深阱中以界定一主体接触部，而源极η+阱配置于第一高压ρ型深阱中以界定一源极接触部。通道区将漏极区与主体区及源极区隔开，通道区具有一第一高压η阱，其从主体区及源极区延伸横越过通道区而到达漏极区。栅极区最接近主体区及源极区及部分对准于通道区之上，栅极区具有一导电层。于本发明的某些实施例中，第二 η型埋入层伏在主体区及源极区的主体ρ+阱及源极η+阱下面。
[0015]于本发明的某些实施例中，超高压金属氧化物半导体装置的通道区可能另外包括一 P顶端区，沿着衬底的一掩膜的上表面配置。于本发明的某些其他实施例中，P顶端区可能包括多个离散P顶端段。
[0016]于本发明的一实施例中，超高压金属氧化物半导体装置可能另外包括一自我掩膜区，与漏极区的界限对准，漏极区的界限位于与通道区对准的漏极区的一侧的反侧，自我掩膜区具有一第二高压P型深阱；一高压互连区，对准在自我掩膜区之上，具有至少一介电层及至少一金属层；及一高压侧操作区，与漏极区隔开了高压互连区及自我掩膜区，具有:一第三η型埋入层的至少一部分，延伸横越过高压侧操作区；一第二高压η阱，实质上延伸横越过高压侧操作区，部分配置于第三η型埋入层中且另一余留部分配置在第三η型埋入层之上；一 η阱，配置成最接近自我掩膜区；一 ρ阱，于高压侧操作区的一反侧配置成正面对η阱；一第一高压侧操作区η+阱，配置于η阱中；一高压侧操作区ρ+阱，配置于ρ阱中 '及一第二高压侧操作区η+阱，配置于ρ阱中。于本发明的某些实施例中，超高压η型金属氧化物半导体装置的第二高压P型深阱可能包括两个以上的离散高压P型深阱段。
[0017]于本发明的一实施例中，至少一介电层可能包括一配置于衬底上的层间介电层及一金属间介电层，而至少一金属层可能包括一配置于层间介电层上的第一金属及一与第一金属层隔开了金属间介电层的第二金属层。于本发明的某些实施例中，第一金属层是被图案化以使只有第二金属层的一部分位于自我掩膜区之上。于本发明的某些其他实施例中，第二金属是被图案化以使只有第一金属层的一部分位于自我掩膜区之上。更进一步的依据本发明的本实施例，对准在自我掩膜区之上的第一金属层的部分为第一金属层的一图案化区域。
[0018]于本发明的一实施例中，超高压金属氧化物半导体装置可能另外包括一衬底接触区，与主体区及源极区对准，源极区位于主体区的一侧的反侧，且源极区与通道区对准，衬底接触区具有一第三高压P型深阱，及一配置于第三高压P型深阱中的衬底接触部P+阱；及一沿着衬底配置的图案化的隔离层。
[0019]于本发明的一实施例中，超高压金属氧化物半导体装置可更另外包括一沿着衬底配置的图案化的隔离层。于本发明的某些实施例中，图案化的隔离层是一场氧化物层。于本发明的某些其他实施例中，图案化的隔离层为一个或多个浅沟道隔离结构。于本发明的又某些其实施例中，图案化的隔离结构可能包括一场氧化物层及一个或多个浅沟道隔离结构的一组合。
[0020]本发明的一实施样态提供超高压η型金属氧化物半导体(UHV NM0S)装置的制造方法，此方法包括提供一衬底；注入一 η型埋入层于衬底中；驱入η型埋入层的一掺质；沉积一外延层；注入一高压P型深阱；注入一高压η阱；注入一 η阱于高压侧操作区中；注入一 P阱于高压侧操作区中；驱入η阱的一掺质；注入一 ρ顶层；形成一隔离层；形成一导电层；及注入一 η-掺杂梯度结构于一漏极区中。
[0021]于本发明的一实施例中，注入η-掺杂梯度结构于漏极区中的步骤可能包括以下附加步骤:注入一高压η阱、一漏极侧高压η型深阱及一漏极侧η型阱的至少之一；以及注入一漏极侧η+阱于高压η阱、漏极侧高压η型深阱及漏极侧η阱的至少之一中。
[0022]于本发明的某些实施例中，超高压η型金属氧化物半导体装置的制造方法另外包括注入一源极侧η+阱、一第一高压侧操作区η+阱及一第二高压侧操作区η+阱；及注入一衬底接触部P+阱、一主体侧P+阱及一高压侧操作区P+阱。
[0023]本发明的一额外实施样态提供依据本发明的方法所制造的超高压金属氧化物半导体装置。
[0024]本发明的这些实施例以及本发明的其他实施样态与实施例将配合附图在检阅下述说明的时更显清楚。然而，本发明是由随附的权利要求范围所特别界定。
【专利附图】
【附图说明】
[0025]在总括地说明本发明后，请参考未必按比例绘制的附图，其中:
[0026]图1A为显示依据本发明的一实施例的一超高压金属氧化物半导体装置的俯视图。
[0027]图1B为显示图1A的超高压金属氧化物半导体装置的详细视图。
[0028]图1C为显示图1B的超高压金属氧化物半导体装置的更详细视图。
[0029]图2为显示一已知的超高压金属氧化物半导体装置的俯视图。
[0030]图3A为显示一已知的超高压η型金属氧化物半导体的剖面图。
[0031]图3Β为显示依据本发明的一实施例的一超高压η型金属氧化物半导体的剖面图。
[0032]图4Α为依据本发明的一实施例的一超高压η型金属氧化物半导体装置的一存储单元的俯视图。
[0033]图4Β为显示超高压η型金属氧化物半导体装置沿着图4Α的BB'线的剖面图。
[0034]图5为显示受到一高温逆向偏压可靠度测试的依据本发明的一实施例的一超高压η型金属氧化物半导体装置的剖面图。
[0035]图6Α为依据本发明的一实施例的一超高压η型金属氧化物半导体装置的一 TCAD仿真结果的图式。
[0036]图6Β为依据本发明的一实施例的一超高压η型金属氧化物半导体装置的漏极区的掺杂分布图。
[0037]图6C为于依据本发明的各种实施例的一超高压η型金属氧化物半导体装置的漏极区的各种型式的掺质的掺杂分布图。
[0038]图7Α为显示依据本发明的一实施例的一超高压η型金属氧化物半导体在经历某些制造步骤之后的剖面图。
[0039]图7Β为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体在经历某些制造步骤之后的剖面图。
[0040]图7C为显示依据本发明的又另一实施例的一超高压η型金属氧化物半导体在经历某些制造步骤之后的剖面图。
[0041]图7D为显示依据本发明的再另一实施例的一超高压η型金属氧化物半导体在经历某些制造步骤之后的剖面图。
[0042]图8为显示依据本发明的一实施例的一超高压η型金属氧化物半导体装置的各种制造步骤的工艺流程图。
[0043]图9为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0044]图10为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0045]图11为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0046]图12为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0047]图13为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0048]图14为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0049]图15为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0050]图16为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0051]图17为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0052]图18为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0053]图19为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0054]图20为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0055]图21为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0056]图22为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0057]图23为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0058]图24为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0059]图25为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0060]图26为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0061]图27为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0062]图28为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0063]图29为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0064]图30Α为显示依据本发明的一实施例的一种半导体装置的单一 UHV存储单元的俯视图。
[0065]图30Β为显示依据本发明的一实施例的一种半导体装置之多重UHV存储单元的俯视图。及
[0066]图31为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。
[0067]【符号说明】
[0068]1:超高压η型金属氧化物半导体
[0069]2:衬底
[0070]4:p型外延层
[0071]6:n型埋入层
[0072]8:尚压η型讲
[0073]10:高压ρ型深阱
[0074]12:η 阱
[0075]14:ρ 阱
[0076]16:ρ 顶层
[0077]18:场氧化物层
[0078]20:导电层
[0079]22:源极侧η+阱
[0080]24:漏极侧η+阱
[0081]25:外掺质
[0082]26:第一高压侧操作区η+阱
[0083]28:第二高压侧操作区η+阱
[0084]30:衬底接触区P+阱
[0085]32:主体侧ρ+阱
[0086]34:高压侧操作区P+阱
[0087]36:栅极区
[0088]40:主体及源极区
[0089]42:漏极区
[0090]44:高压侧操作区
[0091]46:层间介电层
[0092]48:第一金属层
[0093]50:金属间介电层
[0094]52:第二金属层
[0095]101:超高压η型金属氧化物半导体
[0096]105:衬底
[0097]110:ρ型外延层
[0098]112:η型埋入层
[0099]112a:第一 η型埋入层
[0100]112b:第二 η型埋入层
[0101]112c:第三η型埋入层
[0102]114:高压η型阱
[0103]114a:第一高压 η 阱
[0104]114b:第二高压 η 阱
[0105]116:高压ρ型深阱
[0106]116a:第一高压ρ型深阱
[0107]116b:第二高压ρ型深阱
[0108]116c:第三高压ρ型深阱
[0109]118:n 阱
[0110]120:p 阱
[0111]122:p 顶层
[0112]124:场氧化物层
[0113]126:导电层
[0114]128:高压 η 阱
[0115]130:源极侧η+阱
[0116]132:η+阱
[0117]133:外掺质
[0118]134:第一高压侧操作区η+阱
[0119]136:第二高压侧操作区η+阱
[0120]I38:子接触ρ+阱
[0121]140:主体侧ρ+阱/主体侧ρ阱
[0122]142:高压侧操作区ρ+阱
[0123]144:高压η阱/栅极区
[0124]146:主体及源极区
[0125]148:漏极区
[0126]150:高压侧操作区
[0127]151:衬底接触区
[0128]152:层间介电层
[0129]154:第一金属层
[0130]156:金属间介电层
[0131]158:第二金属层
[0132]160:区域
[0133]170:区域
[0134]180:高压互连区
[0135]190:超高压η型金属氧化物半导体结构
[0136]201:半导体装置
[0137]210:衬底
[0138]220:η型埋入层
[0139]225:η型埋入层
[0140]240:高压ρ型深阱
[0141]250:高压η型阱
[0142]260:高压侧操作区
[0143]270:高压侧操作区
[0144]280:η 阱掺质
[0145]300:隔离区
[0146]310:导电层
[0147]320:高压 η 阱
[0148]330:第二高压侧操作区η+阱
[0149]340:高压侧操作区ρ+阱
[0150]350:高压η型深阱
[0151]360:η 型阱
[0152]380:ρ 顶层
[0153]390:离散高压P型深阱段
[0154]400:离散ρ顶端段
[0155]410:高压互连ρ型阱
[0156]420:子接触区ρ阱
[0157]430:主体及源极ρ阱
[0158]440:注入层
[0159]450:第二金属间介电层
[0160]460:第三金属层
[0161]470:第一金属层
[0162]480:第二金属层
[0163]500:η型外延层
[0164]510:埋入的氧化物层
[0165]520:绝缘体上硅结构
[0166]540:半导体装置
[0167]541:超高压存储单元
[0168]560:高压侧操作区
[0169]570:高压互连区
[0170]580:自我掩膜区
【具体实施方式】
[0171]下文中将参考附图而详细说明本发明的某些实施例，附图中系绘示本发明的部分实施例，但并非所有的实施例。本发明的各种实施例可能以许多不同的形式被具体化，且不应被解释成受限于于此所提出的实施例，反之，提供这些实施例是使此说明书满足并适用于法律规定。
[0172]如于说明书及权利要求范围中所使用的，除非上下文清楚地表示，否则单数形式"一"、"一个"以及"此"包括复数对象。举例而言，提及的"一种金属氧化物半导体装置"包括多个这种金属氧化物半导体装置。
[0173]虽然于此采用特定的用语，但它们只被使用在一般及描述的意义上且不是为了限制的目的。所有专门用语(包括如于此所使用的技术及科学专门用语)具有与熟习本项技艺者通常理解到的意思相同的意思，除非专门用语已以其他方式被定义，否则本发明属于此。吾人将更进一步理解到例如常用字典中所定义的那些专门用语，应被解释成具有本发明所属的熟习本项技艺者所通常理解的意思。吾人将更进一步理解到，例如常用字典中所定义的那些专门用语应被解释成具有与它们在相关技艺与目前的说明书的上下文中的意思一致的意思。除非说明书于此明确地如此定义，否则这种常用的专门用语将不会以一种理想化的或过于正式的意义被解释。
[0174]本发明提出一种半导体装置，更特别是一种超高压金属氧化物半导体装置(UHVM0S)，即使当装置是随着时间的推移使用，其仍具有改良的响应弹性。本发明是提出与已知装置比较没有任何大幅的增加装置面积的具有改良的可靠度的装置设计。
[0175]于某些实施例中，本发明的超高压金属氧化物半导体是由以下所界定:一金属氧化物半导体晶体管、一最接近金属氧化物半导体晶体管的高压互连区、一与高压互连区对准的自我掩膜区及一与金属氧化物半导体晶体管隔开高压互连区与自我掩膜区的高压侧操作区(HSOR)。
[0176]依据本发明的一实施例，本发明的超高压金属氧化物半导体装置的一漏极区包括一双重扩散的漏极(DDD)型架构。于某些实施例中，本发明的双重扩散的漏极型架构实质上不同于一已知的双重扩散的漏极型结构。如此，更进一步的界定于此，本发明的超高压金属氧化物半导体装置的一漏极区包括一掺杂梯度结构。
[0177]依据本发明的一实施例，本发明的一超高压η型金属氧化物半导体(UHV NM0S)装置的一漏极区可能包括一 η-掺杂梯度结构。依据本发明的另一实施例，本发明的一超高压P型金属氧化物半导体(UHV PM0S)装置的一漏极区可能包括一 P-掺杂梯度结构。
[0178]图1A为显示依据本发明的一实施示范例的一超高压金属氧化物半导体装置的俯视图。图1A的超高压金属氧化物半导体101特别显示设备的一栅极区144、一主体及源极区146及一漏极区148，主体及源极区146集体地包括一主体区及一源极区。
[0179]图1B为由图1A的区域160所识别的超高压金属氧化物半导体101的一存储单元的详细视图。图1B另外显示一高压η型阱114及一高压ρ型深阱116，配置于主体及源极区146及一位于栅极区144中的导电层126。一种包括一由一外掺质133所包围的漏极侧η+阱132的η-掺杂梯度结构是配置于漏极区148中，外掺质133具有一种可能不同于更配置于一高压η-阱(HVN-well) 128中的漏极侧η+阱132的掺质浓度。一金属层，例如一第一金属层154,亦显不于图1Β。
[0180]图1C为图1B的区域170所识别的超高压金属氧化物半导体101的存储单元的更详细视图。图1C显示于本发明的此实施示范例的具有一 η-掺杂梯度结构的漏极区148，其具有一具有一外掺质133的η+阱132，以及一高压η阱128。相较之下，图2显示仅具有一由一外掺质25所包围的漏极侧η+阱24的已知装置的一漏极区42。
[0181]图3Α为显示一已知超高压η型金属氧化物半导体I的剖面图。超高压η型金属氧化物半导体I的部分特征在于一栅极区36、一主体及源极区40、一漏极区42及一高压侧操作区44。超高压η型金属氧化物半导体I包括一衬底2及一 ρ型外延(p-epi)层4,进入其中配置有多个η型埋入层(NBL)6、多个高压η型阱8及多个高压ρ型深(HVPD)阱10。一 η阱12及一 ρ阱14是配置于高压侧操作区44的ρ型外延层4中。一 ρ顶层16是配置于一界定在主体及源极区40与漏极区42之间的通道区中。一场氧化物(FOX)层18用来隔离超高压η型金属氧化物半导体I的某些区域。
[0182]超高压η型金属氧化物半导体I亦包括一导电层20，譬如一配置于衬底2上的多晶硅层。一连串的η+阱及P+阱是配置于衬底中，而衬底包括一源极侧η+阱22、一漏极侧η+阱24、一第一高压侧操作区η+阱26、一第二高压侧操作区η+阱28、一衬底接触区ρ+阱30、一主体侧ρ+阱32及一高压侧操作区P+阱34。
[0183]已知的超高压η型金属氧化物半导体I通常亦包括一层间介电(ILD)层46、一第一金属层48、一金属间介电(IMD)层50及一第二金属层52。
[0184]相较之下，图3Β为显示一种依据本发明的一实施例的超高压η型金属氧化物半导体101的剖面图。超高压η型金属氧化物半导体101可能的部分特征在于一栅极区144、一包括一主体区及一源极区两者的主体及源极区146、一漏极区148及一高压侧操作区(HSOR) 150。超高压η型金属氧化物半导体101包括一衬底105 (其可能为譬如一 ρ型衬底或一 η型衬底)，以及一 ρ型外延层110。于本发明的某些实施例中，可能使用一 η型外延(n-epi)层，而不是ρ型外延层110。衬底105的非限制例子可能包括结晶系及/或非晶硅，绝缘体上硅衬底架构、一除了外延层110以外或与外延层110结合的外延硅、硅锗、现在已知或未来采用于本技艺者等等。
[0185]多个η型埋入层112可能配置遍及P型外延层110及可选择地延伸进入衬底105中。于图3Β的例示实施例中，一第一 η型埋入层112a是配置于漏极区148的一界限，于此漏极区148邻接一隔离区，而隔离区的一反侧与高压侧操作区150邻接；一第二 η型埋入层112b是配置于主体及源极区146 ;且至少一部分的一第三η型埋入层112c是配置横越过高压侧操作区150，以及一第三η型埋入层112c是配置大约于漏极区的一界限。于本发明的一实施例中，第二 η型埋入层112b的一部分可能配置于衬底105中。依据本发明的另一实施例，第二 η型埋入层112b，另一部分或甚至另一余留的部分第二 η型埋入层112b可能配置于例如P型外延层110中。
[0186]再者，依据本发明的某些实施例，多个高压η阱114可能配置于P型外延层110中且可能延伸进入衬底105中。于图3Β的例示实施例中，一第一高压η阱114a从主体及源极区146延伸横越过通道区并到达漏极区148。于此例示实施例，一第二高压η阱114b实质上延伸横越过高压侧操作区150。
[0187]多个高压P型深(HVPD)阱116可能配置于ρ型外延层110中，且在某些情况下延伸进入衬底105中。于图3Β的例示实施例中，一第一高压ρ型深阱116a是配置于主体及源极区146，一第二高压ρ型深阱116b是配置于一在漏极区148与高压侧操作区150之间的隔离区中，且一第三高压P型深阱116c是配置于一衬底接触区151，衬底接触区151是与主体及源极区146对准，主体及源极区146是位于主体及源极区146与通道区对准的一侧的反侧。
[0188]一 η阱118及一 ρ阱120是配置于高压侧操作区150中，而一 P顶层122是配置于一从主体及源极区146延伸至漏极区148的通道区中。一场氧化物层124及一导电层126亦已经配置于图3Β的超高压η型金属氧化物半导体101上。
[0189]于显示于图3Β的本发明的例示实施例中，漏极区的一 η-掺杂梯度结构包括一配置于漏极区148中的高压η阱128。此外，漏极区的η-掺杂梯度结构包括一已配置于高压η阱128中的漏极侧η+阱132。更进一步的依据本发明的此种例示实施例，掺质浓度及可能甚至是使用于漏极区148的η-掺杂梯度结构的这些阱的掺质的型式可能不同。
[0190]于本发明的一实施例中，高压η阱128的掺质浓度是少于漏极侧η+阱132的掺质浓度以界定η-掺杂梯度结构。于本发明的某些实施例中，于高压η阱128中的掺质浓度为于漏极侧η+阱132中的掺质浓度的十分之一。依据本发明的一实施例，一漏极侧η+阱132的掺质浓度可能从大约I X 113原子/cm3至大约I X 118原子/cm3,而一高压η讲128的掺质浓度可能从大约I X 112原子/Cm3至大约I X 1017原子/Cm3。于本发明的某些实施例中，举例而言，漏极侧η+阱132中的掺质浓度可能近似于大约IX 113原子/cm3，而高压η阱128中的掺质浓度可能近似于大约112原子/cm3。
[0191]图3Β的超高压η型金属氧化物半导体101的例示实施例亦包括一子接触P+阱138、一主体侧ρ+阱140、一源极侧η+阱130、一第一高压侧操作区η+阱134、一第二高压侧操作区η+阱136及一高压侧操作区ρ+阱142。于本发明的某些实施例中，第二 η型埋入层112b伏在源极侧η+阱130与主体侧ρ阱140下面。依据图3Β的本实施例，介电及金属层包括一层间介电层152，在其之上配置有一第一金属层154。一金属间介电层156是配置于第一金属层154与一第二金属层158之间。
[0192]图4Α为依据本发明的一实施例的一超高压η型金属氧化物半导体装置的一存储单元的俯视图。图4Β为显示超高压η型金属氧化物半导体装置沿着图4Α的ΒΒ’剖面线的剖面图。图4Β的超高压η型金属氧化物半导体实质上类似于图3Β的装置；然而，为了支持更进一步的说明，超高压η型金属氧化物半导体101的某些区域是于图4Β中以高亮度显示。一般而言，高压侧操作区150 (绝非意欲被理论所界限)是被设计成用于执行需要的在栅极驱动信号之间的电平改变，从一接地-参考低电压至意欲待被装置传送的高电压。
[0193]超高压η型金属氧化物半导体结构190被设计成用于具有一崩溃电压。于本发明的某些实施例中，超高压η型金属氧化物半导体结构190的崩溃电压是近似于大约700V或更高。
[0194]高压互连区180是配置于超高压η型金属氧化物半导体结构190的漏极区148与高压侧操作区150之间。在不意图由理论所界限的情况下，超高压η型金属氧化物半导体结构190是被设计成用于具有一自我掩膜区，其配置于高压互连区180之下并实质上与高压互连区180对准，以隔离超高压η型金属氧化物半导体结构190与高压侧操作区150的晶体管操作。
[0195]可能使用一种高温逆向偏压(HTRB)测试作为装置可靠度的测量。图5为显示依据本发明的一实施例的一超高压η型金属氧化物半导体装置受到一高温逆向偏压测试的剖面图。高温逆向偏压测试测量装置忍受一逆向偏压同时受到装置组件可能忍受的最高环境温度的能力。装置亦可能连续地露出至高温逆向偏压条件持续一段时间，亦被称为应力时间(stress time)。于某些测试中，本发明的半导体装置于大约150°C的温度下及至多达大约560伏特或更高的高压受到一高温逆向偏压测试超过168小时的应力时间。依据某些实施例，受到这些高温逆向偏压条件的本发明的超高压金属氧化物半导体的崩溃电压，在暴露至高温逆向偏压测试条件之后，实质上不受本发明结构的示范说明的可靠度及弹性影响。
[0196]图6A为依据本发明的一实施例的一超高压η型金属氧化物半导体装置一 TCAD仿真的结果的图式。图6Α的TCAD仿真显示横越过装置结构的应力水平，其中装置的最弱点最接近装置的漏极区148。因此，绝非意欲被理论所界限，高温逆向偏压测试的结果(显示实质上没有装置性能的恶化)建议出以配置于高压η阱128中的漏极侧η+阱132表示的双重扩散的漏极-型式结构，以强化及改善本发明的超高压η型金属氧化物半导体101的漏极侧的稳定度。
[0197]图6Β为依据本发明的一实施例的一超高压η型金属氧化物半导体装置的漏极区的掺杂分布图。更特别是，图6B是代表图6A的漏极区148的掺杂梯度结构的掺杂分布图。变化浓度系表示于下:如分布图(使用一基数10的原子数的对数刻度/cm3)所示的各种色相关于从衬底的一上表面测量的变化深度及图6A的漏极区148中的各种宽度。举例而言，如图6B所示，漏极区(亦即于漏极侧η+阱中)的掺杂梯度结构的最大掺质浓度大约是4Χ 116原子/cm3，而漏极区的掺杂梯度结构(亦即于HVN阱中)的最低掺质浓度大约是5 X 115 原子 /cm3。
[0198]图6C为依据本发明的各种实施例的一超高压η型金属氧化物半导体装置的漏极区的掺杂梯度结构的各种型式的掺质的掺杂分布图。Y轴线表示掺质浓度使用一基数10的原子数的对数刻度/Cm3，而X-轴线是代表从衬底的一表面测量的深度。于本发明的某些实施例中，砷的浓度在漏极侧η+阱中可能从大约5Χ 113原子/cm3变化至大约IX 118原子/cm3,且在高压η阱中可能从少于大约I X 111原子/cm3变化至大约5 X 113原子/cm3。于本发明的某些其他实施例中，硼之浓度于漏极侧η+阱中可能从大于大约2Χ 114原子/cm3变化至大约2.5 X 116原子/cm3，而在高压η阱中可能从大约I X 114原子/cm3变化至大约2X 114原子/cm3。于本发明的又某些其实施例中，磷之浓度于漏极侧η+阱中可能从大约2 X 116原子/cm3变化至大约4Χ 117原子/cm3，且于高压η阱中可能从大约I X 112原子/cm3变化至大约2Χ 116原子/cm3。在两个以上的型式的掺质是用于界定依据本发明的某些实施例的漏极区的一掺杂梯度结构时合并，可能合并图6C的图面。
[0199]本发明的另一实施样态提供一种半导体装置的制造或制作方法。一般而言，依据本发明的某些实施例的一种半导体装置的制造方法可能包括:准备硅晶片的衬底或提供一个具有一衬底的硅晶片。具体言之，本发明的一种半导体装置的制造方法是关于制造一种具有一掺杂梯度结构的超高压金属氧化物半导体装置。
[0200]图8为显示依据本发明的一实施例的超高压η型金属氧化物半导体装置的各种制造步骤的工艺流程图。依据图8，一种半导体装置201的制造方法包括提供一衬底210，注入一 η型埋入层220进入衬底中，以及驱入η型埋入层225的掺质。大致说明于此方法的某些步骤可能本身包括不需要被识别的其他子步骤。举例而言，关于注入一掺质(于此的这一种注入是使用譬如光刻而产生)的这些步骤将亦包括提供一掩膜层以及一旦已执行注入步骤就移除这一层。熟习本项技艺者在本揭露内容的帮助之下将理解到这些额外步骤。图7Α为显示超高压η型金属氧化物半导体在经历依据本发明的一实施例的已经说明于此的设置、注入及驱入步骤之后的剖面图。
[0201]一种半导体装置201的制造方法可能另外包括:沉积一外延层230，譬如是ρ型外延层；注入一高压P型深阱240，注入一高压η阱250 ;注入一 η阱于高压侧操作区260中；注入一 P阱于高压侧操作区270中；及驱入η阱掺质280。图7Β为显示超高压η型金属氧化物半导体在经历依据本发明的一实施例的一种半导体装置201的制造方法的这些步骤之后的剖面图。
[0202]一种半导体装置201制造的方法可能另外包括:注入一 P顶层290 ;例如通过成长一场氧化物层来形成一隔离区300 ;形成一导电层310,例如一多晶娃层依据本发明的一实施例；注入一高压η阱320 ;注入一源极侧η+阱、一漏极侧η+阱、一第一高压侧操作区η+阱及一第二高压侧操作区η+阱330 ;及注入一子接触ρ+阱、一主体侧ρ+阱及一高压侧操作区ρ+阱340。依据本发明的一实施例，可能会产生高压的η型掺质注入的面积至少部分由场氧化物层所界定。于本发明的其他实施例中，光刻可能用于更进一步的界定供HVN-离子注入用的注入面积。
[0203]依据本发明的某些实施例，隔离区可能包括一个或多个浅沟道隔离(STI)结构。于本发明的某些实施例中，隔离区可能包括一场氧化物层及一个或多个浅沟道隔离结构。
[0204]于本发明的一实施例中，界定相对于一垂直线(实质上垂直于离子待注入的衬底的表面)的高压η型离子注入的角度的倾斜角度大约是零。亦即，于本发明的某些实施例中，高压η型离子是以几乎没有倾斜角度的方式被注入。于本发明的其他实施例中，倾斜角度是至少大约0.5度、至少大约1.6度、至少大约7度、大约7度至大约30度或至多达大约60度。图7C为显示超高压η型金属氧化物半导体在经历依据本发明的一实施例的一种半导体装置201的制造方法的这些步骤之后的剖面图。
[0205]一种半导体装置201的制造方法可能另外包括的步骤沉积一层间介电、沉积一第一金属层、沉积一金属间介电层及沉积一第二金属层、以及形成一焊垫图案于超高压η型金属氧化物半导体中。图7D为显示超高压η型金属氧化物半导体在经历依据本发明的一实施例的一种半导体装置201的制造方法的这些步骤之后的剖面图。
[0206]本发明的超高压金属氧化物半导体装置可能应用譬如于混合-模式或模拟式电路设计下。本发明的超高压金属氧化物半导体装置可具有适用性的地方的非限制例子包括LED照明、节能灯管、电子安定器装置及供马达及其他设备用的驱动器。在不意图作限制的情况下，如使用高温逆向偏压测试所示范的本发明的超高压金属氧化物半导体的可靠度使得此装置适合这些及其他多数的高压应用。
[0207]发明人已经设想到导致在漏极区附近的一改良的稳定度的多数的其他型式的结构设计。图9为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了一高压η型深阱350置换漏极区148的高压η阱128以外的每个方面，图9的超高压η型金属氧化物半导体的结构类似于图7D的超高压η型金属氧化物半导体的结构。
[0208]图10为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了于漏极区中一多层η型掺杂结构已被采用以外的每个方面，图10的超高压η型金属氧化物半导体的结构类似于图7D的超高压η型金属氧化物半导体的结构。图10的例示的实施示范例显示一高压η型深阱350及一高压η阱128是配置于漏极区148中。一漏极侧η+阱132是配置于高压η阱128中。
[0209]图11为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了于漏极区中的另一多层η型掺杂结构已被采用以外的每个方面，图11的超高压η型金属氧化物半导体的结构类似图7D的超高压η型金属氧化物半导体的结构。图11的例示的实施示范例显示一 η型阱360及一高压η阱128是配置于漏极区148中。一漏极侧η+阱132是配置于高压η阱128中。
[0210]图12为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了于漏极区中的又另一多层η型掺杂结构已被采用以外的每个方面，图12的超高压η型金属氧化物半导体的结构类似于图7D的超高压η型金属氧化物半导体的结构。图12之例示的实施示范例显示一 η阱360、一高压η型深阱350及一高压η阱128是配置于漏极区148中。一漏极侧η+阱132是配置于高压η阱128中。
[0211]图13为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了图13的超高压η型金属氧化物半导体具有一额外ρ顶层380以外的每个方面，图13的超高压η型金属氧化物半导体的结构类似于图7D的超高压η型金属氧化物半导体的结构。更进一步的依据此种实施示范例，供附加P顶层380用的掺质可能被注入于通道区的高压η阱144，随后更进一步的驱入附加ρ顶层380至衬底105中的期盼深度。依据图13的例示实施例，附加P顶层可能安置于在衬底105与ρ型外延层110的接口之内的某处。依据本发明的其他实施例中，附加P顶层380可能安置于在通道区的HVn阱144之内的任何地方。于本发明的又其他实施例中，附加P顶层380可能安置于衬底105与ρ型外延层110的接口以下的衬底105中。
[0212]本发明的一实施例提供一种具有三个或三个以上的ρ顶层的结构。每一个P顶层可能被注入及被打入至衬底中的一期望位置，如更进一步说明于此的。这些三个或三个以上的P顶层的位置可能是在衬底之内的任何地方，如又更进一步说明于此的。
[0213]于又其他实施例中，本发明的超高压η型金属氧化物半导体具有一单一 P顶层，但P顶层可能使用如更进一步说明于此的程序而被注入及被打入至衬底。更进一步的依据本发明的本实施例，P顶层可能被设计成用于安置于在通道区的HVn阱144之内的任何地方；正好在P型外延层110与衬底105交介之上、中、下；或仅有在衬底105之内。
[0214]图14为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体装置的剖面图。在除了图14的超高压η型金属氧化物半导体并不具有一 ρ顶层122以外的每个方面，图14的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。
[0215]图15为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体装置的剖面图。在除了在高压互连区180中的图7D的高压ρ型深阱116已被注入为两个以上的离散高压P型深阱段390以外的每个方面，图15的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。举例而言，图15的超高压η型金属氧化物半导体具有三个离散高压P型深阱段390。依据本发明的一实施例，两个以上的离散高压P型深阱段的每一个的尺寸及形状可能变化或具有相同的尺寸及/或形状。按照具有两个以上的离散高压P型深阱段的实施例，在每一个离散高压P型深阱段之间的距离可能实质上相同或不同。
[0216]图16为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体装置的剖面图。在除了图16的P顶层具有两个以上的离散P顶端段400以外的每个方面，图16的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。举例而言，图16的超高压η型金属氧化物半导体具有八个分离离散ρ顶端段400。依据本发明的一实施例，两个以上的离散P顶端段的每一个的尺寸及形状可能会变化或具有相同尺寸及/或形状。两个以上的离散P顶端段400可能定位于衬底中的实质上相同的深度，或者离散P顶端段400的深度可能会在衬底之内变化。按照具有两个以上的离散P顶端段的实施例，在每一个离散P顶端段之间的距离可能实质上相同或不同。
[0217]图17为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了使用一高压互连P型阱410而非图7D的高压互连区180中的高压P型深阱116以外的每个方面，图17的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。
[0218]图18为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。相较于图7D的超高压η型金属氧化物半导体结构之下，图18的超高压η型金属氧化物半导体结构并不具有显示于图7D的ρ型外延层或η型埋入层。此外，图18的超高压η型金属氧化物半导体结构采用一高压互连P型阱410、一子接触区ρ阱420及一主体及源极P阱430，而不是图7D的高压ρ型深116。显示于图18的超高压η型金属氧化物半导体装置提供一种低成本解决方法，其使用一种可能适合于某些高压应用的浅P阱工艺。
[0219]图19为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。图19的超高压η型金属氧化物半导体的结构为图7D的超高压η型金属氧化物半导体的结构(显示出场氧化物层124可具有改变架构)的变化。举例而言，图19的场氧化物层124是被设计成用于在通道区中提供衬底的局部掩膜，藉以使另一种掺质可能被注入衬底中以形成一注入层440。
[0220]图20为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。图20的超高压η型金属氧化物半导体装置的结构显示出依据本发明的一实施例可能使用只有一个金属层。
[0221]图21为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。图21的超高压η型金属氧化物半导体装置的结构显示出一第二金属间介电层450是配置于第二金属层158与一第三金属层460之间。于本发明的又其他实施例中，一超高压η型金属氧化物半导体装置可能被设计成具有三个以上的金属层。
[0222]图22为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了图22的超高压η型金属氧化物半导体的一第一金属层470是不同于图7D的第一金属层154以外的每个方面，图22的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。如图22所示，第一金属层470是被设计成用于允许只有第二金属层158贴在高压互连区180之上。
[0223]图23为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了图23的超高压η型金属氧化物半导体的一第二金属层480是不同于图7D的第二金属层158以外的每个方面，图23的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。如图23所示，第二金属层480是被设计成用于允许只有第一金属层154贴在高压互连区180之上。
[0224]图24为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了图24的超高压η型金属氧化物半导体的一第一金属层490的一图案化区域是被设计成用于贴在高压互连区180之上以外的每个方面，图24的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。
[0225]图25为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了一 η型外延层500置换图7D的超高压η型金属氧化物半导体的ρ型外延层110以外的每个方面，图25的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。在不意图由原理所界限的情况下，η型外延层500的使用消除了在通道区中的高压η阱114的源极区的η型埋入层112的需要。此外，η型外延层500的使用需要操作偏压呈固定一亦即，于源极与子接触部的电压实质上相同。
[0226]图26为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。除了一 η型外延层500置换图7D的超高压η型金属氧化物半导体的ρ型外延层110以外，图26的超高压η型金属氧化物半导体的结构最类似于图7D的超高压η型金属氧化物半导体的结构。然而，图26的超高压η型金属氧化物半导体已适应于使在通道区中的源极区的η型埋入层112与高压η阱114维持装置结构的一部分。
[0227]图27为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。相较于图7D的超高压η型金属氧化物半导体，图27的超高压η型金属氧化物半导体包括一 η型外延层500且没有一 ρ型外延层110。此外，图27的超高压η型金属氧化物半导体采用一多层η型掺杂结构于漏极区148中。依据图27的例示实施例，一高压η型深阱350及一高压η阱128是配置于漏极区148中。一漏极侧η+阱132是配置于高压η阱128中。于本发明的某些其他实施例中，一 η阱及一高压η型深阱350两者可能被使用(未显示)。于本发明的又其他实施例中，可能使用一 η阱，而不是高压η型深阱350 (未显示)。
[0228]图28为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。不是仅使用如图7D的超高压η型金属氧化物半导体所示的一衬底105，图28的超高压η型金属氧化物半导体采用一绝缘体上硅(SOI)结构520，其具有一衬底105及一配置于其中的隐埋的氧化物层510。
[0229]图29为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。在除了浅沟道隔离结构530是使用于图29的超高压η型金属氧化物半导体来代替图7D的超高压η型金属氧化物半导体的场氧化物层124以外的几乎每个方面，图29的超高压η型金属氧化物半导体的结构是类似图7D的超高压η型金属氧化物半导体的结构。图29的结构是特别有用于缩小超高压η型金属氧化物半导体的尺寸
[0230]图30Α为显示依据本发明的一实施例的一种半导体装置的俯视图。本发明的一种半导体装置540可能被设计成具有一超高压存储单元541，如图30Α所示。图30Β为显示依据本发明的另一实施例的一种半导体装置的俯视图。本发明的半导体装置550可能被设计成具有两个超高压存储单元551，如图30Β所示。的确，本发明的一种半导体装置可能被设计成具有两个以上的超高压存储单元。
[0231]图31为显示依据本发明的另一实施例的一超高压η型金属氧化物半导体的剖面图。当作说明，图31的超高压η型金属氧化物半导体的区域包括一高压侧操作区560、一高压互连区570及一自我掩膜区580。依据本发明的一实施例，高压互连区570是被设计成用于提供在超高压η型金属氧化物半导体结构与高压侧操作区560之间的互连。依据本发明的某些实施例，自我掩膜区580隔离高压侧(高压侧操作区560)与低压侧(超高压η型金属氧化物半导体结构)。
[0232]在不意图由理论所界限的情况下，依据本发明的某些实施例的高压侧操作区560的高压η阱114的深度是使高压操作可能通过此装置而而持续下去。在更进一步意欲不被理论所界限的情况下，P顶层122的注入允许一降低表面电场(RESURF)效应待于此装置中被实现。在更进一步意欲不被理论所界限的情况下，高压侧操作区560的η型埋入层112是被设计成用于避免从高压侧操作区560击穿至衬底或接地端。又在更进一步意欲不被理论所界限的情况下，依据本发明的某些实施例的源极区146的η型埋入层112可能被设计成用于隔离源极与衬底或接地端。
[0233]于本发明的某些实施例中，高压侧操作区560是被设计成用于支持至少大约560V、至少大约600V或至少大约650V。于本发明的一实施例中，高压侧操作区560可能能支持至少大约700V。
[0234]本发明的实施样态提供制造本发明的半导体装置的数种方法。熟习本项技艺者在参阅本说明书后所熟知的任何工艺，可能用于制造本发明的半导体装置。
[0235]于此所提出的本发明的多数修改及其他实施例将浮现在熟习这些发明所附属的本项技艺者(具有上述说明及相关图式中所提供的教导的益处)的脑海。因此，吾人应理解到本发明并非受限于所揭露的特定实施例，且修改及其他实施例是意图被包括在以下权利要求范围的范畴之内。此外，虽然上述说明及相关的图式在组件及/或功能的某些例示组合的上下文中说明了例示实施例，但吾人应意识到组件及/或功能的不同的组合，可能在不背离以下权利要求范围的范畴之下由替代实施例所提供。在这点上，举例而言，不同于上述详细说明的那些组件及/或功能的组合亦被考虑成可能在以下权利要求范围的某些中被提出。虽然于此采用特定的用语，但它们只被使用在一般的及描述的意义上且不是为了限制的目的。
【权利要求】
1.一种超高压金属氧化物半导体装置，包括: 一金属氧化物半导体晶体管，设置于一漏极区中，且该金属氧化物半导体晶体管具有一掺杂梯度结构； 一高压互连区，接近该金属氧化物半导体晶体管，该高压互连区具有至少一介电层及至少一金属层； 一自我掩膜区，接近该金属氧化物半导体晶体管并与该高压互连区对准；以及 一高压侧操作区，与该金属氧化物半导体晶体管隔开了该高压互连区与该自我掩膜区。
2.根据权利要求1所述的超高压金属氧化物半导体装置，其中该掺杂梯度结构包括一高压η-阱、一高压η型深阱及一 η型阱的至少之一。
3.根据权利要求1所述的超高压金属氧化物半导体装置，其中该掺杂梯度结构更包括一 η+ 讲。
4.一种超高压η型金属氧化物半导体装置，包括: 一衬底，具有一外延层，该外延层部分配置于该衬底中； 一漏极区，具有: 一 η-掺杂梯度结构，及 一第一 η型埋入层，位于该漏极区的一界限。
5.根据权利要求4所述的超高压η型金属氧化物半导体装置，其中该外延层为一P型外延层。
6.根据权利要求4所述的超高压η型金属氧化物半导体装置，其中该η-掺杂梯度结构包括一高压η-阱、一高压η型深阱及一 η型阱的至少之一。
7.根据权利要求6所述的超高压η型金属氧化物半导体装置，其中该η-掺杂梯度结构更包括一 η+阱。
8.根据权利要求4所述的超高压η型金属氧化物半导体装置，更包括: 一主体区及一源极区，与该漏极区相对，该主体区及该源极区具有: 一第二 η型埋入层，一部分配置于该衬底中且另一部分配置于该外延层中， 一第一高压P型深阱，部分配置于该第二 η型埋入层中，且一余留部分配置在该第二 η型埋入层之上， 一主体P+阱，配置于该第一高压P型深阱中以界定一主体接触部，及一源极η+阱，配置于该第一高压P型深阱中以界定一源极接触部，其中该第二 η型埋入层位于该主体P+阱及该源极η+阱之下； 一通道区，将该漏极区自该主体区及该源极区分开，该通道区具有一第一高压η阱，从该主体区及该源极区延伸横越过该通道区而到达该漏极区；及 一栅极区，接近该主体区及该源极区，且部分对准于该通道区之上，该栅极区具有一导电层。
9.根据权利要求8所述的超高压η型金属氧化物半导体装置，其中该通道区更包括一P顶端区，该P顶端区沿着该衬底的一掩膜上表面配置。
10.根据权利要求9所述的超高压η型金属氧化物半导体装置，其中该P顶端区包括多个离散P顶端段。
11.根据权利要求8所述的超高压η型金属氧化物半导体装置，更包括: 一自我掩膜区，与该漏极区的该界限对准，该漏极区的该界限位于与该通道区对准的该漏极区的一侧的反侧，该自我掩膜区具有一第二高压P型深阱； 一高压互连区，对准在该自我掩膜区之上，具有: 至少一介电层，及 至少一金属层；以及 一高压侧操作区，与该漏极区隔开了该高压互连区与该自我掩膜区，具有: 一第三η型埋入层的至少一部分，延伸横越过该高压侧操作区， 一第二高压η阱，延伸横越过该高压侧操作区，部分配置于该第三N型埋入层中且另一余留部分配置在该第三N型埋入层之上， 一 η阱，配置成最接近该自我掩膜区， 一 P阱，于该高压侧操作区的一反侧配置成正面对该N阱， 一第一高压侧操作区η+阱，配置于该N阱中， 一高压侧操作区P+阱，配置于该P阱中，及 一第二高压侧操作区η+阱，配置于该P阱中。
12.根据权利要求11所述的超高压η型金属氧化物半导体装置，其中该第二高压P型深阱包括两个以上的离散高压P型深阱段。
13.根据权利要求11所述的超高压η型金属氧化物半导体装置，其中: 该至少一介电层包括一配置于该衬底上的层间介电层及一金属间介电层，及 该至少一金属层包括一配置于该层间介电层上的第一金属及一与该第一金属层隔开了该金属间介电层的第二金属层。
14.根据权利要求12所述的超高压η型金属氧化物半导体装置，其中该第一金属层是被图案化以使只有该第二金属层的一部分邻接该自我掩膜区并位在该自我掩膜区之上。
15.根据权利要求12所述的超高压η型金属氧化物半导体装置，其中该第二金属层是被图案化以使只有该第一金属层的一部分邻接该自我掩膜区并位在该自我掩膜区之上。
16.根据权利要求15所述的超高压η型金属氧化物半导体装置，其中该部分为该第一金属层的一图案化区域。
17.根据权利要求11所述的超高压η型金属氧化物半导体装置，更包括: 一衬底接触区，与该主体区及该源极区对准，该源极区位于该主体区的一侧的反侧，且该源极区与该通道区对准，该衬底接触区具有: 一第三高压P型深阱，及 一衬底接触部P+阱，配置于该第三高压P型深阱中 '及 一图案化的隔离层，沿着该衬底配置。
18.根据权利要求11所述的超高压η型金属氧化物半导体装置，更包括一图案化的隔离层，沿着该衬底配置。
19.根据权利要求18所述的超高压η型金属氧化物半导体装置，其中该图案化的隔离层包括一场氧化物层及一个或多个浅沟道隔离结构的至少之一。
20.一种超高压η型金属氧化物半导体装置，包括: 一衬底，具有一外延层，该外延层部分配置于该衬底中； 一漏极区，具有: 一 η-掺杂梯度区，及 一第一 η型埋入层，位于该漏极区的一界限； 一主体区及一源极区，正面对该漏极区，该主体区及该源极区具有: 一第二 η型埋入层，部分配置于该衬底中，且另一部分配置于该外延层中， 一第一高压P型深阱，部分配置于该第二 N型埋入层中且一余留部分配置在该第二 η型埋入层之上， 一主体P+阱，配置于该第一高压P型深阱中以界定一主体接触部，及 一源极η+阱，配置于该第一高压P型深阱中以界定一源极接触部， 其中该第二 η型埋入层伏在该主体ρ+阱及该源极η+阱下面； 一通道区，分离该漏极区与该主体区及该源极区，该通道区具有: 一第一高压η阱，从该主体区及该源极区延伸横越过该通道区而到达该漏极区，及 一 P顶端区，沿着该衬底的一掩膜的上表面配置； 一栅极区，最接近该主体区及该源极区且部分对准在该通道区之上，该栅极区具有一导电层； 一自我掩膜区，与该漏极区的该界限对准，该漏极区的该界限位于与该通道区对准的该漏极区的一侧的反侧，该自我掩膜区具有一第二高压P型深阱； 一高压互连区，对准在该自我掩膜区之上，具有: 至少一介电层，及 至少一金属层； 一高压侧操作区，与该漏极区隔开了该高压互连区及该自我掩膜区，具有: 一第三η型埋入层的至少一部分，延伸横越过该高压侧操作区， 一第二高压η阱，实质上延伸横越过该高压侧操作区，一部分配置于该第三η型埋入层中且另一余留部分配置在该第三η型埋入层之上， 一 η阱，配置成最接近该自我掩膜区， 一 P阱，于该高压侧操作区的一反侧配置成正面对该η阱， 一第一高压侧操作区η+阱，配置于该η阱中， 一高压侧操作区P+阱，配置于该P阱中，及 一第二高压侧操作区η+阱，配置于该ρ阱中； 一衬底接触区，与该主体区及该源极区对准，该源极区位于该主体区的一侧的反侧，且该源极区与该通道区对准，该衬底接触区具有: 一第三高压P型深阱，及 一衬底接触部P+阱，配置于该第三高压P型深阱中 '及 一图案化的隔离层，沿着该衬底配置。
21.一种超高压η型金属氧化物半导体装置的制造方法，包括以下步骤: 提供一衬底； 注入一 η型埋入层于该衬底中； 驱入该η型埋入层的一掺质； 沉积一外延层； 注入一高压P型深阱； 注入一高压η阱； 注入一 η阱于一高压侧操作区中； 注入一 P阱于该高压侧操作区中； 驱入该η阱的一掺质； 注入一 P顶层； 形成一隔离层； 形成一导电层；以及 注入一 η-掺杂梯度结构于一漏极区中。
22.根据权利要求21所述的制造方法，其中注入该η-掺杂梯度结构于该漏极区中的步骤包括: 注入一高压η阱、一漏极侧高压η型深阱及一漏极侧η型阱的至少之一；以及 注入一漏极侧η+阱于该高压η阱、该漏极侧高压η型深阱及该漏极侧η型阱的至少之一中。
23.根据权利要求21所述的制造方法，更包括以下步骤: 注入一源极侧η+阱、一第一高压侧操作区η+阱及一第二高压侧操作区η+阱；及 注入一衬底接触部P+阱、一主体侧P+阱及一高压侧操作区P+阱。
【文档编号】H01L27/105GK104465658SQ201310435383
【公开日】2015年3月25日 申请日期:2013年9月24日 优先权日:2013年9月24日
【发明者】陈建志, 张宇瑞, 林正基, 连士进, 吴锡垣 申请人:旺宏电子股份有限公司