Mos器件的制作方法
【专利摘要】一种MOS器件的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成伪栅结构，所述伪栅结构顶部具有硬掩模层；在所述伪栅结构两侧形成侧墙；在所述伪栅结构两侧的半导体衬底内形成源极和漏极；采用第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙；采用第二偏置电压干法刻蚀工艺蚀刻剩余的所述硬掩模层和所述侧墙。所述MOS器件的制作方法能够去除所述硬掩模层和所述侧墙，并且可以防止在去除所述硬掩模层和所述侧墙的过程中，对所述金属硅化物造成严重破坏。
【专利说明】MOS器件的制作方法
【技术领域】
[0001]本发明涉及半导体工艺领域，尤其是涉及一种MOS器件的制作方法。
【背景技术】
[0002]为了尽可能地改善金属氧化物半导体(MOS)器件的电学性能，在沟道区区域中引入应力成为MOS器件制作工艺中的重要手段。有多种方法可以在沟道区区域中引入应力，其中之一就是应力临近技术(Stress Proximity Technology, SPT)。SPT通过在半导体衬底表面和栅结构表面沉积应力层，使应力层的应力被转移到沟道区区域中，达到提高电子或空穴迁移率的效果。
[0003]在MOS器件制作工艺中，栅结构两侧通常形成有侧墙。在使用SPT时，为了能够使应力层的应力更加充分地转移到沟道区区域，需要缩小应力层与沟道区区域之间的距离。因此，通常将侧墙去除后再沉积应力层。应力层同时还能够扩大后续形成的层间介质层的填充工艺边际。
[0004]随着半导体器件尺寸缩小，MOS器件通常采用高介电常数栅介质层和金属栅(HighK-Metal Gate,HKMG)构成的栅结构以替代传统的多晶硅栅结构，从而防止栅极出现较大的漏电流。
[0005]在形成HKMG栅结构过程中，需要先形成具有伪栅极的伪栅结构，而伪栅结构侧面形成有上述侧墙，并且，在伪栅结构顶部还形成有硬掩模层。
[0006]在形成HKMG栅结构的后续工艺中，需要沉积层间介质层(inter layerdielectric, ILD)覆盖半导体衬底表面和伪栅结构,然后通过化学机械平坦化(chemicalmechanical planarizat1n, CMP)方法研磨层间介质层,使伪栅结构的上表面重新暴露出来，从而使层间介质层上表面和伪栅结构上表面齐平。
[0007]但是，化学机械平坦化工艺对伪栅极与硬掩模层的选择比相差较小，如果不事先去除硬掩模层，那么，在化学机械平坦化过程中，在彻底去除硬掩模层时，硬掩模层下方的伪栅极也势必被磨掉一部分，从而导致伪栅极高度减小。而伪栅极高度减小将导致后续金属栅极的高度减小，金属栅极的高度减小会导致MOS器件性能下降，因此通常需要在化学机械平坦化之前去除硬掩模层。
[0008]由上述可知，在HKMG栅结构的SPT工艺过程中，需要去除侧墙和硬掩模层。
[0009]为去除侧墙和硬掩模层，现有方法通常采用湿法刻蚀或者干法刻蚀。
[0010]采用现有湿法刻蚀去除侧墙和硬掩模层时，如果蚀刻时间太短，则侧墙和硬掩模层会有残留，残留的侧墙和硬掩模层对后续应力转移和平坦化工艺造成不利影响；如果蚀刻时间太长，则会对有源区上部形成的金属硅化物造成严重损伤，导致金属硅化物层减薄，电连接引出能力下降，半导体器件的电阻升高，电流降低，半导体器件的性能下降，而且对于湿法刻蚀，时间太长会有锗硅损伤的问题，一旦锗硅损伤，器件将会失效。
[0011]采用现有干法刻蚀去除侧墙和硬掩模层时，同样的，如果蚀刻时间太短，则硬掩模层会有残留，如果蚀刻时间太长，对金属硅化物造成严重损伤。
[0012]因此，如何去除侧墙和硬掩模层，并防止在去除侧墙和硬掩模层的工艺过程中对金属硅化物层造成严重损伤，成为本领域技术人员亟需解决的问题。
【发明内容】
[0013]本发明解决的问题是提供一种MOS器件的制作方法，以防止在去除侧墙和硬掩模层的工艺过程中对金属硅化物层造成严重损伤，从而提高半导体器件性能。
[0014]为解决上述问题，本发明提供一种MOS器件的制作方法，包括:
[0015]提供半导体衬底；
[0016]在所述半导体衬底上形成伪栅结构，所述伪栅结构顶部具有硬掩模层；
[0017]在所述伪栅结构两侧形成侧墙；
[0018]在所述伪栅结构两侧的半导体衬底内形成源极和漏极；
[0019]采用第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙；
[0020]采用第二偏置电压干法刻蚀工艺蚀刻剩余的所述硬掩模层和所述侧墙。
[0021]可选的，所述第一偏置电压干法刻蚀工艺的偏置电压为O?100V，所述第二偏置电压干法刻蚀工艺的偏置电压为100?2000V。
[0022]可选的，所述第一偏置电压干法刻蚀工艺与所述第二偏置电压干法刻蚀工艺在同一设备中进行。
[0023]可选的，所述第一偏置电压干法刻蚀和所述第二偏置电压干法刻采用的气体包括(:册3、01#2、01#、02、!1(:1、耶1'、502、抱、!12和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。
[0024]可选的，所述第一偏置电压干法刻蚀工艺的偏置电压为100?2000V，所述第二偏置电压干法刻蚀工艺的偏置电压为O?100V。
[0025]可选的，所述第一偏置电压干法刻蚀和所述第二偏置电压干法刻采用的气体包括(:册3、01#2、01#、02、!1(:1、耶1'、502、抱、!12和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。
[0026]可选的，在所述伪栅结构两侧的半导体衬底内形成源极和漏极之后，且在采用所述第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙之前，在所述源极和所述漏极上形成金属娃化物层。
[0027]可选的，所述侧墙的材料包括氮化硅，所述硬掩模层的材料包括氮化硅，所述侧墙的厚度范围包括1nm?35nm，所述硬掩模层的厚度范围包括5nm?50nm。
[0028]可选的，所述侧墙为单层结构或者双层结构，所述双层结构包括位于第一侧墙和第二侧墙。
[0029]可选的，所述方法还包括:
[0030]沉积应力层；
[0031]形成层间介质层覆盖所述应力层、所述半导体衬底和所述伪栅结构；
[0032]使用化学机械平坦化研磨所述层间介质层，直至所述伪栅结构的上表面与所述层间介质层上表面齐平。
[0033]与现有技术相比，本发明的技术方案具有以下优点:
[0034]本发明的技术方案采用第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺对硬掩模层和侧墙进行蚀刻，因此可以通过控制第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺的蚀刻时间，使金属硅化物被蚀刻的厚度达到最小值，从而既保证将硬掩模层和侧墙去除干净，又保证金属硅化物不受到严重破坏，既提高后续应力层的应力转移作用，又保证金属硅化物具有良好的导电性能，提高半导体器件的性能。
【专利附图】
【附图说明】
[0035]图1至图5为本发明MOS器件的制作方法实施例示意图。
【具体实施方式】
[0036]干法刻蚀在去除侧墙和硬掩模层时，如果采用低偏置电压，则对侧墙的蚀刻速率较大，而对硬掩模层的蚀刻速率较小，此时如果蚀刻时间太短，则硬掩模层会有残留，如果蚀刻时间太长，会对金属硅化物造成严重损伤；如果换成高偏置电压的干法刻蚀进行蚀刻，虽然对硬掩模层的蚀刻速率增大，缩短了刻蚀时间，但是高偏置电压的干法刻蚀对侧墙的蚀刻速率较小，因此，需要额外的时间用于蚀刻侧墙，从而同样导致对金属硅化物造成损伤。
[0037]为此，本发明提供一种MOS器件的制作方法，所述制作方法在去除硬掩模层和侧墙时，先采用第一偏置电压干法刻蚀工艺进行蚀刻，再采用第二偏置电压干法刻蚀工艺进行蚀刻，从而使所述金属硅化物受到较小的蚀刻作用。
[0038]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0039]本发明实施例提供一种MOS器件的制作方法，所述制作方法可用于形成NMOS管和PMOS管，本实施例用所述制作方法同时形成了 NMOS管和PMOS管。
[0040]请参考图1，所述制作方法首先提供半导体衬底100。
[0041]本实施例中，半导体衬底100可以是体硅(Bulk Silicon)、锗化硅或绝缘体上硅(Silicon On Insulator，SOI)，并且可以掺杂有其它元素。
[0042]请继续参考图1，在半导体衬底100上形成浅沟槽隔离结构101，用于隔开后续形成的相邻NMOS管和PMOS管。本实施例中，后续在浅沟槽隔离结构101右侧形成PMOS管，在浅沟槽隔离结构101左侧形成匪OS管。
[0043]请继续参考图1，在半导体衬底100上形成所述伪栅结构，所述伪栅结构包括栅介质层110和伪栅极120，所述伪栅结构顶部具有硬掩模层130a。
[0044]本实施例中，所述伪栅结构的具体形成过程可以为:在半导体衬底100上形成栅介质材料层(未示出)，在栅介质材料层上形成伪栅材料层(未示出)，在伪栅材料层上形成图案化的硬掩模层130a，以图案化的硬掩模层130a为掩模，蚀刻所述栅介质材料层和所述伪栅材料层，直至所述栅介质材料层形成栅介质层110，所述伪栅材料层形成伪栅极120，同时保留位于所述伪栅结构顶部的硬掩模层130a。
[0045]请继续参考图1，在所述伪栅结构两侧形成偏移侧墙140。
[0046]本实施例中，在所述伪栅结构两侧形成偏移侧墙140后，以偏移侧墙140为自对准掩模，对所述伪栅结构两侧的半导体衬底100进行轻掺杂漏区(LDD)注入，轻掺杂漏区注入用于定义MOS管的源漏扩展区，对NMOS管和PMOS管的LDD注入需用两次到多次不同的光刻和注入，本说明书在此不再赘述。
[0047]请继续参考图1，在偏移侧墙140侧面形成侧墙150a。
[0048]本实施例中，侧墙150a为双层结构，具体包括第一侧墙151a和第二侧墙152a，其中形成第一侧墙151a用于在PMOS管的源极区域和漏极区域中形成锗化硅应力结构时作为自对准掩模，第二侧墙152a用于在NMOS管和PMOS管形成源极和漏极时作为自对准掩模。
[0049]具体的，在侧墙形成过程中，首先在偏移侧墙140侧面形成第一侧墙151a，然后以第一侧墙151a为自对准掩模，在PMOS管所述伪栅结构两侧的半导体衬底100形成锗化硅应力结构160，以增加PMOS管沟道区的压缩应力。然后在第一侧墙151a侧面形成第二侧墙152a，并且以第二侧墙152a为自对准掩模，在所述伪栅结构两侧的半导体衬底100内进行源漏注入以形成源极(未标注)和漏极(未标注)。
[0050]本实施例中，侧墙140的材料可以包括氧化硅或者氮化硅，侧墙140的厚度范围包括 1nm ?35nm。
[0051]本实施例中，硬掩模层130a的材料可以包括氮化硅，硬掩模层130a的厚度范围包括 5nm ?50nm。
[0052]需要说明的是，在本发明的其它实施例中，侧墙可以仅包括第二侧墙，而呈一种单层结构。
[0053]请继续参考图1，在NMOS管和PMOS管的源极和漏极上形成金属硅化物层170。其中，形成在PMOS管的源极和漏极上的金属硅化物层170位于锗化硅应力结构160中。
[0054]请参考图2，采用第一偏置电压干法刻蚀工艺蚀刻硬掩模层130a和侧墙150a。
[0055]本实施例中，第一偏置电压干法刻蚀工艺的偏置电压为O?100V，采用的气体包括CHF3、CH2F2, CH3F, 02、HC1、HBr, SO2, He、H2和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。
[0056]虽然干法刻蚀工艺通常具有各向异性蚀刻特性，但是由于第一偏置电压干法刻蚀工艺的偏置电压较小(为O?100V)，因而，第一偏置电压干法刻蚀工艺的各向异性蚀刻特性较不明显，即第一偏置电压干法刻蚀工艺趋近于各向同性刻蚀工艺，因此，相对于高偏置电压的干法刻蚀工艺而言，第一偏置电压干法刻蚀工艺对侧墙的蚀刻作用较强，对侧墙的蚀刻速率较大。同时，第一偏置电压干法刻蚀工艺也对硬掩模层进行刻蚀，但是由于偏置电压较小，硬掩模层受到的蚀刻作用较弱，第一偏置电压干法刻蚀工艺对硬掩模层的蚀刻速率较小。
[0057]在第一偏置电压干法刻蚀工艺蚀刻硬掩模层130a和侧墙150a之后，留下剩余的硬掩模层130b和侧墙150b，其中侧墙150b包括第一侧墙151b和第二侧墙152b。
[0058]请参考图3，采用第二偏置电压干法刻蚀工艺蚀刻剩余的硬掩模层130b和侧墙150b。
[0059]第二偏置电压干法刻蚀工艺的偏置电压为100?2000V，采用的气体包括CHF3、CH2F2, CH3F, 02、HC1、HBr, SO2, He、H2和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。
[0060]第二偏置电压干法刻蚀工艺的偏置电压较大(为100?2000V),因而，第二偏置电压干法刻蚀工艺具有明显的各向异性蚀刻特性，其对硬掩模层的蚀刻作用强，蚀刻速率大，而对侧墙的蚀刻作用弱，蚀刻速率小。
[0061]第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺除了对硬掩模层(包括硬掩模层130a和硬掩模层130b)和侧墙(侧墙150a和侧墙150b)进行蚀刻之外，还会对金属硅化物171进行蚀刻。然而，对金属硅化物170进行蚀刻会对金属硅化物170造成破坏，严重时导致金属硅化物层减薄，电连接引出能力下降，进而造成半导体器件的电阻升高，电流降低，半导体器件的性能下降。为此，在对硬掩模层和侧墙进行蚀刻时，要尽量减小对金属硅化物170进行蚀刻。
[0062]当硬掩模层的厚度为Th，侧墙的厚度为Ts，第一偏置电压干法刻蚀工艺的具体偏置电压为A，第一偏置电压干法刻蚀工艺的蚀刻时间为A，第一偏置电压干法刻蚀工艺对硬掩模层的蚀刻速率为a1;第一偏置电压干法刻蚀工艺对侧墙的蚀刻速率为a2,第一偏置电压干法刻蚀工艺对金属硅化物的蚀刻速率为a3。第二偏置电压干法刻蚀工艺的具体偏置电压为B，第二偏置电压干法刻蚀工艺的蚀刻时间为t2，第二偏置电压干法刻蚀工艺对硬掩模层的蚀刻速率为匕，第二偏置电压干法刻蚀工艺对侧墙的蚀刻速率为b2，第二偏置电压干法刻蚀工艺对金属硅化物的蚀刻速率为b3。
[0063]由于，需要将硬掩模层和侧墙全部去除，因此，需有:
[0064]tlal+t^oi ^ Th
[0065]t{a2+t^o2 ^ Ts
[0066]金属硅化物170被蚀刻的厚度为Λ Τ，则有:
[0067]Δ T=t1a3+t2b3
[0068]由于第一偏置电压干法刻蚀工艺与第二偏置电压干法刻蚀工艺除了偏置电压不同以外，其它工艺条件相同，因此，al、a2和a3可以看成是以A为自变量的因变量，即有:
[0069]B^f1 (A)
[0070]a2=f2(A)
[0071]a3=f3(A)
[0072]其中f\(A)、f20V)和f30V)代表以A为自变量的函数。
[0073]同样的，bl、b2和b3可以看成是以B为自变量的因变量，即有:
[0074]⑶
[0075]b2=f2(B)
[0076]b3=f3(B)
[0077]因此,有:
[0078](A) +tA (B)彡 Th
[0079](A) +t2f2 (B)彡 Ts
[0080]Δ T=t1f3 (A) +t2f3 (B)
[0081]其中A(BhfJB)和fjB)代表以B为自变量的函数。
[0082]由以上分析可知，为了使Λ T取最小值，只需要调整第一偏置电压干法刻蚀工艺的偏置电压和蚀刻时间，以及第二偏置电压干法刻蚀工艺的偏置电压和蚀刻时间。当第一偏置电压干法刻蚀工艺的偏置电压和第二偏置电压干法刻蚀工艺的偏置电压确定的情况下，只需要调整第一偏置电压干法刻蚀工艺的蚀刻时间和第二偏置电压干法刻蚀工艺的蚀刻时间，就能对应地使Λ T取得最小值。此时Λ T的最小值小于单独使用其中一种干法刻蚀工艺的值。
[0083]本实施例中，第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺可以在同一设备中进行，从而节省所使用的工艺设备，节省成本。并且，由于第一偏置电压干法刻蚀工艺与第二偏置电压干法刻蚀工艺除偏置电压不同之外，其它工艺条件相同，因此在同一设备中进行时，还能够简化操作。
[0084]需要说明的是，在本发明的其它实施例中，第一偏置电压干法刻蚀工艺与第二偏置电压干法刻蚀工艺的顺序可以替换，即可以先进行第二偏置电压干法刻蚀工艺(亦即高偏置电压干法刻蚀工艺)，再进行第一偏置电压干法刻蚀工艺(亦即零偏置电压或低偏置电压干法刻蚀工艺)。
[0085]请参考图4，所述制作方法还可以包括，在所述伪栅结构表面和半导体衬底100表面沉积应力层180a，并形成层间介质层190a覆盖应力层180a、半导体衬底100和所述伪栅结构。
[0086]由于所述制作方法上述过程中已将硬掩模层和侧墙去除，因此，应力层180a与沟道区区域的距离缩小，应力层180a的应力能够更好地转移至沟道区区域中，从而提高半导体器件的性能。
[0087]请参考图5，使用化学机械平坦化研磨层间介质层190a，直至所述伪栅结构的上表面与研磨后的层间介质层190b上表面齐平，此时应力层180a位于所述伪栅结构顶部的部分也被研磨，形成剩余的应力层180b。
[0088]需要说明的是，图中虽未显示，但本实施例后续还可以包括去除伪栅极形成凹槽，在凹槽底部和侧壁形成功函数金属层，并形成金属栅极填充凹槽等步骤。
[0089]本实施例所提供的MOS器件的制作方法中，先后采用第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺对硬掩模层和侧墙进行蚀刻，其中第一偏置电压干法刻蚀工艺采用的电压为低偏置电压或者零偏置电压，第二偏置电压干法刻蚀工艺采用高偏置电压，从而可以实现通过控制第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺的蚀刻时间，使金属硅化物被蚀刻的厚度达到最小值，从而既保证将硬掩模层和侧墙去除干净，又保证金属硅化物不受到严重破坏，因此既提高后续应力层的应力转移作用，又保证金属硅化物具有良好的导电性能，提高半导体器件的性能。
[0090]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种MOS器件的制作方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底上形成伪栅结构，所述伪栅结构顶部具有硬掩模层； 在所述伪栅结构两侧形成侧墙； 在所述伪栅结构两侧的半导体衬底内形成源极和漏极； 采用第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙； 采用第二偏置电压干法刻蚀工艺蚀刻剩余的所述硬掩模层和所述侧墙。
2.如权利要求1所述的MOS器件的制作方法，其特征在于，所述第一偏置电压干法刻蚀工艺的偏置电压为O?100V，所述第二偏置电压干法刻蚀工艺的偏置电压为100?2000V。
3.如权利要求2所述的MOS器件的制作方法，其特征在于，所述第一偏置电压干法刻蚀和所述第二偏置电压干法刻采用的气体包括CHF3、CH2F2^CH3F, 02、HCl、HBr, SO2, He、H2和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。
4.如权利要求1所述的MOS器件的制作方法，其特征在于，所述第一偏置电压干法刻蚀工艺的偏置电压为100?2000V，所述第二偏置电压干法刻蚀工艺的偏置电压为O?100V。
5.如权利要求4所述的MOS器件的制作方法，其特征在于，所述第一偏置电压干法刻蚀工艺与所述第二偏置电压干法刻蚀工艺在同一设备中进行。
6.如权利要求5所述的MOS器件的制作方法，其特征在于，所述第一偏置电压干法刻蚀和所述第二偏置电压干法刻采用的气体包括CHF3、CH2F2^CH3F, 02、HCl、HBr, SO2, He、H2和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。
7.如权利要求1所述的MOS器件的制作方法，其特征在于，在所述伪栅结构两侧的半导体衬底内形成源极和漏极之后，且在采用所述第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙之前，在所述源极和所述漏极上形成金属硅化物层。
8.如权利要求1所述的MOS器件的制作方法，其特征在于，所述侧墙的材料包括氮化硅，所述硬掩模层的材料包括氮化硅，所述侧墙的厚度范围包括1nm?35nm，所述硬掩模层的厚度范围包括5nm?50nm。
9.如权利要求1所述的MOS器件的制作方法，其特征在于，所述侧墙为单层结构或者双层结构，所述双层结构包括位于第一侧墙和第二侧墙。
10.如权利要求1所述的MOS器件的制作方法，其特征在于，所述方法还包括: 沉积应力层； 形成层间介质层覆盖所述应力层、所述半导体衬底和所述伪栅结构； 使用化学机械平坦化研磨所述层间介质层，直至所述伪栅结构的上表面与所述层间介质层上表面齐平。
【文档编号】H01L21/8238GK104465385SQ201310439142
【公开日】2015年3月25日 申请日期:2013年9月24日 优先权日:2013年9月24日
【发明者】于书坤, 韦庆松 申请人:中芯国际集成电路制造(上海)有限公司