可改善雪崩能力的超结半导体器件的制备方法
【专利摘要】本发明涉及一种可改善雪崩能力的超结半导体器件的制备方法。传统较高的P柱掺杂浓度加剧了横向扩散使得导通电阻相应增大，且P柱与N柱电荷的失衡使得击穿电压的降低。本发明利用外延工艺，形成N型外延层；进行硼离子注入形成P型N型外延层；硼离子注入剂量逐次增加，然后在高温下推结形成P型与N型交替的外延层；注入硼离子形成Pbody区；使用干法刻蚀多晶硅形成多晶硅栅电极；注入砷离子，形成N+源区；在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极，背面金属化形成漏电极。本发明所得的超结半导体器件在提高了超结半导体器件的雪崩能力同时减小了导通电阻。
【专利说明】可改善雪崩能力的超结半导体器件的制备方法
【技术领域】
[0001]本发明属于半导体器件与工艺制造领域，具体涉及一种可改善雪崩能力的超结半导体器件的制备方法。
【背景技术】
[0002]超结VDMOS是一种发展迅速、应用广泛的新型功率半导体器件。它在普通垂直双扩散金属氧化物半导体(VDMOS)基础上，引入超结(Superjunction)结构，使之即具有VDMOS输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好、驱动电路简单，又克服了 VDMOS的导通电阻与击穿电压成2.5次方关系急剧增加的缺点。目前超结VDMOS已广泛应用于电脑、手机、照明以及液晶或等离子电视机和游戏机等消费电子产品的电源或适配器。
[0003]对于功率半导体器件，雪崩能量通常在非钳位感性开关UIS条件下测量，在UIS工作条件下的雪崩损坏有两种模式，热损坏和寄生三极管导通损坏。热损坏就是功率器件在功率脉冲的作用下，由于功耗增加导致结温升高，结温升高到硅片特性允许的临界值而导致的烧毁失效。
[0004]VDMOS雪崩击穿时寄生BJT引起的二次击穿效应严重制约了 VDMOS器件的雪崩能力，参见图1超结VDMOS的结构及寄生三极管示意图，Pbody区附近不可避免地寄生着一个双极型晶体管BJT，Pbody区构成寄生BJT的基区，同时寄生BJT的集电极与发射极也分别为VDMOS的漏极和源极，此外寄生BJT存在从VDMOS源极到Pbody区的等效电阻RB。当VDMOS处于阻断状态时，随着漏源电压的增加，器件内部电场逐渐增大，泄漏电流也随之增大。部分泄漏电流流过BJT体区时，等效电阻Rb两端产生压降，该压降等于寄生三极管BJT的VBE，VDMOS接近雪崩击穿时，泄漏电流急剧增大，如果Rb上的压降足够使得寄生三极管开启，寄生BJT将引起二次击穿效应。等效电阻Rb随温度增加而增加，而发射极和基极的开启电压Vbe随温度的增加而降低，因此，VDMOS的雪崩能力随温度的增加而降低。与双极型晶体管的二次击穿不同，VDMOS的二次击穿一般只在处于高压、大电流工作状态时发生，不存在局部热点的作用。
[0005]当VDMOS发生雪崩击穿，寄生三极管被激活导通发生二次击穿时，VDMOS也有急剧的发热现象。在发生雪崩击穿时，器件温度与电流大小以及器件本身的性能有关。当器件发生雪崩击穿后，如果没有适当的缓冲、抑制改善措施，随着电压电流的增大，器件散热能力会越来越差，温度急剧升高，会导致器件的损坏。寄生三极管还可能引起功率MOSFET单粒子烧毁(SEB)现象，所谓单粒子烧毁是指其内部寄生三极管在重离子电离径迹诱导下被打开而形成的局部雪崩击穿现象，这种效应严重威胁航天和卫星电子系统的安全。
[0006]抑制VDMOS 二次击穿的主要措施有:增加Pbody的结深及浓度，减小电阻Rb。对寄生BJT而言，通过增加Pbody浓度，即增加了基区的净参杂浓度Qb，通过增加Pbody结深，对寄生BJT而言，即是增加了未耗尽的基区宽度W，都能减小电流放大系数β，二次击穿点随Pbody浓度增加而提高。传统的解决方法是通过在P体区中深注入P+离子，但是这种结构使得P体区的结深变深，增加了 VDMOS的导通电阻。1995年K.Fischer与K.Shenai发表文章，提出了加一个自对准浅表面扩散P+区域，可以很有效地抑制寄生晶体管效应，并且在减小电流增益和基极电阻的同时，没有消耗额外的外延层厚度。但需要指出的是，虽然自对准浅表面扩散P+区域抑制了寄生效应且不增加元胞面积，却提高了穿通击穿的可能，因此生产时还需要结合具体器件工作条件要求进行权衡。
[0007]雪崩击穿发生在元胞区比发生在终端区可以获得更好的可靠性，而元胞区的击穿电压相对于终端区的击穿电压可以更轻松的设计实现，因而为了提高超结器件的可靠性，适当地减小元胞区的击穿电压的设计裕量比进一步提高终端区的击穿电压更加容易。使用较高的P柱掺杂浓度可以适当地提高功率半导体器件的雪崩能力，但较高的P柱掺杂浓度加剧了横向扩散使得导通电阻相应增大，且P柱与N柱电荷的失衡使得击穿电压的降低。
【发明内容】
[0008]本发明所要解决的技术问题是提供了一种可改善雪崩能力的超结半导体器件的制备方法，此种方法所得的超结半导体器件在提高了超结半导体器件的雪崩能力同时减小了导通电阻。
[0009]为解决上述的技术问题，本发明采取的技术方案:一种可改善雪崩能力的超结半导体器件的制备方法，其特别之处在于:由以下步骤实现:
步骤一、利用外延工艺，在N+衬底上形成一层3~10 μ m的N型外延层；
步骤二、利用P柱掩膜板掩膜进行硼离子注入形成一层厚度为3飞μ m的P型N型外延
层；
步骤三、分别重复步骤一和步骤二 5~10次，同时硼离子注入剂量逐次增加2%~8%，然后在90(Tl200°C高温下推结形成`厚度为30-40 μ m的P型与N型交替的外延层，其中N型外延层的掺杂浓度范围为0.5^2.5X 1015cm_3，元胞区P柱掺杂浓度范围为1.0-5.5 X IO15CnT3 ；步骤四、采用5(T200KeV的能量注入剂量为2~8父1013011-2硼离子，并在900~12001:的高温下推结60-200分钟形成Pbody区；
步骤五、在1000-1200?温度下90分钟干氧生长5(T200nm厚的栅氧化层(6)，之后淀积200 800nm厚的多晶娃,并使用干法刻蚀多晶娃形成多晶娃棚电极；
步骤六、采用SOKeV的能量注入剂量为3 X IO15CnT2的砷离子，并在900°C的温度下推结30分钟形成N+源区；
步骤七、淀积2~4 μ m厚的BPSG层，在90(Tl00(TC氮气氛围下回流30~60分钟，并刻蚀形成接触孔；
步骤八、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极，钝化，背面金属化形成漏电极。
[0010]所述步骤三通过调节P柱掩膜板来控制P柱不同区域的硼离子掺杂浓度，P柱中间惨杂浓度最闻，惨杂浓度向两侧递减；
所述步骤三中通过逐次增加硼离子的注入剂量来控制P柱纵向的掺杂浓度，P柱底部的掺杂浓度最低，掺杂浓度从下向上逐渐增高；
每个P柱的P柱掩膜板均为一组相邻的图案组成，不同P柱的间隔大于P柱的宽度； 每组P柱掩膜板的离子注入区域的图案为可制造的规则图案。[0011]每组P柱掩膜板的离子注入区域的图案的宽度从P柱中心向两侧逐渐递减。
[0012]所述可制造的规则图案条形、圆形或方形。
[0013]与现有技术相比，本发明的有益效果: 本发明的一种超结半导体器件的制备方法，将超结VDMOS器件P柱的纵向掺杂浓度由下到上逐渐递增，从而减小了源金属电极下面的寄生BJT的等效电阻Rb的电阻值，并使得雪崩电流从寄生BJT的基区向沿着P柱的体内转移，从而极大程度地抑制了寄生BJT的发射结的开启，避免了寄生BJT的引起二次击穿；并且该P柱通过掩膜板来调节P柱中间与边缘的注入剂量，降低了 P柱边缘区域的掺杂浓度，从而降低了 P柱边缘处的掺杂浓度梯度，有效地减小了横向扩散的，因而增大了器件导通时的导电通道的有效宽度，从而在提高了超结半导体器件的雪崩能力同时减小了导通电阻；本发明兼容现有的多次外延多次注入工艺，在提升雪崩能力的同时没有增加工艺制造成本及工艺步骤。
【专利附图】
【附图说明】
[0014]图1是现有超结半导体器件的结构及寄生三极管等效结构示意图；
图2是本发明的多次外延多次注入工艺形成的超结半导体器件的剖面结构示意图；
图3是本发明的元胞区的P柱光刻掩膜板结构示意图；
图4是沿着图2中AA’线的净掺杂浓度分布图；
图5是沿着图2中BB’线的净掺杂浓度分布图。
[0015]其中，1、N.衬底、2、N型外延层、3、P柱、4、Pbody区、5、N.源区、6、栅氧化层、7、多晶娃栅电极、8、BPSG介质层、9、源金属电极、10、硼离子注入区域。
【具体实施方式】
[0016]下面结合附图和【具体实施方式】对本发明进行详细说明。
[0017]一种可改善雪崩能力的超结半导体器件的制备方法，由以下步骤实现:
步骤一、利用外延工艺，在N+衬底I上形成一层3~10 μ m的N型外延层2 ；
步骤二、利用P柱掩膜板掩膜进行硼离子注入形成一层厚度为3飞μ m的P型N型外延
层；
步骤三、分别重复步骤一和步骤二 5~10次，同时硼离子注入剂量逐次增加2%-8%，然后在90(Tl200°C高温下推结形成厚度为30-40 μ m的P型与N型交替的外延层，其中N型外延层2的掺杂浓度范围为0.5^2.5X 1015cm_3，元胞区P柱掺杂浓度范围为1.0-5.SXlO1W ；步骤四、采用5(T200KeV的能量注入剂量为2~8父1013011-2硼离子，并在900~12001:的高温下推结60-200分钟形成Pbody区4 ；
步骤五、在100(Tl2(KrC温度下90分钟干氧生长5(T200nm厚的栅氧化层6，之后淀积200 800nm厚的多晶娃,并使用干法刻蚀多晶娃形成多晶娃棚电极7 ；
步骤六、采用SOKeV的能量注入剂量为3 X IO15CnT2的砷离子，并在900°C的温度下推结30分钟形成N+源区5 ；
步骤七、淀积2~4 μ m厚的BPSG层，在90(Tl00(TC氮气氛围下回流30~60分钟，并刻蚀形成接触孔；
步骤八、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极，钝化，背面金属化形成漏金属电极9。
[0018]所述步骤三通过调节P柱掩膜板来控制P柱不同区域的硼离子掺杂浓度，P柱中间掺杂浓度最高，掺杂浓度向两侧递减。
[0019]所述步骤三中通过逐次增加硼离子的注入剂量来控制P柱纵向的掺杂浓度，P柱底部的掺杂浓度最低，掺杂浓度从下向上逐渐增高。
[0020]每个P柱的P柱掩膜板均为一组相邻的图案组成，不同P柱的间隔大于P柱的宽度。
[0021]每组P柱掩膜板的离子注入区域的图案可以为条形、圆形或方形及其它可制造的规则图案。
[0022]每组P柱掩膜板的离子注入区域的图案的宽度从P柱中心向两侧逐渐递减。
[0023]通过调整P柱掩膜板的离子注入图形的大小、数目与间距从而来控制P柱不同区域的硼离子掺杂浓度，P柱掩膜板中间条形图案最宽，图案宽度向P柱两侧依次递减，使得掺杂后得到的离子数目中间最多，依次向两侧递减。
[0024]本发明的工作原理是:源金属电极9下面P柱顶端的掺杂浓度最高，从而减小了源金属电极9下面的寄生BJT的等效电阻Rb的电阻值，并使得雪崩电流从寄生BJT的基区向沿着P柱的体内转移，从而极大程度地抑制了寄生BJT的发射结的开启，避免了寄生BJT的引起二次击穿；通过调整P柱掩膜板的图形，采用不连续的掩膜板图形，使得P柱3的中部注入硼离子剂量最大，通过长时间高温推结其横向掺杂浓度向两侧逐渐递减，调节P柱中间与P柱的边缘的掺杂浓度，有效地减小了横向扩散的，增大了器件导通时的导电通道的有效宽度，从而在提高了超结半导体器件的雪崩能力同时减小了导通电阻。
[0025]参见图1，超结VDMOS的`结构中本征地寄生着双极型晶体管NPN结构，为避免该寄生三极管开启，必须减小其基极等效电阻Rb的两端的压降使其发射结无法开启。
[0026]参见图2，本发明的超结器件采用了一种不均匀掺杂P柱，该P柱的掺杂浓度沿着AA’线及BB’线方向都不均匀。
[0027]参见图3，本发明的超结器件采用的不均匀掺杂P柱的掩膜版，采用不连续的掩膜板图形，通过调整P柱掩膜板的图形，由于采用负性光刻胶，因而P柱中部的离子注入的区域最大，从而使得P柱的中部注入硼离子剂量最大，通过长时间高温推结其横向掺杂浓度从中间向两侧逐渐递减，图中填充区为硼离子注入区域。
[0028]参见图4，图1中所示AA’线经过长时间高温推结后P柱掺杂浓度从中间向两侧逐渐递减，调节P柱中间与P柱的边缘的掺杂浓度，有效地减小了横向扩散的，增大了器件导通时的导电通道的有效宽度，从而在提高了超结半导体器件的雪崩能力同时减小了导通电阻。
[0029]参见图5，图1中所示BB’线所示P柱的掺杂浓度由表面到体内逐渐递减，源金属电极下面P柱顶端的掺杂浓度最高，从而减小了源金属电极下面的寄生BJT的等效电阻Rb的电阻值，并使得雪崩电流从寄生BJT的基区向沿着P柱的体内转移，从而极大程度地抑制了寄生BJT的发射结的开启，避免了寄生BJT的引起二次击穿。
[0030]实施例:
本实施例采用用具有超结结构的MOSFET来说明，但本发明不局限于MOSFET。
[0031]一、衬底材料准备，采用电阻率为0.001 Q--cm的N+区熔单晶硅衬底1，其晶向为〈100〉；
二、在N+衬底上外延生长5μ m电阻率为4 Ω --cm的N型外延层，作为P柱与N+衬底间的缓冲层；
三、在硅片表面外延生长5μ m电阻率为4 Ω --cm的N型外延层；
四、在硅片表面淀积6μπι的负性光刻胶(即有P柱图形的地方进行硼离子注入)，使用P柱掩膜板进行曝光并显影，然后进行四次高能硼离子注入，注入硼离子能量依次采用3.5MeV、2.5MeV、l.2KeV 与 200KeV，注入的硼离子剂量均为 6 X IO11CnT2 ；
五、重复6次步骤三和步骤四，但是重复步骤四时注入的硼离子剂量每次在前一次注入的基础上增加5%的硼离子剂量，最后在1100°C温度的氮气氛围下进行30分钟的高温推结，形成长度约为35 μ m的连续P柱，其中N型外延层的典型掺杂浓度为1.1 X 1015cm_3，元胞区P柱典型掺杂浓度为3.6 X IO15CnT3 ；
六、采用120KeV的能量注入剂量为5.2X IO1W2硼离子，并在1000°C的高温下推结120分钟形成Pbody区4 ；
七、在1100°C温度下90分钟干氧生长IOOnm厚的栅氧化层6,之后淀积400nm厚的多晶娃，并使用干法刻蚀多晶硅形成多晶硅栅电极7 ;
八、采用80KeV的能量注入剂量为3XIO15CnT2的砷离子，并在900°C的温度下推结30分钟形成N+源区5;
九、淀积2μ m厚的BPSG层8，在950°C氮气氛围下回流30分钟，并刻蚀形成接触孔； 十、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极9，钝化，背面金属化形`成漏电极。
[0032]本发明可以形成从源端表面到外延层内部掺杂浓度逐步递减的P柱，使得寄生三极管效应得到抑制，从而改善了超结半导体器件的雪崩能力，并且有效地减小了 P柱的横向扩散，增大了器件导通时的导电通道的横向宽度，使得器件的导通电阻得到了减小。
【权利要求】
1.一种可改善雪崩能力的超结半导体器件的制备方法，其特征在于:由以下步骤实现: 步骤一、利用外延工艺，在N+衬底(I)上形成一层3~10 μ m的N型外延层(2)； 步骤二、利用P柱掩膜板掩膜进行硼离子注入形成一层厚度为3飞μ m的P型N型外延层； 步骤三、分别重复步骤一和步骤二 5~10次，同时硼离子注入剂量逐次增加2%~8%，然后在90(Tl200°C高温下推结形成厚度为30-40μπι的P型与N型交替的外延层，其中N型外延层(2)的掺杂浓度范围为0.5^2.SXlO1W,元胞区P柱掺杂浓度范围为1.0~5.5 X IO15Cm 3 ； 步骤四、采用5(T200KeV的能量注入剂量为2~8父1013011-2硼离子，并在900~12001:的高温下推结60-200分钟形成Pbody区(4); 步骤五、在1000-1200?温度下90分钟干氧生长5(T200nm厚的栅氧化层(6)，之后淀积200 800nm厚的多晶娃,并使用干法刻蚀多晶娃形成多晶娃棚电极(7)； 步骤六、采用SOKeV的能量注入剂量为3 X IO15CnT2的砷离子，并在900°C的温度下推结30分钟形成N+源区(5)； 步骤七、淀积2~4 μ m厚的BPSG层，在90(Tl00(TC氮气氛围下回流30~60分钟，并刻蚀形成接触孔； 步骤八、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极(9)，钝化，背面金属化形成漏电极。
2.根据权利要求1所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于:所述步骤三通过调节P柱掩膜板来控制P柱(3)不同区域的硼离子掺杂浓度，P柱(3)中间掺杂浓度最高，掺杂浓度向两侧递减。
3.根据权利要求1所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于:所述步骤三中通过逐次增加硼离子的注入剂量来控制P柱(3)纵向的掺杂浓度，P柱(3 )底部的掺杂浓度最低，掺杂浓度从下向上逐渐增高。
4.根据权利要求1、2或3所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于:每个P柱(3)的P柱掩膜板均为一组相邻的图案组成，不同P柱的间隔大于P柱(3)的宽度。
5.根据权利要求4所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于:每组P柱掩膜板的离子注入区域的图案为可制造的规则图案。
6.根据权利要求5所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于:每组P柱掩膜板的离子注入区域的图案的宽度从P柱中心向两侧逐渐递减。
7.根据权利要求5所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于:所述可制造的规则图案条形、圆形或方形。
【文档编号】H01L21/336GK103560086SQ201310491435
【公开日】2014年2月5日 申请日期:2013年10月18日 优先权日:2013年10月18日
【发明者】姜贯军, 陈桥梁, 陈仕全, 马治军, 杜忠鹏 申请人:西安龙腾新能源科技发展有限公司