一种三维芯片中的布线路径优化方法
【专利摘要】本发明涉及一种三维芯片中的布线路径优化方法，基于哈密顿最小路径的原理，采用多次迭代不断优化的方法，能够有效实现缩短布线距离、提高布线效率，节省成本，并且减小器件的功率损耗等效果。本发明提供的上述方法，针对分布密集、单元面积小的硅通孔进行放置布线，经过试验仿真，本发明提供的上述方法能够减小路径长度在15%以上，效果非常显著。
【专利说明】一种三维芯片中的布线路径优化方法
【技术领域】
[0001]本发明涉及三维封装技术，具体涉及一种利用图论哈密顿路径原理的硅通孔布线路径优化方法。
【背景技术】
[0002]随着芯片制造工艺的不断进步，芯片的体积不断减小同时运算速度不断提高。然而，随着半导体制成工艺进入深纳米级，芯片的性能已经无法像原来那样继续提高，主要受以下因素影响:(1)芯片互连上的延迟已经取代器件本身的延迟，成为提高芯片速率的最大障碍；(2)随着集成度的不断提高，芯片中集成了更多数量的不同工艺的器件，如数字逻辑器件、模拟器件和射频器件等，芯片中器件数量的增加导致芯片的面积增大，同时不同器件间的连线也随之增加，同时使芯片制造工艺的复杂度也不断增加，严重影响进一步提高芯片的集成度和运行速度。为了延续摩尔定律，产生了三维芯片的技术思路。
[0003]三维芯片是指将未封装的晶片在垂直方向上进行堆叠，并封装成一颗完整的芯片。这些堆叠在一起的晶片通过一种叫做“娃通孔”(Through Silicon Via,简称TSV)的技术来互相传递信号，如图1所示。硅通孔技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，可以有效地实现3D芯片层叠，降低总的芯片封装尺寸，并加快芯片不同功能之间的数据流传输速度。
[0004]目前业内研究人员关心的问题主要有以下几个方面:三维封装技术的集中布线是否会产生局部温度过高、散热困难、功耗损耗过大等问题；不同材料的三维集成技术对于布线的不同要求；规则的TSV放置和不规则的TSV放置对于三维芯片性能的影响；3D情况下TSV分配算法和2D情况下TSV分配算法的不同区别。但是现有技术中没有关心TSV硅通孔的布线布局是否是最优路径，往往布线是非常凌乱和无章可循的。因此，现有技术中布线距离一般会有15%以上的浪费，不但增加了成本，而且布线距离的浪费也导致功率损耗的增力口，影响芯片的性能。
【发明内容】
[0005]为此，本发明所要解决的技术问题在于现有技术的三维芯片中在硅通孔的布置和布线时的路径不合理导致的功率损耗和成本增加，从而提出一种三维芯片中的布线路径优
化方法。
[0006]为解决上述技术问题，本发明采用如下技术方案:
[0007]一种三维芯片中的布线路径优化方法，包括如下步骤:
[0008]S1:以晶兀圆心为原点设定坐标系，获取所有的芯片在所述坐标系中的坐标；
[0009]S2:将所有芯片任意分为若干组，每组中的芯片数量为大于或等于3个；
[0010]S3:针对每组芯片进行如下操作:
[0011]S31:获取芯片不同排列顺序时所对应的适应度算子Fs，所述适应度算子Fs利用如下公式获取:
【权利要求】
1.一种三维芯片中的布线路径优化方法，其特征在于，包括如下步骤: 51:以晶兀圆心为原点设定坐标系，获取所有的芯片在所述坐标系中的坐标； 52:将所有芯片任意分为若干组，每组中的芯片数量为大于或等于3个； 53:针对每组芯片进行如下操作: 531:获取芯片不同排列顺序时所对应的适应度算子Fs，所述适应度算子Fs利用如下公式获取:
2.根据权利要求1所述的三维芯片中的布线路径优化方法，其特征在于，所述决定系数Au满足如下条件:
3.根据权利要求1或2所述的三维芯片中的布线路径优化方法，其特征在于，所述步骤S4中，重复所述步骤S3的次数为200次。
4.根据权利要求1-3任一所述的三维芯片中的布线路径优化方法，其特征在于，所述步骤S2中，将所有芯片任意分为m组时，令每组中的芯片数量相等。
【文档编号】H01L21/60GK103560097SQ201310589704
【公开日】2014年2月5日 申请日期:2013年11月20日 优先权日:2013年11月20日
【发明者】苏少博, 李慧云, 徐国卿 申请人:中国科学院深圳先进技术研究院