半导体装置制造方法

半导体装置制造方法
【专利摘要】实施方式的半导体装置包括第一电极、第一导电型的第一半导体区域、第一导电型的第二半导体区域、第二导电型的第三半导体区域、第二导电型的第四半导体区域、第二电极以及第一中间金属膜。第一半导体区域设在第一电极之上，具有第一杂质浓度。第二半导体区域设在第一半导体区域之上，具有比第一杂质浓度高的第二杂质浓度。第三半导体区域及第四半导体区域设在第二半导体区域之上。第三半导体区域具有第三杂质浓度。第四半导体区域具有比第三杂质浓度低的第四杂质浓度。第二电极设在第三半导体区域及第四半导体区域之上，与第三半导体区域欧姆接触。第一中间金属膜设在第二电极与第四半导体区域之间，与第四半导体区域进行肖特基接合。
【专利说明】半导体装置
[0001]本申请主张以日本专利申请2013 — 62969号(申请日:2013年3月25日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

【技术领域】
[0002]后述的实施方式涉及半导体装置。

【背景技术】
[0003]作为半导体装置的一例，可以举出作为具有整流功能的元件的二极管。例如，作为功率用晶体管的IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)中，与IGBT反并联地连接二极管以用于回流。在二极管等具有整流功能的半导体装置中，要求降低开关时间(关断(turn off)时的恢复电流的消失时间)及提高耐破坏性。


【发明内容】

[0004]本发明的实施方式的目的在于半导体装置的开关时间的降低等的特性提高。
[0005]实施方式的半导体装置包括第一电极、第一半导体区域、第二半导体区域、第三半导体区域、第四半导体区域、第二电极和第一中间金属膜。
[0006]上述第一半导体区域设在上述第一电极之上。上述第一半导体区域是具有第一杂质浓度的第一导电型的区域。
[0007]上述第二半导体区域设在上述第一半导体区域之上。上述第二半导体区域是具有比上述第一杂质浓度高的第二杂质浓度的第一导电型的区域。
[0008]上述第三半导体区域设在上述第二半导体区域之上。上述第三半导体区域是具有第三杂质浓度的第二导电型的区域。
[0009]上述第四半导体区域设在上述第二半导体区域之上。上述第四半导体区域是具有比上述第三杂质浓度低的第四杂质浓度的第二导电型的区域。
[0010]上述第二电极设在上述第三半导体区域及上述第四半导体区域之上，与上述第三半导体区域欧姆接触。
[0011]上述第一中间金属膜设在上述第二电极与上述第四半导体区域之间，与上述第四半导体区域进行肖特基接合。

【专利附图】

【附图说明】
[0012]图1是例示出第一实施方式的半导体装置的示意剖视图。
[0013]图2 Ca)及图2 (b)是说明半导体装置的动作的示意剖视图。
[0014]图3 Ca)?图3 (c)是例示出半导体装置的制造方法的示意剖视图。
[0015]图4是例示出第二实施方式的半导体装置的示意剖视图。
[0016]图5 Ca)及图5 (b)是说明半导体装置的动作的示意剖视图。
[0017]图6 (a)?图6 (C)是例示出半导体装置的制造方法的示意剖视图。
[0018]图7是例示出第三实施方式的半导体装置的示意剖视图。
[0019]图8 Ca)?图8 (c)是例示出半导体装置的制造方法的示意剖视图。
[0020]图9是例示出第四实施方式的半导体装置的示意剖视图。
[0021]图10 Ca)?图10 (c)是例示出半导体装置的制造方法的示意剖视图。
[0022]图11是例示出第五实施方式的半导体装置的示意剖视图。
[0023]图12是例示出第六实施方式的半导体装置的示意剖视图。
[0024]图13是例示出载流子浓度的示意图。
[0025]图14 Ca)?图14 (C)是对载流子浓度的平衡进行例示的示意图。

【具体实施方式】
[0026]以下，基于附图对本发明的实施方式进行说明。以下的说明中，对同一部件附加同一符号，对一度说明过的部件适宜地将其说明省略。
[0027]另外，在以下的说明中，η +、η、η —以及p+、p、p —的标记表示各导电型的杂质浓度的相对的高低。即，η +表示与η相比η型的杂质浓度相对高，η一表示与η相比η型的杂质浓度相对低。此外，P+表示与P相比P型的杂质浓度相对高，P—表示与P相比P型的杂质浓度相低。
[0028]此外，在以下的说明中，作为一例，举出将第一导电型设为η型、将第二导电型设为P型的具体例。
[0029](第一实施方式)
[0030]图1是例示出第一实施方式的半导体装置的示意剖视图。
[0031]如图1所示，第一实施方式的半导体装置110具备:作为第一电极的阴极电极81、作为第一半导体区域的η +型阴极层10、作为第二半导体区域的η—型基底(base)层20、作为第三半导体区域的P+型阳极层30、作为第四半导体区域的P 一型阳极层40、作为第二电极的阳极电极82、作为第一中间金属膜的第一阻挡金属(barrier metal) 51。半导体装置110例如是二极管。
[0032]阴极电极81例如采用铝(Al)。n+型阴极层10设在阴极电极81之上。这里，设将阴极电极81与η +型阴极层10连结的方向为Z方向，设与Z方向正交的方向之一为X方向，设与Z方向及X方向正交的方向为Y方向。
[0033]η+型阴极层10是在半导体(例如Si)中添加了 η型杂质(例如磷(P)、砷(As))而得到的层。η+型阴极层10的厚度(Ζ方向的长度)例如在0.05微米(μ m)以上5μπι以下。η+型阴极层10具有第一杂质浓度。第一杂质浓度例如其表面浓度比3X1017cm —3高，例如在lX1019cm —3以下。n+型阴极层10与阴极电极81欧姆接触。这里，欧姆接触是指两个物质间的接触，且该接触具有其接触面的电位差与通过此的电流成比例的特性。
[0034]η—型基底层20设在n+型阴极层10之上。η—型基底层20的厚度(Z方向的长度)根据元件的耐压而设计，例如在10 μ m以上500 μ m以下。η—型基底层20具有比第一杂质浓度高的第二杂质浓度。例如，在1200V系的元件的情况下，η—型基底层20的厚度在10ym以上200 μ m以下，η一型基底层20的η—形杂质的浓度例如在2Χ 1013cm —3以上lX1014cm —3以下。
[0035]本实施方式中，在n+型阴极层10与η—型基底层20之间，设有作为第五半导体区域的η型缓冲层11。η—型基底层20隔着η型缓冲层11设在η+型阴极层10之上。η型缓冲层11的厚度(Ζ方向的长度)例如在0.Ιμπι以上30μπι以下。η型缓冲层11具有比第一杂质浓度低且比第二杂质浓度高的第五杂质浓度。第五杂质浓度例如在I X 1012cm — 2以上 5Χ 1012cm 2 以下。
[0036]P +型阳极层30设在η —型基底层20之上。ρ +型阳极层30设在η —型基底层20之上的一部分。P+型阳极层30例如设置为在Y方向上延伸的线状。P+型阳极层30也可以设有多个。此外，P+型阳极层30也可以设置为岛状。
[0037]ρ +型阳极层30含有ρ型杂质(例如硼(B)、Al )。ρ +型阳极层30具有第三杂质浓度。第三杂质浓度的表面浓度例如在3Χ 117CnT3以上2X102°cm — 3以下。
[0038]P 一型阳极层40设在η一型基底层20之上。P 一型阳极层40含有ρ型杂质(例如B、Al)。ρ一型阳极层40具有比第三杂质浓度低的第四杂质浓度。第四杂质浓度的表面浓度例如在3X1017cm — 3以下。
[0039]ρ—型阳极层40具有第一部分41和第二部分42。第一部分41设在η—型基底层20与ρ+型阳极层30之间。设在阳极电极82与η—型基底层20之间。第二部分42的阳极电极82侧的一部分与ρ +型阳极层30并置。
[0040]阳极电极82设在ρ +型阳极层30及ρ 一型阳极层40之上。阳极电极82例如采用Al。阳极电极82与ρ+型阳极层30欧姆接触。
[0041]第一阻挡金属51设在阳极电极82与P—型阳极层40之间。第一阻挡金属51与P—型阳极层40进行肖特基接合。这里，肖特基接合是指在金属与半导体之间形成有肖特基势垒的接合。本实施方式中，肖特基接合包括不进行欧姆接触的状态。
[0042]第一阻挡金属51与阳极电极82电连接。第一阻挡金属51例如采用钛(Ti)、或钨(W)。第一阻挡金属51可以是金属材料的单层膜，也可以是将多个金属材料层叠而得到的多层膜。第一阻挡金属51的材料的功函数比阳极电极82的材料的功函数大。
[0043]半导体装置110中，通过在阳极电极82与P—型阳极层40之间设置第一阻挡金属51，从而无论阳极电极82的材料如何，都能在P—型阳极层40和与阳极电极82电连接的金属(第一阻挡金属51)之间得到可靠的肖特基结(肖特基接合)。
[0044]另一方面，由于在ρ +型阳极层30与阳极电极82之间未夹有第一阻挡金属51，因此在阳极电极82与P+型阳极层30之间可得到可靠的欧姆接触。即，半导体装置110中，即使将P+型阳极层30的杂质浓度(第三杂质浓度)设得较低，也能在P+型阳极层30与阳极电极82之间得到充分的欧姆接触。
[0045]接着，说明半导体装置110的动作。
[0046]图2 Ca)及图2 (b)是说明半导体装置的动作的示意剖视图。
[0047]图2 (a)是说明导通(on)状态的示意剖视图，图2 (b)是说明截止(off)状态的示意剖视图。
[0048]首先，如图2 (a)所示，若在阳极.阴极间施加电压(正向偏置)以使与阴极电极81的电位相比阳极电极82的电位较高，则半导体装置110成为导通状态。
[0049]半导体装置110中，n+型阴极层10与阴极电极81欧姆接触。因而，电子(e)从η +型阴极层10经由η 一型基底层20到达ρ 一型阳极层40。
[0050]ρ—型阳极层40与阳极电极82进行肖特基接合。因而，P—型阳极层40与阳极电极82之间，对于空穴(h)而言成为能量势垒，而对于电子(e)而言不成为能量势垒。由此，电子(e)从η +型阴极层10经由η 一型基底层20及ρ 一型阳极层40流入阳极电极82。由此，在阴极.阳极间，形成电子电流ei。
[0051]另一方面，p+型阳极层40与P—型阳极层30之间，对于电子(e)而言成为能量势垒。因而，流到P—型阳极层40的电子(e)难以流入P+型阳极层30。朝向P+型阳极层30的电子(e)在P+型阳极层30附近在横向(沿XY平面的方向)上移动。通过该电子(e)的移动，P+型阳极层30的下方的部分相对于阳极电极82，以成为负极的方式被偏置。
[0052]通过该偏置，在ρ +型阳极层30的下方，对ρ —型阳极层40与ρ +型阳极层30之间的空穴(h)的能量势垒变低。由此，空穴(h)从p+型阳极层30注入ρ—型阳极层40。通过该被注入的空穴(h)形成空穴电流hi。
[0053]p+型阳极层30的宽度(X方向的长度)、或p+型阳极层30与阳极电极82之间的接触面积越大，空穴电流hi越大。即，通过该宽度或该接触面积，调整来自阳极侧的空穴(h)
的注入量。
[0054]这样，在导通状态下，空穴(h)从阳极侧流向阴极侧，电子(e)从阴极侧流向阳极侦U。这里，在阳极侧，P+型阳极层30有利于空穴(h)的注入，相对于此，P—型阳极层40仅有利于电子(e)的排出。因此，与未设置ρ 一型阳极层40的半导体装置相比，空穴(h)的注入量被抑制。此外，半导体装置110中，由于能使P+型阳极层30的杂质浓度(第三杂质浓度)较低，所以空穴(h)的注入量进一步被抑制。
[0055]由此，半导体装置110中，开关速度高速化。
[0056]接着，如图2 (b)所示，若在阳极.阴极间施加电压(反向偏置)以使与阴极电极81的电位相比阳极电极82的电位较低，则半导体装置110成为截止状态。这里，将从导通状态向截止状态的转变称为关断。
[0057]若从在阳极.阴极间施加了正向偏置的状态开始施加反向偏置，则在η—型基底层20中存在的空穴(h)向阳极电极82侧移动。此外，在η—型基底层20中存在的电子(e)向阴极电极81侧移动。
[0058]在施加反向偏置时，电子(e)经由n+型阴极层10流入阴极电极81。另一方面，空穴(h)经由ρ +型阳极层30流入阳极电极82。
[0059]在关断时，在电子(e)流向阴极电极81、空穴(h)流向阳极电极82的状态下，以P —型阳极层40与η —型基底层20之间的边界部分为起点，耗尽层在ρ —型阳极层40及η —型基底层20中扩展。由此，半导体装置110中的阳极电极82与阴极电极81之间的导通逐渐被切断，成为截止状态。
[0060]这样，半导体装置110中，导通状态中空穴(h)的注入量被抑制，关断时的恢复电流的消失时间降低，开关速度高速化。
[0061]接着，说明半导体装置110的制造方法。
[0062]图3 (a)?图3 (C)是例示出半导体装置的制造方法的示意剖视图。
[0063]首先，如图3 (a)所示，准备包括n+型阴极层10、n型缓冲层ll、n—型基底层20、P一型阳极层40在内的结构体100。接着，在结构体100的P —型阳极层40侧的第一面100a，选择性地形成P +型阳极层30。
[0064]在形成p+型阳极层30时，在结构体100的第一面10a形成掩模(未图示)，经掩模的开口将P型杂质进行离子注入。在离子注入后，通过加热处理使P型杂质扩散而形成P+型阳极层30。
[0065]接着，如图3 (b)所示，在露出到结构体100的第一面10a的ρ 一型阳极层40之上，形成第一阻挡金属51。第一阻挡金属51例如采用Ti或W。在形成第一阻挡金属51时，例如在第一面100的整个面上使第一阻挡金属51的材料(阻挡金属材料)成膜后，通过光刻及刻蚀将P+型阳极层30之上的阻挡金属材料去除。由此，仅在P—型阳极层40之上残留阻挡金属材料，形成第一阻挡金属51。
[0066]接着，如图3 (b)所示，以覆盖P+型阳极层30之上以及第一阻挡金属51之上的方式形成阳极电极82。此外，在结构体100的与第一面10a相反的一侧的第二面10b形成阴极电极81。由此，半导体装置110完成。
[0067]根据第一实施方式的半导体装置110，与不设置第一阻挡金属51的情况相比，p +型阳极层30的杂质浓度被低浓度化。由此，在半导体装置110中，实现开关速度的高速化。
[0068](第二实施方式)
[0069]接着，说明第二实施方式。
[0070]图4是例示出第二实施方式的半导体装置的示意剖视图。
[0071]如图4所示，第二实施方式的半导体装置120具备阴极电极81、η +型阴极层10、η一型基底层20、ρ+型阳极层30、ρ—型阳极层40、阳极电极82、第一阻挡金属51和绝缘体60。半导体装置120例如是二极管。
[0072]绝缘体60设置在ρ +型阳极层30与ρ —型阳极层40之间。绝缘体60比ρ +型阳极层30的深度及ρ.型阳极层40的深度都深。绝缘体60埋入在从结构体100的第一面10a沿Z方向形成到η一型基底层20的中途的沟槽10t内。绝缘体60的上表面60a的Z方向的位置在第一面10a以上。绝缘体60的下表面60b的Z方向的位置在P+型阳极层30及P 一型阳极层40之下。绝缘体60例如采用氧化硅(Si02)。绝缘体60起到使p+型阳极层30从P—型阳极层40分离的作用。绝缘体60还起到将无用的区域削除的作用。进而，在设有绝缘体60的半导体装置120中，耐破坏性提高。
[0073]接着，说明半导体装置120的动作。
[0074]图5 Ca)及图5 (b)是说明半导体装置的动作的示意剖视图。
[0075]图5 (a)是说明导通状态的示意剖视图，图5 (b)是说明截止状态的示意剖视图。
[0076]首先，如图5 (a)所示，若在阳极.阴极间施加电压(正向偏置)以使与阴极电极81的电位相比阳极电极82的电位较高，则半导体装置120成为导通状态。
[0077]在半导体装置120中，n+型阴极层10与阴极电极81欧姆接触。因而，电子(e)从η +型阴极层10经由η 一型基底层20到达ρ 一型阳极层40。
[0078]ρ—型阳极层40与阳极电极82进行肖特基接合。因而，P—型阳极层40与阳极电极82之间，对于空穴(h)而言成为能量势垒，而对于电子(e)而言不成为能量势垒。由此，电子(e)从η +型阴极层10经由η 一型基底层20及ρ 一型阳极层40流入阳极电极82。由此，在阴极.阳极间，形成电子电流ei。
[0079]另一方面，p+型阳极层40与P—型阳极层30之间，对于电子(e)而言成为能量势垒。因而，流入到P—型阳极层40的电子(e)难以流入P+型阳极层30。朝向P+型阳极层30的电子(e)在P+型阳极层30的附近以及绝缘体60的附近在横向(沿XY平面的方向)上移动。通过该电子(e)的移动，P+型阳极层30的下方以及绝缘体60的下方的部分相对于阳极电极82，以成为负极的方式被偏置。
[0080]通过该偏置，在ρ +型阳极层30的下方，对ρ —型阳极层40与ρ +型阳极层30之间的空穴(h)的能量势垒变低。由此，空穴(h)从p+型阳极层30向ρ—型阳极层40注入。通过该被注入的空穴(h)形成空穴电流hi。
[0081]p+型阳极层30的宽度(X方向的长度)、或p+型阳极层30与阳极电极82之间的接触面积越大，空穴电流hi越大。即，通过该宽度或该接触面积，调整来自阳极侧的空穴(h)
的注入量。
[0082]这样，在导通状态下，空穴(h)从阳极侧流向阴极侧，电子(e)从阴极侧流向阳极侦U。这里，在阳极侧，P+型阳极层30有利于空穴(h)的注入，相对于此，P—型阳极层40仅有利于电子(e)的排出。因此，与未设置ρ 一型阳极层40的半导体装置相比，空穴(h)的注入量被抑制。此外，半导体装置110中，由于能使P+型阳极层30的杂质浓度(第三杂质浓度)较低，所以空穴(h)的注入量进一步被抑制。
[0083]由此，半导体装置120中，开关速度高速化。
[0084]接着，如图5 (b)所示，若在阳极.阴极间施加电压(反向偏置)以使与阴极电极81的电位相比阳极电极82的电位较低，则半导体装置110成为截止状态。
[0085]若从在阳极.阴极间施加了正向偏置的状态开始施加反向偏置，则在η—型基底层20中存在的空穴(h)向阳极电极82侧移动。此外，在η—型基底层20中存在的电子(e)向阴极电极81侧移动。
[0086]在施加反向偏置时，电子(e)经由n+型阴极层10流入阴极电极81。另一方面，空穴(h)经由ρ +型阳极层30流入阳极电极82。
[0087]在关断时，在电子(e )流向阴极电极81、空穴(h )流向阳极电极82的状态下，从设在沟槽10t内的绝缘体60与η—型基底层20之间的界面起，耗尽层在η—型基底层20中扩展。
[0088]半导体装置120中，在导通状态中空穴(h)的注入量被抑制，关断时的恢复电流的消失时间降低，开关速度高速化。此外，若使相邻的两个沟槽loot的间隔较窄，则在该两个沟槽10t之间夹断(pinch off)。因此，使P—型阳极层40的杂质浓度较低，实现开关速度的进一步高速化。
[0089]这里，在pin 二极管中，有关断时在pn结部的某部位发生电场集中、引起雪崩的情况。如半导体装置120那样，通过从结构体100的第一面10a起到η—型基底层20的中途设置绝缘体60，在关断时电场容易集中到绝缘体60的前端部分。由此，在绝缘体60的前端部分容易发生雪崩。
[0090]半导体装置120中，根据设置绝缘体60的位置使发生雪崩的部位分散化。由此，关断时的半导体装置120的耐破坏性增加。
[0091]接着，说明半导体装置120的制造方法。
[0092]图6 (a)?图6 (C)是例示出半导体装置的制造方法的示意剖视图。
[0093]首先，如图6 Ca)所示，准备包括n+型阴极层10、η型缓冲层11、η—型基底层20和P—型阳极层40在内的结构体100。接着，在结构体100的P—型阳极层40侧的第一面100a，选择性地形成ρ+型阳极层30。
[0094]在形成p+型阳极层30时，在结构体100的第一面10a形成掩模(未图示)，经掩模的开口将P型杂质进行离子注入。离子注入后，通过加热处理使P型杂质扩散而形成P +型阳极层30。
[0095]接着，如图6 (b)所示，从结构体100的第一面10a起沿Z方向直到η一型基底层20的途中为止形成沟槽100t。沟槽10t形成在ρ 一型阳极层40与p+型阳极层30之间。接着，在沟槽10t内埋入绝缘体60。绝缘体60例如采用Si02。
[0096]接着，在露出到结构体100的第一面10a的ρ—型阳极层40之上，形成第一阻挡金属51。第一阻挡金属51例如米用Ti或W。在形成第一阻挡金属51时,例如在第一面100的整个面使第一阻挡金属51的材料(阻挡金属材料)成膜后，通过光刻及刻蚀将P+型阳极层30之上的阻挡金属材料去除。由此，仅在P—型阳极层40之上残留阻挡金属材料，形成第一阻挡金属51。
[0097]接着，如图6 (b)所示，以覆盖绝缘体60之上、ρ +型阳极层30之上以及第一阻挡金属51之上的方式形成阳极电极82。此外，在结构体100的与第一面10a相反的一侧的第二面10b形成阴极电极81。由此，半导体装置120完成。
[0098]根据第二实施方式的半导体装置120，与半导体装置110同样地实现开关速度的高速化。进而，在半导体装置120中，与不设置绝缘体60的情况相比，关断时的耐破坏性增加。
[0099](第三实施方式)
[0100]接着，说明第三实施方式。
[0101]图7是例示出第三实施方式的半导体装置的示意剖视图。
[0102]如图7所示，第三实施方式的半导体装置130具备阴极电极81、η +型阴极层10、η一型基底层20、ρ+型阳极层30、ρ—型阳极层40、阳极电极82、第一阻挡金属51、导电体70和绝缘膜61。半导体装置130例如是二极管。
[0103]导电体70设在ρ +型阳极层30与ρ —型阳极层40之间。导电体70与阳极电极82电连接。导电体70比ρ+型阳极层30的深度以及ρ—型阳极层40的深度都深。导电体70例如采用多晶硅。
[0104]绝缘膜61设在导电体70与P+型阳极层30之间、导电体70与P—型阳极层40之间、以及导电体70与η—型基底层20之间。绝缘膜61例如采用Si02。
[0105]导电体70及绝缘膜61设在从结构体100的第一面10a起沿Z方向形成到η 一型基底层20的途中的沟槽10t内。绝缘膜61沿着沟槽10t的内壁设置。导电体70隔着绝缘膜61埋入到沟槽10t内。导电体70的上表面70a的Z方向的位置在第一面10a以上。导电体70的下表面70b的Z方向的位置在P+型阳极层30及P—型阳极层40之下。
[0106]半导体装置130的动作与半导体装置120相同。在半导体装置130中，导电体70的电位与阳极电极82的电位相同。因此，在对半导体装置130施加了反向偏置的情况下，从设在沟槽10t内的绝缘膜61与η—型基底层20之间的界面起，耗尽层在η —型基底层20中扩展。在关断时，电场容易集中在沟槽10t的下端部分(特别是角部)。由此，在沟槽10t的下端部分容易发生雪崩。
[0107]在半导体装置130中，根据在内部具有导电体70及绝缘膜61的沟槽10t的位置使发生雪崩的部位分散化。由此，关断时的半导体装置130的耐破坏性增加。此外，若使相邻的两个沟槽loot的间隔较窄，则在这两个沟槽10t之间夹断。因此，使P—型阳极层40的杂质浓度较低，实现开关速度的高速化。
[0108]接着，说明半导体装置130的制造方法。
[0109]图8 (a)?图8 (C)是例示出半导体装置的制造方法的示意剖视图。
[0110]首先，如图8 (a)所示，准备包括n+型阴极层10、n型缓冲层ll、n—型基底层20和P 一型阳极层40在内的结构体100。接着，在结构体100的P —型阳极层40侧的第一面100a，选择性地形成p+型阳极层30。
[0111]在形成P+型阳极层30时，在结构体100的第一面10a形成掩模(未图示)，经掩模的开口将P型杂质进行离子注入。离子注入后，通过加热处理使P型杂质扩散而形成P +型阳极层30。
[0112]接着，从结构体100的第一面10a起沿Z方向直到η—型基底层20的途中为止形成沟槽loot。沟槽10t形成在P 一型阳极层40与P+型阳极层30之间。接着，在沟槽10t的内壁形成绝缘膜61。绝缘膜61例如采用Si02。绝缘膜61通过在沟槽10t的内壁利用CVD (Chemical Vapor Deposit1n)等使例如S12堆积而形成。此外，也可以通过热处理在沟槽10t的内壁形成热氧化膜作为绝缘膜61。
[0113]接着，如图8 (b)所示，在沟槽10t内隔着绝缘膜61埋入导电体70。导电体70例如采用多晶硅。在半导体装置130作为IGBT的FWD (Free Wheeling D1de:续流二极管)而与IGBT的制造一起形成的情况下，沟槽100t、绝缘膜以及导电体70的形成可以通过与形成IGBT的沟槽栅的工序相同的制造工序形成。
[0114]接着，如图8 (C)所示，在露出到结构体100的第一面10a的ρ 一型阳极层40之上，形成第一阻挡金属51。第一阻挡金属51例如采用Ti或W。在形成第一阻挡金属51时，例如在第一面100的整个面使第一阻挡金属51的材料(阻挡金属材料)成膜后，通过光刻及刻蚀将P +型阳极层30之上的阻挡金属材料去除。由此，仅在ρ —型阳极层40之上残留阻挡金属材料，形成第一阻挡金属51。
[0115]接着，以覆盖绝缘膜61之上、导电体70之上、P+型阳极层30之上以及第一阻挡金属51之上的方式形成阳极电极82。此外，在结构体100的与第一面10a相反的一侧的第二面10b形成阴极电极81。由此，半导体装置130完成。
[0116]根据第三实施方式的半导体装置130，与半导体装置110同样地实现开关速度的高速化。进而，在半导体装置130中，与不设置导电体70及绝缘膜61的情况相比，关断时的耐破坏性增加。
[0117](第四实施方式)
[0118]接着，说明第四实施方式。
[0119]图9是例示出第四实施方式的半导体装置的示意剖视图。
[0120]如图9所示，第四实施方式的半导体装置140具备阴极电极81、n+型阴极层10、η一型基底层20、ρ+型阳极层30、ρ—型阳极层40、阳极电极82和第一阻挡金属51。半导体装置140例如是二极管。
[0121 ] 在半导体装置140中，ρ 一型阳极层40具有在η 一型基底层20与ρ +型阳极层30之间设置的第一部分41。第一部分41的与η—型基底层20之间的边界部分以朝向η—型基底层20凸起的方式弯曲。
[0122]半导体装置140的动作与半导体装置110相同。在半导体装置140中，通过第一部分41的弯曲的形状，在关断时电场容易集中在第一部分41。由此，在第一部分41的附近容易发生雪崩。半导体装置140中，根据第一部分41的位置使发生雪崩的部位分散化。由此，关断时的半导体装置140的耐破坏性增加。
[0123]此外，由于容易发生雪崩的第一部分41设置在P+型阳极层30的下侧的附近，所以从引起了雪崩的部位的近处有效地将载流子抽取。由此，进一步实现耐破坏性的增加。
[0124]接着，说明半导体装置140的制造方法。
[0125]图10 Ca)?图10 (C)是例示出半导体装置的制造方法的示意剖视图。
[0126]首先，如图10 (a)所示，准备包括η +型阴极层10、η型缓冲层11、η—型基底层20在内的结构体101。接着，在结构体101的η—型基底层20侧的第一面101a，选择性地形成P—形区域40R。在形成P—形区域40R时，在结构体101的第一面1la形成掩模(未图示)，经掩模的开口将P型杂质进行离子注入。
[0127]接着，如图10 (b)所示，通过加热处理使ρ—形区域40R的杂质扩散而形成ρ 一型阳极层40。通过ρ —形区域40R的杂质浓度、位置、大小以及加热处理的条件，在P —型阳极层40形成第一部分41。第一部分41通过ρ 一形区域40R的热扩散而以向η —型基底层20侧凸起的方式弯曲。
[0128]接着，如图10 (C)所示，在露出到结构体101的第一面1la的ρ 一型阳极层40之上，形成第一阻挡金属51。第一阻挡金属51例如采用Ti或W。在形成第一阻挡金属51时，例如在第一面100的整个面使第一阻挡金属51的材料(阻挡金属材料)成膜后，通过光刻及刻蚀将P +型阳极层30之上的阻挡金属材料去除。由此，仅在ρ —型阳极层40之上残留阻挡金属材料，形成第一阻挡金属51。
[0129]接着，以覆盖ρ+型阳极层30之上以及第一阻挡金属51之上的方式形成阳极电极82。此外，在结构体101的与第一面1la相反的一侧的第二面1lb形成阴极电极81。由此，半导体装置140完成。
[0130]根据第四实施方式的半导体装置140，与半导体装置110同样地实现开关速度的高速化。进而，在半导体装置140中，与不设置第一部分41的情况相比，关断时的耐破坏性增加。
[0131](第五实施方式)
[0132]图11是例示出第五实施方式的半导体装置的示意剖视图。
[0133]如图11所示，第五实施方式的半导体装置150具备阴极电极81、η+型阴极层10、η—型基底层20、ρ+型阳极层30、ρ—型阳极层40、阳极电极82、η型缓冲层11与作为第二中间金属膜的第二阻挡金属52。半导体装置150例如是二极管。
[0134]在半导体装置150中，η型缓冲层11设在阴极电极81之上。第二阻挡金属52设在阴极电极81与η型缓冲层11之间。第二阻挡金属52与η型缓冲层11进行肖特基接合。
[0135]第二阻挡金属52与阴极电极81电连接。第二阻挡金属52例如采用钛(Ti)或钨(W)。第二阻挡金属52可以是金属材料的单层膜，也可以是将多个金属材料层叠后的多层膜。第二阻挡金属52的材料的功函数比阴极电极81的材料的功函数大。
[0136]半导体装置150中，通过在阴极电极81与η型缓冲层11之间设置第二阻挡金属52，从而无论阴极电极81的材料如何，都能在η型缓冲层11和与阴极电极81电连接的金属(第二阻挡金属52)之间得到可靠的肖特基结。
[0137]另一方面，由于在η +型阴极层10与阴极电极81之间未夹有第二阻挡金属51，所以在阴极电极81与η+型阴极层10之间能得到可靠的欧姆接触。即，半导体装置150中，即使使η +型阴极层10的杂质浓度(第一杂质浓度)较低，在η +型阴极层10与阴极电极81之间也能得到充分的欧姆接触。
[0138]接着，说明半导体装置150的动作。
[0139]若在阳极.阴极间施加电压(正向偏置)以使与阴极电极81的电位相比阳极电极82的电位较高，则半导体装置150成为导通状态。
[0140]半导体装置150中，η型缓冲层11与阴极电极81进行肖特基接合。因而，η型缓冲层11与阴极电极81间，对于电子而言成为能量势垒，而对于空穴而言不成为能量势垒。由此，空穴从P+型阳极层40经由η一型基底层20以及η型缓冲层11流入阴极电极81。由此，在阴极.阳极间形成空穴电流。
[0141]另一方面，η+型阴极层10与η型缓冲层11之间，对于空穴而言成为能量势垒。因而，流入到η型缓冲层11的空穴难以流入η+型阴极层10。朝向η+型阴极层10的空穴在η+型阴极层10的附近在横向(沿XY平面的方向)上移动。通过该空穴的移动，η+型阴极层10的上方的部分相对于阴极电极81以成为正极的方式被偏置。
[0142]通过该偏置，在η +型阴极层10的上方，对η型缓冲层11与η +型阴极层10之间的电子的能量势垒变低。由此，电子从η+型阴极层10向η型缓冲层11注入。通过该注入的电子形成电子电流。
[0143]η+型阴极层10的宽度(X方向的长度)、或η+型阴极层10与阴极电极81之间的接触面积越大，电子电流越大。即，通过该宽度或该接触面积，调整来自阴极侧的电子的注入量。
[0144]这里，在阴极侧，η+型阴极层10有利于电子的注入，相对于此，η型缓冲层11仅有利于空穴的排出。因此，与不设置η型缓冲层11的半导体装置相比，电子的注入量被抑制。此外，半导体装置150中，由于能够使η +型阴极层10的杂质浓度(第一杂质浓度)较低，所以电子的注入量进一步被抑制。由此，半导体装置150中，开关速度高速化。
[0145]接着，若在阳极.阴极间施加电压(反向偏置)以使与阴极电极81的电位相比阳极电极82的电位较低，则半导体装置150成为截止状态。
[0146]若从在阳极.阴极间施加了正向偏置的状态施加反向偏置，则在η—型基底层20中存在的空穴向阳极电极82侧移动。此外，在η —型基底层20中存在的电子向阴极电极81侧移动。
[0147]在施加反向偏置时，电子经由η+型阴极层10流入阴极电极81。另一方面，空穴经由P +型阳极层30流入阳极电极82。
[0148]在关断时，在电子流向阴极电极81、空穴流向阳极电极82的状态下，以P—型阳极层40与η—型基底层20之间的边界部分、以及ρ+型阳极层30与η—型基底层20之间的边界部分为起点，耗尽层在P —型阳极层40、ρ+型阳极层30及η —型基底层20中扩展。由此，半导体装置150中的阳极电极82与阴极电极81之间的导通逐渐被切断，成为截止状态。
[0149]根据第五实施方式的半导体装置150，在导通状态下电子的注入量被抑制，关断时的恢复电流的消失时间降低。因而，实现开关速度的高速化。
[0150](第六实施方式)
[0151]图12是例示出第六实施方式的半导体装置的示意剖视图。
[0152]如图12所示，第六实施方式的半导体装置160除了图11所示的半导体装置150的结构之外，还具备第一阻挡金属51。即，半导体装置160具备在阳极电极82与ρ—型阳极层40之间设置的第一阻挡金属51，并且具备在阴极电极81与η型缓冲层11之间设置的第二阻挡金属52。
[0153]半导体装置160的动作与半导体装置110及150相同。在半导体装置160中，η一型基底层20的阳极侧及阴极侧的载流子浓度以及浓度的平衡被设定。半导体装置160中，实现开关速度的高速化，并且实现低电流振荡的降低以及恢复损失的降低。
[0154]图13是例示出载流子浓度的示意图。
[0155]图13中，表示η—型基底层20的阳极侧及阴极侧的载流子浓度分布。图13的分布Cl示意性地表示半导体装置160中的载流子浓度分布。图13的分布C2示意性地表示不具备第一阻挡金属51及第二阻挡金属52的半导体装置中的载流子浓度分布。
[0156]如分布Cl所示，半导体装置160中，通过具备第一阻挡金属51，ρ+型阳极层30的杂质浓度被低浓度化。由此，半导体装置160的阳极侧的载流子浓度比分布C2的阴极侧的载流子浓度低。
[0157]此外，半导体装置160中，通过具备第二阻挡金属52，η+型阴极层10的杂质浓度被低浓度化。由此，半导体装置160的阴极侧的载流子浓度比分布C2的阴极侧的载流子浓度低。
[0158]这里，对于不进行将载流子的寿命缩短的寿命控制而实现半导体装置160的开关速度的高速化、低电流振荡的降低以及恢复损失的降低而言，重要的是η —型基底层20的载流子浓度的降低以及阳极侧及阴极侧的载流子浓度的平衡。
[0159]图14 Ca)?图14 (C)是对载流子浓度的平衡进行例示的示意图。
[0160]在半导体装置160中，载流子浓度的平衡通过调整P+型阳极层30的杂质浓度及η +型阴极层10的杂质浓度来进行。
[0161]图14 Ca)所示的分布Cll中，与阳极侧的载流子浓度相比，阴极侧的载流子浓度较低。这样的分布Cll中，在恢复时从η一型基底层20的阴极侧容易耗尽，存在产生低电流振荡的可能性。
[0162]图14 (b)所示的分布C12中，与阳极侧的载流子浓度相比，阴极侧的载流子浓度较高。这样的分布C12中，导致恢复损失的增加。
[0163]图14 (C)所示的分布C13中，载流子浓度从阳极侧到阴极侧大致一定、或阴极侧比阳极侧高少许。这样的分布C13中，低电流振荡的发生被抑制，并且恢复损失的增加也被抑制。
[0164]半导体装置160中，设定为图13所示那样的载流子浓度的降低，并且设定为图14(c)所示的分布C13那样的载流子浓度分布。因而，半导体装置160中，不进行寿命控制而实现开关速度的高速化、低电流振荡的降低以及恢复损失的降低。
[0165]如以上说明的那样，根据实施方式的半导体装置，能够使开关时间的降低等的特性提闻。
[0166]上述说明了本实施方式，但本发明不限于这些例子。例如，对于上述的各实施方式，本领域技术人员适宜地进行构成要素的追加、削除、设计变更、或将各实施方式的特征适宜地组合而得到的方案，只要具备本发明的主旨，就包含在本发明的范围内。
[0167]例如，在上述的各实施方式中，设第一导电型为η型、第二导电型为ρ型进行了说明，但设第一导电型为P型、第二导电型为η型也能够实施本发明。
[0168]此外，在上述的各实施方式中，说明了采用Si作为半导体的例子，但半导体还能够采用例如碳化硅(SiC)或氮化镓(GaN)等化合物半导体、或者金刚石等宽带隙半导体。此外，在上述的各实施方式中，作为半导体装置而以二极管为例进行了说明，但也可以是将IGBT和二极管组合而成的半导体装置。
[0169]说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式可以以其他各种形态实施，在不脱离发明的主旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等同范围内。
【权利要求】
1.一种半导体装置，具备: 第一电极； 第一导电型的第一半导体区域，设在上述第一电极之上，具有第一杂质浓度； 第一导电型的第二半导体区域，设在上述第一半导体区域之上，具有比上述第一杂质浓度高的第二杂质浓度； 第二导电型的第三半导体区域，设在上述第二半导体区域之上，具有第三杂质浓度； 第二导电型的第四半导体区域，设在上述第二半导体区域之上，具有比上述第三杂质浓度低的第四杂质浓度； 第二电极，设在上述 第三半导体区域及上述第四半导体区域之上，与上述第三半导体区域欧姆接触；以及 第一中间金属膜，设在上述第二电极与上述第四半导体区域之间，与上述第四半导体区域进行肖特基接合。
2.如权利要求1所记载的半导体装置， 该半导体装置还具备绝缘体，该绝缘体设在上述第三半导体区域与上述第四半导体区域之间，比上述第三半导体区域的深度及上述第四半导体区域的深度都深。
3.如权利要求2所记载的半导体装置， 上述绝缘体是SiQ^。
4.如权利要求1所记载的半导体装置， 该半导体装置还具备: 导电体，设在上述第三半导体区域与上述第四半导体区域之间，与上述第二电极电连接，比上述第三半导体区域的深度及上述第四半导体区域的深度都深；以及 绝缘膜，设在上述导电体与上述第三半导体区域之间、上述导电体与上述第四半导体区域之间、以及上述导电体与上述第二半导体区域之间。
5.如权利要求4所记载的半导体装置， 上述导电体是多晶硅， 上述绝缘膜是S12。
6.如权利要求1所记载的半导体装置， 上述第四半导体区域具有设在上述第二半导体区域与上述第三半导体区域之间的第一部分， 上述第一部分的与上述第二半导体区域之间的边界部分以朝向上述第二半导体区域凸起的方式弯曲。
7.如权利要求1所记载的半导体装置， 上述第一中间金属膜的材料的功函数比上述第二电极的材料的功函数大。
8.如权利要求1所记载的半导体装置， 该半导体装置还具备: 第一导电型的第五半导体区域，设在上述第一电极之上，具有比上述第一杂质浓度低并比上述第二杂质浓度高的第五杂质浓度；以及 第二中间金属膜，设在上述第一电极与上述第五半导体区域之间，与上述第五半导体区域进行肖特基接合。
9.如权利要求8所记载的半导体装置， 上述第一电极含有铝， 上述第二中间金属膜含有钛及钨的某个。
10.如权利要求1所记载的半导体装置， 上述第二电极含有铝， 上述第一中间金属膜含有钛及钨的某个。
11.如权利要求8所记载的半导体装置， 上述第二中间金属膜的材料的功函数比上述第一电极的材料的功函数大。
12.—种半导体装置，具备: 第一电极； 第一导电型的第一半导体区域，设在上述第一电极之上，具有第一杂质浓度； 第一导电型的第二半导体区域，设在上述第一半导体区域之上，具有比上述第一杂质浓度高的第二杂质浓度； 第二导电型的第三半导体区域，设在上述第二半导体区域之上，具有第三杂质浓度； 第二导电型的第四半导体区域，设在上述第二半导体区域之上，具有比上述第三杂质浓度低的第四杂质浓度； 第二电极，设在上述第三半导体区域及上述第四半导体区域之上，与上述第三半导体区域欧姆接触； 第一导电型的第五半导体区域，设在上述第一电极之上，具有比上述第一杂质浓度低且比上述第二杂质浓度高的第五杂质浓度；以及 第二中间金属膜，设在上述第一电极与上述第五半导体区域之间，与上述第五半导体区域进行肖特基接合。
13.如权利要求12所记载的半导体装置， 上述第一电极含有铝， 上述第二中间金属膜含有钛及钨的某个。
14.如权利要求12所记载的半导体装置， 上述第二电极含有铝， 上述第一中间金属膜含有钛及钨的某个。
15.如权利要求12所记载的半导体装置， 上述第二中间金属膜的材料的功函数比上述第一电极的材料的功函数大。
【文档编号】H01L29/47GK104078493SQ201310722167
【公开日】2014年10月1日 申请日期:2013年12月24日 优先权日:2013年3月25日
【发明者】末代知子, 小仓常雄, 押野雄一 申请人:株式会社东芝