半导体装置和制造半导体装置的方法
【专利摘要】本发明提供了半导体装置和制造半导体装置的方法。根据一实施例，半导体装置包括第一半导体部件和导电电极。第一半导体部件用SiC制成。SiC包含作为n型或p型杂质的第一元素。第一半导体部件具有第一界面部分。第一界面部分被配置为具有第一元素的最大面密度。导电电极电气连接到第一界面部分。
【专利说明】半导体装置和制造半导体装置的方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求2012年12月27日提交的日本专利申请N0.2012-286137的优先权,其全部内容并入此处作为参考。
【技术领域】
[0003]这里介绍的实施例一般涉及半导体装置以及制造半导体装置的方法。
【背景技术】
[0004]在半导体装置中，需要将η型区域和P型区域各自引入与金属的低电阻接触。在基于硅(Si)的元件的情况下，在一方面的η型区域和P型区域与另一方面的相同金属之间的势鱼之和等于带隙的量值(magnitude),其大约为I电子伏特(eV)。在这种情况下,通过增大两个区域中掺杂物的浓度，获得足够低的接触电阻。也就是说，在基于Si的元件中，势垒足够低，且掺杂物可被充分引入并活性化。
[0005]在基于碳化硅(SiC)的元件的情况下，在一方面的η型区域和P型区域与另一方面的金属之间的势垒之和达到带隙的量值，其大约为3eV。在基于SiC的半导体装置中，极难获得半导体区域与电极之间的低接触电阻。
【专利附图】
【附图说明】
[0006]图1为一示意性截面图，其示出了根据第一实施例的半导体装置的构造；
[0007]图2示出了状态密度；
[0008]图3为一流程图，其示出了根据第一实施例制造半导体装置的方法；
[0009]图4A到图9为示意性截面图，其示出了根据第一实施例制造半导体装置的方法；
[0010]图1OA和图1OB示出了元素的表面密度；
[0011]图11为一流程图，其示出了根据第二实施例制造半导体装置的方法；
[0012]图12A到图14为示意性截面图，其示出了根据第二实施例制造半导体装置的方法;
[0013]图15为一示意性截面图，其示出了根据第三实施例的半导体装置；
[0014]图16为一流程图，其示出了根据第三实施例制造半导体装置的方法；
[0015]图17A到图17C为示意性截面图，其示出了根据第三实施例制造半导体装置的方法;
[0016]图18为一示意性截面图，其示出了根据第四实施例的半导体装置；
[0017]图19为一流程图，其示出了根据第四实施例制造半导体装置的方法；
[0018]图20为一示意性截面图，其示出了根据第五实施例的半导体装置；
[0019]图21为一流程图，其示出了根据第五实施例制造半导体装置的方法；以及
[0020]图22k到图22C为示意性截面图，其示出了 二极管；【具体实施方式】
[0021]—般而言,根据一实施例,半导体装置包括第一半导体部件和导电电极。第一半导体部件用SiC制造。SiC包含作为η型或P型杂质的第一元素。第一半导体部件具有第一界面部分。第一界面部分被配置为具有第一元素的最大表面密度。C导电电极电气连接到第一界面部分。
[0022]下面将参照附图介绍多种实施例。在下面的介绍中，类似的构件用类似的参考标号表示，并适当地省略对介绍过一次的构件的介绍。
[0023]在下面的介绍中，标记η+、η、η_以及ρ+、ρ、ρ_代表各种导电类型中的杂质浓度的相对量值。也就是说，η+代表与η相比相对较高的η型杂质浓度，且η_代表与η相比相对较低的η型杂质浓度。类似地，ρ+代表与P相比相对较高的P型杂质浓度，且ρ_代表与P相比相对较低的P型杂质浓度。
[0024](第一实施例)
[0025]图1为一示意性截面图，其示出了根据第一实施例的半导体装置的构造。
[0026]图1所示根据第一实施例的半导体装置110包括基板200、第一半导体区域202、第二半导体区域210、第三半导体区域230、第四半导体区域220、第一电极240、第二电极262、控制电极260以及绝缘膜250。
[0027]在半导体装置110中，基板220、第一半导体区域202、第二半导体区域210、第三半导体区域230以及第四半导体区域220包括SiC(碳化硅)。半导体装置110例如为DiMOSFET(双注入金属氧化物半导体场效应管)。
[0028]基板200例如为η型(n+)SiC基板。第一半导体区域202为在基板200上形成的η型(n_) SiC半导体层。第一半导体区域202例如为DiMOSFET的击穿电压保持层。
[0029]第二半导体区域210被设置在第一半导体区域202的一部分上。第二半导体区域210为P型(p_) SiC半导体层。第二半导体区域210例如为DiMOSFET的基极区域。
[0030]第三半导体区域230被设置在第二半导体区域210的一部分上。第三半导体区域230为η型(n+) SiC半导体层。第三半导体区域230例如为DiMOSFET的源极区域。
[0031]第四半导体区域220被设置在第二半导体区域210的一部分上。第四半导体区域220与第三半导体区域230并置。第四半导体区域220为P型(P+) SiC半导体层。第四半导体区域220为与第二半导体区域210 (基极区域)的接触区域。
[0032]在此实施例中，连接基板200和第一半导体区域202的方向被称为Z方向(第一方向)。与Z方向正交的方向之一被称为X方向(第二方向)。与Z方向和X方向正交的方向被称为Y方向(第三方向)。
[0033]在半导体装置Il0中，第一半导体区域202、第二半导体区域210、第三半导体区域230和第四半导体区域220构成构造体100。
[0034]构造体100具有第一表面100a。第一表面IOOa是构造体100的在与基板200相反侧上的表面。构造体100包括这样的部分:其中，第一半导体区域202、第二半导体区域210和第三半导体区域230在X方向上以这样的顺序布置。构造体100包括这样的部分:其中，第一半导体区域2-2、第二半导体区域210和第三半导体区域230在Z方向上以这样的顺序布置。
[0035]第一半导体区域202、第二半导体区域210和第三半导体区域230以这样的顺序在Z方向上堆叠。第一半导体区域202的一部分向第一表面IOOa露出。第二半导体区域210的一部分向着第一表面IOOa露出。第三半导体区域230的一部分向着第一表面IOOa露出。在构造体100的第一表面IOOa侧上,第一半导体区域202的一部分、第二半导体区域210的一部分以及第三半导体区域230的一部分在X方向上布置。第二半导体区域210的一部分被设置在第一半导体区域202的一部分和第三半导体区域230的一部分之间。
[0036]在制造构造体100时，第二半导体区域210在第一半导体区域202的表面侧部分中形成。第三半导体区域230在第二半导体区域210的表面侧部分中形成。
[0037]在第一表面IOOa侧设置在第一半导体区域202的一部分和第三半导体区域230的一部分之间的第二半导体区域210的一部分构成用作DiMOSFET的沟道的部分。
[0038]第一电极240与第三半导体区域230以及第四半导体区域220接触。第一电极240包括导电材料。第一电极240例如为DiMOSFET的源极。
[0039]第二电极262与基板200的下表面接触。第二电极262包括导电材料。第二电极262例如为DiMOSFET的漏极。第二电极262欧姆连接到基板200。
[0040]在半导体装置110的构造中，第四半导体区域220例如为第一半导体部件。第三半导体区域230例如为第二半导体部件。第四半导体区域220可以为第二半导体部件。第三半导体区域230可以为第一半导体部件。在此实施例的介绍中，假设第四半导体区域220是第一半导体部件且第三半导体区域230是第二半导体部件。
[0041]绝缘膜250被设置在构造体100的第一表面IOOa上。绝缘膜250用作DiMOSFET的栅极绝缘膜。绝缘膜250沿着第一表面IOOa设置。绝缘膜250被设置在第一半导体区域202、第二半导体区域210和第三半导体区域230上。
[0042]控制电极260被设置在绝缘膜250上。控制电极260用作DiMOSFET的栅极电极。
[0043]在半导体装置110中，第四半导体区域220包括作为p型杂质的元素。P型杂质元素是硼(B)、铝(Al)和锗(Ge)中的至少一种。在第四半导体区域220中，P型杂质元素的表面密度最大化的部分在从第四半导体区域220与第一电极240之间的界面225到进入第四半导体区域220中I纳米(nm)深度(在Z方向上的距离)的范围内存在。通常，杂质不在界面上聚集。如后面所示出的，通过特殊的制造方法，杂质在与通常情况相反的位置引入，并建立锁止(pin)状态。因此，杂质由于与金属的相互作用在界面上聚集。这里，相反的位置意味着，通常位于Si位置的杂质(B，Al，Ga)位于C位置。例如，在界面的XPS (X射线光电子能谱)测量中，通常，Al-C键是占优势的，且观测不到Al-Si键。形成对比的是，在此实施例的构造中，观测到Al-Si键。
[0044]在这种半导体装置110中，在第四半导体区域220与第一电极240之间获得低的接触电阻。
[0045]在半导体装置110中，第三半导体区域230包含作为η型杂质的元素。N型杂质元素是氮(N)、磷(P)和砷(As)中的至少一种。在第三半导体区域230中，η型杂质元素的表面密度最大化的部分在从第三半导体区域230与第一电极240之间的界面225到进入第三半导体区域230中Inm深度(Ζ方向上的距离)的范围内存在。通常，杂质不在界面上聚集。如后面所示出的，通过特殊的制造方法，杂质在与通常情况相反的位置引入，并建立锁止状态。因此，杂质由于与金属的相互作用在界面上聚集。这里，相反的位置意味着，通常位于Si位置的杂质(P，As)位于C位置。或者，相反的位置意味者，通常位于C位置的杂质(N)位于Si位置。例如，在界面的XPS测量中，通常，P-C键是占优势的，且观测不到P-Si键。形成对比的是，在此实施例的构造中，观测到P-Si键。或者，通常，N-Si键是占优势的，且观测不到N-C键。形成对比的是，在此实施例的构造中，观测到N-C键。
[0046]在这种半导体装置110中，在第三半导体区域230与第一电极240之间获得低的接触电阻。因此，在半导体装置Iio中，对于第四半导体区域220和第三半导体区域230 二者，形成具有低接触电阻的第一电极240。
[0047]与第二电极262接触的基板200包含作为η型杂质的元素。η型杂质元素是N、P和As中的至少一种。在基板200中，η型杂质元素的表面密度最大化的部分在从基板200与第二电极262之间的界面205到进入基板200中I纳米(nm)深度(在Z方向上的距离)的范围内存在。通常，杂质不在界面上聚集。如后面所示出的，通过特殊的制造方法，杂质在与通常情况相反的位置引入，并建立锁止状态。因此，杂质由于与金属的相互作用在界面上聚集。这一点类似于杂质在第三半导体区域230与第一电极240之间的界面225上聚集。
[0048]在这种半导体装置110中，在第二电极262和基板200之间获得低的接触电阻。
[0049]这里，介绍了半导体装置110中在包含SiC的半导体部件与电极之间获得低接触电阻的原理。
[0050]在上面介绍的半导体装置110中，借助各部分的图案(pattern)的微细化，希望形成这样的电极:其用单一金属材料制造，并欧姆连接到半导体装置110中的第三半导体区域230和第四半导体区域220 二者。
[0051]典型地，用相同金属材料制成的第一电极240可在η型第三半导体区域230和ρ型第四半导体区域220上形成。在这种情况下，用η型SiC制成的第三半导体区域230具有高的导通电阻。另一方面，在用P型SiC制成的第四半导体区域220中，有效地形成电阻器和电容器。这导致开关速度的问题。
[0052]另外，考虑到对准准确度的限制以及过程的简化，需要用相同制造过程形成具有低接触电阻的电极的技术。也就是说，需要这样的技术:在η型第三半导体区域230和ρ型第四半导体区域220上，用相同材料形成具有低电阻的接触电极。
[0053]在此背景下，对于与大的η型SiC区域的接触，通过在高温处理中使用界面反应层获得好的接触电阻。然而，对于与P型SiC区域的接触，即使在大的区域中仍难以获得足够低的接触电阻。这是由于SiC材料的材料特性造成的。这是因为这种材料具有大的带隙。
[0054]具体而言，对于与η型SiC区域处于低电阻接触的电极，关于P型SiC区域的势垒具有与带隙接近的量值。因此，特别地，在具有与Si相比较宽带隙的半导体(宽带隙半导体)中，难以获得P型Sic区域和电极之间的低接触电阻。
[0055]对于ρ型SiC区域的高接触电阻在装置运行时导致大的RC时间常数。这降低了运行速度。另外，在大量电流在P型SiC区域内流动的元件(例如IGBT(绝缘栅型双极型晶体管))的情况下，发生高损耗。
[0056]特别地，在包括彼此相邻的η型SiC区域和ρ型SiC区域的结构中，SiC区域可能需要保持等电位。于是，在结构上，嵌入了 ηρη双极型晶体管。通过禁止从η型SiC区域向P型SiC区域的载流子注入，此双极型晶体管的运行受到控制。
[0057]在以高浓度进行离子注入(ρ+的制造和η+的制造)、形成牺牲氧化物膜以及以高温形成电极的各个过程中，在SiC基板中产生大量C缺陷。[0058]发明人已经进行作为计算电子状态的方法的第一原理计算。根据这种计算，参照释放的Si形成硅体的情况，Si缺陷的产生需要7-8eV的能量。即使在SiC基板表面附近，Si缺陷的产生仍需要大约5eV的能量。
[0059]形成对比的是，参照释放的C形成C体的情况，C缺陷以大约4eV的能量出现。另夕卜，在SiC基板表面上，C缺陷以低至0.75-2eV的能量出现。前面提到的过程中产生大量C缺陷的原因在于，在第一位置上，C缺陷在SiC基板表面、SiC区域和绝缘膜(例如SiO2)之间的界面以及SiC区域与金属之间的界面上容易地产生。
[0060]这里，第一原理计算基于使用局部密度近似的密度泛函方法。对于Si，使用保范伪势。对于除了 Si的物质,例如C,使用由Vanderbil等建立的超软伪势。
[0061]图2示出了状态密度。
[0062]在图2中，纵轴代表状态密度(DOS)。如图2所示，C缺陷的产生导致隙态(in-gapstate)的发生以及导电带边缘的带结构的变化。这产生了局部电阻改变区域。也就是说，C缺陷产生了电流的面内不均匀性。
[0063]为了改进装置特性，重要的是制造具有均匀的面内电阻(体电阻和接触电阻)的单元。如果所产生的C缺陷仍然存在，发生局部击穿，且装置不能获得足够长的寿命。因此，有必要以某种方法减少界面附近的C缺陷。
[0064]在此背景下，为了考虑SiC基板中的C缺陷的电子状态，通过第一原理计算来确定4H结构的SiC (下面称为“4H-SiC”冲的C缺陷的电子状态。图2示出了 4H_SiC中的C缺陷的状态密度。
[0065]如果在SiC结构中产生C缺陷，C缺陷周围的四个Si各自获取一个悬空键。Si的悬空键具有与SiC的带隙中点接近的状态。因此，通过C缺陷周围的四个Si的悬空键的相互作用，在间隙中形成分裂到结合状态和反结合状态的状态。
[0066]然而，在SiC中，导电带和价电子带的能量位置随着结构变化。因此，由于Si的悬空键的相互作用产生的结合状态和反结合状态之间在间隙中的位置关系取决于SiC的结构。
[0067]如图2所示，在4H结构中，反结合状态在紧挨着导电带的下方发生。在这种状态下，电子被俘获。因此，这种状态导致迁移率的降低。
[0068]这里，介绍掺杂物的弓I入位置和活性化。
[0069]通过这种第一原理计算，计算在这样的情况下的电子状态:作为P型掺杂物的B、Al和Ga且作为η型掺杂物的N、P和As被引入多种位置。
[0070]简短而言，对于作为ρ型掺杂物的B、Al和Ga以及作为η型掺杂物的P和As，位于Si位置的元素形成宽广状态(broad state)并用作掺杂物。另外,仅仅对于作为η型掺杂物的N，位于C位置的元素形成宽广状态并用作掺杂物。也就是说，在通常的最稳定的结构中，各个元素用作掺杂物。
[0071]然而，发明人新近发现，如果在与其用作掺杂物的通常位置相反的位置引入置换元素，P型掺杂物紧挨着价电子带的上方形成定域态，且η型掺杂物紧挨着导电带的下方形成定域态。
[0072]具体而言，位于C位置的作为P型掺杂物的B、Al以及Ga和作为η型掺杂物的P以及As形成定域态，且不用作掺杂物。另外，位于Si位置的作为η型掺杂物的N形成定域态，且不用作掺杂物。也就是说，通过在与用作掺杂物的通常位置相反的位置进行置换引入的元素形成定域态，且不用作掺杂物。
[0073]这里，如果掺杂物和Si被共掺杂，掺杂物可在C位置引入。另一方面，如果掺杂物和C被共掺杂，掺杂物可在Si位置引入。这用于从定域态和宽广状态中选择掺杂物的状态。
[0074]定域态的使用允许在电极金属和SiC区域之间交换电子。结果，电极金属的能量位置可被固定(下面称为“锁止”)到SiC半导体带隙的带边缘。
[0075]在η型SiC中，电子从定域态中释放。因此，使得电极金属的有效功函数较浅。相应地，电极金属的能量被锁止到导通带的边缘位置。这实现了 η型SiC和电极金属之间的低接触电阻。
[0076]在P型SiC中，与η型SiC形成对比的是，电子从电极金属侧移动到定域态。因此，电极金属的有效功函数较深。相应地，电极金属的能量被锁止到价电子带的边缘位置。这实现了 P型SiC和电极金属之间的低接触电阻。
[0077]这里，如果在SiC区域中存在电极金属的情况下进行退火，定域态在SiC区域和电极之间的界面附近聚集。如果电极金属在SiC区域中存在，那么，由于电子迁移的能量增益，定域态在界面上聚集，使得电子能与电极金属进行交换。然而，即使在电极金属不在SiC区域上存在的情况下进行退火，由于不存在电子迁移的能量增益，定域态不在SiC表面上聚集。也就是说，重要的是在电极形成后进行退火。这里，通常，由于不存在定域态，即使在电极形成之后进行退火，杂质仍不在界面上聚集。
[0078]下面介绍C缺陷产生的机制。
[0079]为了阐明SiC基板表面附近缺陷产生的机制，通过第一原理计算确定SiC基板表面的缺陷的产生能量。SiC基板的C表面的最外表面处产生C缺陷需要的能量是0.75eV。SiC基板的Si表面的最外表面处产生Si缺陷需要的能量是4.6eV。缺少氢终结化的SiC基板的最外表面上的元素具有悬空键。因此，最外表面处的元素被置于高能状态。相应地，发现最外表面处的元素容易脱离，并产生缺陷。
[0080]下面，通过第一原理计算确定SiC基板中的缺陷的产生能量。C缺陷产生需要的能量是4.0eV。Si缺陷产生需要的能量是7.5eV。因此，发现在SiC基板中，最可能产生C缺陷。
[0081]在金属与SiC基板之间的界面附近，以及在绝缘膜(SiO2)与SiC基板之间的界面附近，缺陷扩散到SiC基板中，同时，内部元素(C和Si)与在表面上产生的缺陷彼此交换。因此，发现许多缺陷在金属与SiC基板之间的界面附近以及绝缘膜(SiO2)与SiC基板之间的界面附近在SiC基板中产生。
[0082]如从前面提到的C缺陷与Si缺陷的产生能量看到的，如果通过离子注入引入掺杂物和类似物，产生大量C缺陷。在任何情况下，通过通常的MOSFET制造过程，C缺陷以至少IO1Vcm3以上产生，在许多情况下，可看作C缺陷以IO1Vcm3以上产生。
[0083]因此，在金属与SiC基板之间的界面附近以及绝缘膜(SiO2)与SiC基板之间的界面附近产生许多界面C缺陷。这在基于4H-SiC基板的MOSFET中导致经过电极的电流中的变动。
[0084]在通过外延生长形成的SiC基板中，C缺陷仅仅以大约1013/cm3产生。另一方面，如果例如掺杂物的离子被注入这种SiC基板，C缺陷急剧增多。即使在低剂量下，C缺陷达到1017/cm3。在高剂量下，C缺陷容易达到1018/cm3。
[0085]在基于4H-SiC基板的MOSFET中，已经报告IXlO1Vcm3以上的界面状态。SiC基板中的C缺陷可交换最大四个电子。因此，在C缺陷量方面，界面状态对应于2.5X IO17/cm3以上。例如，界面状态分布在大约8.9X IOlfVcm3 (在表面密度方面，2X 10n/cm2)以上且
8.9X IO1Vcm3 (在表面密度方面，2X1013/cm2)以下。在C缺陷量方面，这对应于2.2X IO16/cm3以上且2.3X IO1Vcm3以下。然而，最大值应当考虑为前面提到的8.9X 1019/cm3以下的值。这还依赖于绝缘膜(SiO2)的膜形成。C缺陷类似地由于绝缘膜(SiO2)的膜形成、绝缘膜(SiO2)的去除以及电极金属(N1、T1、Al等)的膜形成而产生。
[0086]结果，C缺陷的量为2.2 X IO1Vcm3以上且8.9 X 1019/cm3以下。在更为有利的过程中，C缺陷的量被抑制到2.2 X IO1Vcm3以上且2.3 X IO1Vcm3以下。
[0087]在此实施例中，通过掺杂物(对于ρ型，B、Al或Ga，或者对于η型，P或As)和Si的共掺杂，SiC基板的C位置用掺杂物填充。这里，可对许多C缺陷进行填充。因此，C缺陷的量被抑制到可以与通过外延生长形成的SiC膜相比较的程度。这些掺杂物位于C位置而不是通常的Si位置，并形成定域态。因此，这些掺杂物在界面上聚集，以构成锁止位置。
[0088]另外，在N的情况下，进行与C的共掺杂。共掺杂的C填充C缺陷。因此，再一次地，C缺陷的量被抑制到可以与通过外延生长形成的SiC膜相比较的程度。在任何情况下，在此实施例中，C缺陷的量得到充分抑制。
[0089]下面是以上研究的结果。在P型SiC半导体部件连接到基于导电材料的电极的半导体装置中，P型掺杂物(B、Al和Ga中的至少一种)的表面密度在电极与连接于其上的P型SiC半导体部件之间的界面部分中最大化。因此，在ρ型SiC半导体部件和金属电极之间获得低的接触电阻。这里，半导体部件和电极之间的界面部分指的是从半导体部件与电极之间的界面到进入半导体部件中大约Inm的深度的范围。界面部分可被配置为半导体部件的部分，或设置在半导体部件和电极之间。
[0090]另外，在η型SiC半导体部件连接到基于导电材料的电极的半导体装置中，η型掺杂物(N、P和As中的至少一种)的面密度在电极与连接于其上的η型SiC半导体部件之间的界面部分中最大化。因此，在η型SiC半导体电阻部件和金属电极之间获得低的接触电阻。这里，上面介绍的P型掺杂物和η型掺杂物可以是任何材料的组合。
[0091]另外，可在η型SiC半导体部件、ρ型SiC半导体部件以及一个电极(用相同材料制成)的金属之间获得低电阻接触。另外，在与P型SiC的接触以及与η型SiC的接触中，使用界面上的锁止。因此，对接触的金属材料的依赖性非常低。因此，可使用常用电极材料(TiN、W、多晶娃、Ni等)。
[0092]另外，使得经过金属和SiC之间界面的电流的面内分布均匀。这抑制了装置单元之间的电流分布，并改进了装置的可靠性。也就是说，由于局部大电流流动导致的击穿模式得到抑制。
[0093]换句话说，根据此实施例的半导体装置110包括:基于导电材料的电极(例如第一电极240);以及，半导体部件(例如第四半导体区域220)，其连接到此电极，并包含含有作为P型杂质的B、A1和Ga中的至少一种的SiC。在此半导体部件中，杂质面密度最大化的部分在电极与半导体部件之间的界面部分(从界面225到进入半导体部件中大约Inm的深度的范围(第二界面部分))中存在。[0094]另外，根据此实施例的半导体装置110包括:基于导电材料的电极(例如第一电极240，第二电极262);以及，半导体部件(例如第三半导体区域230，基板200)，其连接到此电极，并包含含有作为η型杂质的N、P和As中的至少一种的SiC。在此半导体部件中，杂质面密度最大化的部分在电极与半导体部件之间的界面部分(从界面225到进入半导体部件中大约Inm的深度)中存在。
[0095]接下来考虑界面上的原子的面密度。
[0096]首先，详细示出了下限。
[0097]4H-SiC的最外表面上的元素的面密度大约为2原子(Si和C的对层)/单位单元的面积=2/ (晶格常数aX晶格常数aX V 3/2) =2.4X 1015/cm2。
[0098]如果在最外表面上累积元素的5%以上的掺杂物，则可靠地发生锁止。这里，“锁止材料”的量的下限通过界面上要求的电压漂移量来确定。对于η型，电压漂移量大约为0.1V(故4.3eV以上的金属的功函数变为小于4.2eV的有效功函数)。对于ρ型，电压漂移量大约为1.7V (故仅5.7eV以下的金属的功函数变为大于7.4eV的有效功函数)。金属与SiC基板之间界面所构成的固定极化量导致的漂移X (伏特)如下计算。
[0099]X=(电荷)X (面密度)X (极化长度)/介电常数
[0100]其在下面更为详细地介绍。
[0101]X (伏特)=(电荷)X (面密度)X (极化长度)/介电常数
[0102]=(电荷2 X 1.602 X Kr19 库仑)X (面密度 cnT2) X (极化长度 Xl(T8Cm)/ (相对介电常数ε )/[8.854Χ10_12](法拉/米)
[0103]=1.81X10_14 (以cm_2为单位的个数面密度)X (以人为单位的极化长度)/(相对介电常数)
[0104]这里,SiC基板中的掺杂物的电荷是I,个数面密度(number areadensity)大约是1013cm_2，且相对介电常数是10。由于考虑下限，极化长度被设置为其最大值，即大约10人。相应地，漂移X如下给定。
[0105]X=L 81 X KT14X I X IO13X 10/10=0.18 (V)
[0106]对于η型，为了获得大约0.1 V，需要0.56 X IO13CnT2以上。对于ρ型，为了获得大约1.7V，需要9.4X IO13CnT2以上。低于这些值，不能获得所需要的漂移量，并使电阻值较高。
[0107]接下来详细示出上限。
[0108]如果累积最外表面上的元素的50%以上的掺杂物，单层被掺杂物替代。基本上，在这一阶段，许多C位置(仅在N的情况下，Si位置)被掺杂物替代。因此，50% (1.22 X IO15/cm2)是足够的。
[0109]由上面的公式，确定上限。在确定上限方面，极化长度被设置为其最小值，即大约Ik0对于η型，界面上的漂移量为1.5V以下(使得5.7eV的功函数变为小于4.2eV的有效
功函数)是足够的。因此，上限仅仅需要是4.2X IO14Cm-2以下。对于ρ型，界面上的漂移量为
3.1V以下(使得4.3eV的功函数变为大于7.4eV的有效功函数)是足够的。因此，上限仅仅需要是8.7 X IO14Cm-2以下。这里所示的上限在极化长度大约为Ik的假设下确定。然而，
极化长度可增大到大约10人。因此，上限大约为前述的1/5也是足够的。优选为，上限尽可能小。因此，对于η型，上限仅需要为8.4X IO1W2以下。对于ρ型，上限为1.7 X 1014cm_2以下是足够的。
[0110]在半导体装置110中，第三半导体区域230的界面部分中的杂质元素(N、P和As的至少一种)的面密度为0.56X IO1W2以上且1.22X IO1W以下。优选为，面密度为
0.56 X IO1W2以上且4.2 X 1014cm_2以下。更为优选的是，面密度为0.56 X IO13CnT2以上且
8.4X IO13CnT2以下。于是，发生到带边缘的锁止。因此，获得η型SiC半导体和电极的低接触电阻结构。
[0111]在半导体装置110中，第四半导体区域220的界面部分中的杂质元素(B、Al和Ga的至少一种)的面密度为9.4X IO13CnT2以上且1.22X 1015cm_2以下。优选为，面密度为
9.4X IO1W2以上且8.7X IO14CnT2以下。更为优选的是，面密度为9.4Χ IO13CnT2以上且
1.7Χ IO14CnT2以下。于是，发生到带边缘的锁止。因此，获得P型SiC半导体和电极的低接触电阻结构。
[0112]下面介绍半导体装置110的具体示例。
[0113]如图1所示，在半导体装置110中，多个第二半导体区域210被设置在第一半导体区域202的表面的一部分上，并彼此间隔开。第二半导体区域210有选择地从表面到第一半导体区域202的中途深度形成。
[0114]在一半导体装置110中，两个第二半导体区域210被放置为将第一半导体区域202的部分区域夹在中间。在各个第二半导体区域210的表面的一部分上，设置第三半导体区域230。第三半导体区域230有选择地从表面到第二半导体区域210的中途深度形成。
[0115]在每个第二半导体区域210的一部分上，第四半导体区域220被设置为邻近第三半导体区域230。因此，多个第二半导体区域210有选择地在第一半导体区域的一部分上形成。该多个第二半导体区域210连接到第三半导体区域230和第四半导体区域220。
[0116]在图1所示的示例中，在第二半导体区域210的表面的一部分上，放置彼此邻近的第三半导体区域230和第四半导体区域220。在一个半导体装置110中，两个第四半导体区域220被放置为将两个第三半导体区域230夹在中间。
[0117]换句话说，在一个半导体装置110中，第四半导体区域220被放置在第三半导体区域230外侧。在各个第二半导体区域210中，与第一半导体区域202电气连通的沟道区域在第三半导体区域230的内侧形成。
[0118]绝缘膜250形成为跨从两个第三半导体区域230之一的部分表面到另一个的部分表面的部分。绝缘膜250由例如Si02制成。绝缘膜250被形成为与第三半导体区域230的部分表面在两侧上接触，与未形成第三半导体区域230以及第四半导体区域220的各个第二半导体区域210的表面接触，并与两个第二半导体区域210之间的第一半导体区域202(沟道间区域)的表面接触。
[0119]在绝缘膜250上形成控制电极260。绝缘膜250是栅极绝缘膜的示例。因此,控制电极260经由绝缘膜250形成，其跨两侧上的第三半导体区域230、未形成第三半导体区域230和第四半导体区域220的各个第二半导体区域210的局部区域以及两个第二半导体区域210之间的第一半导体区域202 (沟道间区域)。控制电极260是栅极电极。
[0120]另外，第一电极240在第三半导体区域230的表面和第四半导体区域220的表面的另一部分上形成。第一电极240是源极电极。
[0121]这里，第四半导体区域220包含B、Al和Ga中的至少一种元素(下面称为“元素A”)。元素A的面密度最大化的部分被设置在与第一电极240的界面部分。第一电极240欧姆连接到第四半导体区域220。在DiMOSFET中，第四半导体区域220是与基板200的接触区域。
[0122]在第四半导体区域220中，如果元素A被引入界面附近的C位置，则在价电子带上方附近引入定域态。为了实现这一点，元素A和Si在界面附近被引入(共同注入)。另外，在金属被连接之后，位于C位置的元素A被扩散(在金属连接之后退火)。共同注入可对于元素A以及Si同时进行。或者其中的一者可首先注入。在此实施例使用的基本模式中，元素A被注入，且仅在其表面位置上，后来注入Si。
[0123]这是因为在金属连接到第四半导体区域220后，电子可从金属侧迁移到界面定域态，且整个系统可通过迁移稳定化。这种稳定化能量是用于将元素A累积到界面的驱动力。
[0124]这里，如果金属没有连接到第四半导体区域220，电子不能迁移。因此，元素A不能聚集到表面。也就是说，单纯存在元素A是不够的。元素A需要形成定域态，并在连接到金属后受到扩散退火。
[0125]由于电子迁移引起的前面提到的稳定化能量，用于扩散元素A的退火在大约700°C以下的低温处理中进行。前述内容实现了 P型SiC和电极之间的界面的接触电阻降低。
[0126]第三半导体区域230包含N、P和As中的至少一种元素(下面称为“元素D”)。元素D的面密度最大化的部分设置在与第一电极240的界面部分中。电极240欧姆连接到第三半导体I区域230。第三半导体区域230为DiMOSFET的源极区域。
[0127]在第三半导体区域230中，在元素D为P或As的情况下，如果元素D在界面附近引入C位置，则在价电子带上方附近产生定域态。在第三半导体区域230中，在元素D为N的情况下，如果元素D被引入界面附近的Si位置，在价电子带上方附近产生定域态。
[0128]为了实现这一点，在元素D为P或As的情况下，元素D和As在界面附近被弓I入(共同注入)。在元素D为N的情况下，元素D和C在界面附近被引入(共同注入)。另外，在金属被连接之后，位于C位置或Si位置的元素D被扩散(金属连接后的退火)。共同注入可对于元素D以及Si (C)同时进行。或者，它们中的一个可首先注入。在此实施例使用的基本模式中，元素D被注入，且仅在其表面部分中，后来注入Si (C)。
[0129]这是因为在金属被连接到第三半导体区域230后，电子可从界面定域态迁移到金属侧，且整个系统可通过迁移稳定化。这种稳定化能量是用于将元素D (N、P、As等)累积到界面的驱动力。
[0130]这里，如果金属未被连接到第三半导体区域230，电子不能迁移。因此，元素D不能连接到表面。也就是说，单纯存在元素D是不够的。元素D需要形成定域态，并在连接到金属后受到扩散退火。
[0131]由于电子迁移引起的前面提到的稳定化能量，用于扩散元素D的退火在大约700°C以下的低温处理中进行。前述内容实现了 η型SiC和电极之间的界面的接触电阻降低。
[0132]在此实施例中，通过离子注入将元素A引入第四半导体区域220。另外，在此实施例中，通过离子注入将元素D引入第三半导体区域230。在元素A和Si的共同注入中，或在元素D与Si的共同注入中，掺杂物填充C位置，以形成定域态。结果，大量C缺陷被填充。[0133]在元素D和C的共同注入中，所引入的C填充碳缺陷。因此，大量碳缺陷可被填充。碳缺陷在隙中形成定域态。这导致接触电阻的大的面内分布。此实施例抑制碳缺陷，并解决了面内分布的问题。
[0134]如上面所介绍的，对于η型SiC区域和ρ型SiC区域各自的“界面添加元素”被包含在内，使得面密度在与电极的界面部分最大化。这能对于η型SiC以及ρ型SiC的每一种实现与电极的电阻降低。另外，例如，用相同金属材料制成的电极(例如第一电极240)可通过η型SiC区域(例如第三半导体区域230)以及ρ型SiC区域(例如第四半导体区域220)上相同的制造过程形成。
[0135]第一实施例可实现第一电阻降低(作为η型SiC区域的第三半导体区域230和构成源极电极的第一电极240之间的接合处的电阻降低)、第二电阻降低(作为ρ型SiC区域的第四半导体区域220和构成源极电极的第一电极240之间的接合处的电阻降低)以及第三电阻降低(作为η型SiC区域的基板200和构成漏极电极的第二电极262之间的接合处的电阻降低)。
[0136]第一实施例不限于此。也就是说，第一实施例可被配置为实现第一电阻降低、第二电阻降低和第三电阻降低中的仅仅一种或两种。
[0137]在将来，借助图案的微细化，接触需要用同样的金属材料既在η型SiC区域又在P型SiC区域上形成。在这种情况下，考虑到图案对准准确度限制和过程简化，希望同时形成低电阻电极。
[0138]换句话说，希望简单地通过形成一个电极而获得η型SiC区域和P型SiC区域二者之上的低电阻接触的技术。如果不能实现这样的电阻降低，使得导通电阻在η型SiC区域中较高。另一方面，在P型SiC区域中，有效地形成电阻器和电容器。这降低了开关速度。对P型SiC区域的高接触电阻导致装置运行时的大的RC时间常数。这降低了运行速度。
[0139]根据第一实施例，接触可既在η型SiC区域又在ρ型SiC区域上由同样的金属材料形成。另外，可同时形成低电阻电极。因此，在η型SiC区域中，导通电阻可降低。另一方面，在P型SiC区域中，切换速度可增大。
[0140]此实施例的技术基于用于形成接触的退火温度大约为700°C以下的低温处理。结果，该处理可在不干扰SiC与绝缘膜之间的界面的情况下进行。这种低温处理还明显有助于半导体装置特性改进。
[0141]下面介绍用于制造半导体装置110的方法。
[0142]图3为一流程图，使用了根据第一实施例用于制造半导体装置的方法。
[0143]图4A到图9为示意性截面图，示出了根据第一实施例用于制造半导体装置的方法。
[0144]如图3所示，用于制造半导体装置的方法包括:形成第一半导体区域(步骤S100)，形成第二半导体区域(步骤S102)，形成第三半导体区域(步骤S104)，离子注入(步骤S106)，形成第四半导体区域(步骤S108)，离子注入(步骤S110)，退火(S112)，形成绝缘膜(步骤SI 14)，形成第一电极(步骤SI 16)，低温退火(步骤SI 18)，形成控制电极(步骤S120)，形成第二电极(步骤S122)，以及低温退火(步骤S124)。
[0145]在步骤SlOO的形成第一半导体区域中，如图4A所示，在n+-SiC的基板200的表面上，形成作为n_-SiC半导体层的第一半导体区域202。[0146]作为基板200，例如，使用固体单晶体SiC基板。基板200中的杂质浓度(掺杂浓度)优选为I X IO16原子/cm3以上且小于I XlO2tl原子/cm3。在此实施例中，基板200的杂质浓度例如为6 X IO17原子/cm3。另外，在下面的示例中，除非另有说明，无论ρ型与η型，使用具有6Χ IO17原子/cm3杂质浓度的基板200。基板200优选为具有(0001)表面的六边形SiC基板(4H-SiC基板)。通过外延气相生长技术，第一半导体区域202在基板200的表面上形成。
[0147]在形成外延层时，作为原料气体，例如，使用SiH4气体和C3H8气体。作为杂质(掺杂物)，使用N、P JPAs中的至少一个。第一半导体区域202构成半导体装置110的击穿电
压保持层。
[0148]第一半导体区域202的膜厚度优选为例如0.5微米(μ m)以上且20 μ m以下。在此实施例中，第一半导体区域202的膜厚度例如为10 μ m。
[0149]第一半导体区域202的杂质浓度(掺杂浓度)例如为8 X IO14原子/cm3以上且小于3 X IO17原子/cm3。在此实施例中，第一半导体区域202的杂质浓度为例如5 X IO15原子/cm3。另外，在下面的示例中，除非另有说明，使用具有5 X IO15原子/cm3杂质浓度的第一半导体层202。 [0150]在步骤S102的形成第二半导体区域时，如图4B所示，通过光刻和蚀刻形成的氧化物膜(未示出)被用作掩模，以便有选择地将P型导电的杂质注入第一半导体区域202。因此，形成作为P__SiC半导体区域的第二半导体区域210。
[0151]第二半导体210区域中的杂质浓度例如为I X IO16原子/cm3。另外，在下面的示例中，除非另有说明，使用具有IX IO16原子/cm3杂质浓度的第二半导体层210。
[0152]作为ρ型杂质的Al离子的注入在例如这样的条件下进行:1 X IO1Vcm2的剂量，以及SOkeV的能量。在此实施例中，离子注入通过将基板加热到例如300°C来进行。第二半导体区域210中的杂质浓度优选为lX1013/cm3以上且5 X IO1Vcm3以下。更为优选的是，第二半导体区域210中的杂质浓度为IXlO1Vcm3以上且5X 1016/cm3以下。
[0153]在步骤S104的形成第三半导体区域时，如图5A所示，通过光刻和蚀刻形成的氧化物膜(未示出)被用作掩模，以便有选择地将η型杂质注入第二半导体区域210的表面的一部分。因此，形成作为H+-SiC半导体区域的第三半导体区域230。Ν、Ρ和As中的至少一种被用作杂质。
[0154]第三半导体区域230中的杂质浓度例如为2Χ102°原子/cm3。作为η型杂质的N离子的注入在例如这样的条件下进行:1 X IO15原子/Cm2的剂量，以及40keV的能量。在实施例中，通过将基板200加热到300°C进行离子注入。
[0155]第三半导体区域230中的杂质浓度优选为I X IO14原子/cm3以上且5 XlO2tl原子/cm3以下。更为优选的是，第三半导体区域230中的杂质浓度为5 X IO15原子/cm3以上且3 XlO2tl原子/cm3以下。
[0156]在步骤S106的离子注入中，如图5B所示，Si或C离子在第三半导体区域230的表面附近注入。在这种离子注入中，使用与形成第三半导体区域230时所用掩模相同的掩模。
[0157]在第三半导体区域230的杂质是N的情况下，C离子在此离子注入中被注入。因此，第三半导体区域230的N被引入SiC的Si位置，以形成定域态。[0158]在第三半导体区域230的杂质是P和As中的至少一种的情况下，Si离子在此离子注入中被注入。因此，第三半导体区域230的P或As被引入SiC的C位置，以形成定域态。
[0159]在步骤S108的形成第四半导体区域时，如图6A所示，通过光刻和蚀刻形成的氧化物膜(未示出)被用作掩模，以便有选择地将P型杂质注入第二半导体区域210的表面的一部分。P型杂质被注入到与第三半导体区域230相邻的位置。因此，形成作为P+-SiC半导体区域的第四半导体区域220。B、Al和Ga中的至少一种被用作杂质。
[0160]第四半导体区域220中的杂质浓度例如为2X102°原子/cm3。作为P型杂质的Al离子的注入在例如这样的条件下进行:ix IO15原子/Cm2的剂量，以及40keV的能量。在实施例中，通过将基板200加热到300°C进行离子注入。
[0161]第四半导体区域220中的杂质浓度优选为I X IO14原子/cm3以上且5X 102°原子/cm3以下。更为优选的是，第四半导体区域220中的杂质浓度为5X IO15原子/cm3以上且3 XlO2tl原子/cm3以下。
[0162]在步骤SllO的离子注入中，如图6B所示，Si离子在第四半导体区域220的表面附近注入。在这种离子注入中，使用与形成第四半导体区域220时所用掩模相同的掩模。通过这种离子注入,第四半导体区域220的杂质(B、Al和Ga中的至少一种)被引入SiC的C位置，以形成定域态。
[0163]在步骤S112的退火中，在前面提到的离子注入步骤之后，进行用于活性化的退火处理。在这种活性化退火处理中，例如,氩(Ar)气被用作1600°C的加热温度和30分钟的加热时间的条件下的氛围气体。这能实现在SiC内引入的掺杂物的活性化，但几乎不使掺杂物扩散。
[0164]在步骤S114的形成绝缘膜时，如图7所示，形成绝缘膜250，以便整体覆盖第一半导体区域202、第二半导体区域210、第三半导体区域230以及第四半导体区域220。
[0165]作为形成绝缘膜250的方法，例如，可进行干法氧化(加热氧化)。例如，在1200°C和30分钟加热时间的条件下通过干法氧化形成致密的绝缘膜250。或者，通过CVD等，SiO2膜可形成为绝缘膜250。
[0166]接着，如图8A所示，通过在绝缘膜250上使用光刻技术，形成带图案的抗蚀膜(未示出)。于是，通过将这种抗蚀膜用作掩模，通过蚀刻去除位于第四半导体区域220的表面以及第三半导体区域230的部分表面上的绝缘膜250的部分。因此，形成在两侧跨第三半导体区域的绝缘膜250。
[0167]在步骤S116的形成第一电极时，如图8A所示，在从通过去除绝缘膜250的部分形成的开口露出的第四半导体区域220的部分表面和第三半导体区域230的部分表面上，形成例如用金属制成的导电膜。这种导电膜构成第一电极240。于是，去除抗蚀膜。因此，位于这种抗蚀膜之上的导电膜被去除(剥离)。如果绝缘膜250的宽度通过回蚀刻等变窄，形成间隙，使得绝缘膜250和第一电极不彼此接触。
[0168]这里，构成第一电极240的导体优选为例如镍(Ni)或一氮化钛(TiN)。通过随后的低温退火处理，将第一电极240的有效功函数锁止在n+-区域中的大约4.2eV,以及p+_区域中的大约7.2eV。因此，第一电极240的材料不受特别限制，只要其是稳定的导体。相应地，例如，可使用其他的金属或除金属之外具有好的加工性的材料，例如钨(W)、η型多晶硅以及η型多晶SiC。
[0169]在步骤SI 18的低温退火中，在第一电极240形成后，进行例如400°C的热处理。例如,热处理在Ar气体中以5分钟的加热时间进行。通过这样的热处理，N (或P、As)在第一电极240与作为n+-SiC半导体区域的第三半导体区域230之间的界面上聚集(累积)，且Al (或B、Ga)在第一电极240与作为P+-SiC半导体区域的第四半导体区域220之间的界面上聚集(累积)。这是因为，通过与电极的电子交换，N和Al的状态借由在界面上累积而稳定化。在400°C以下的低温退火中，发生扩散的可能性较低。因此，希望400°C以上的低温退火。另一方面，高于700°C的低温退火可能影响与绝缘膜的界面。也就是说，低温退火的温度优选为400°C以上且700°C以下。温度越低，可管理性越大。因此，在此实施例中，将400°C用作标准。
[0170]下面，在形成构成栅极绝缘膜的绝缘膜250之后，高温(例如1600 °C或950 °C )退火可能导致绝缘膜250与沟道区域之间的界面的劣化。在此实施例中，由于加热温度可显著降低到400°C，这样的劣化得到抑制。如果步骤S118的低温退火的温度被设置为700°C以下，界面劣化得到抑制。
[0171]在步骤S120的形成控制电极中，如图SB所示，在作为栅极绝缘膜的绝缘膜250上，形成控制电极260。控制电极260用例如η型多晶硅制成。这里，第一电极也可用η型多晶硅制成，使得第一电极240与控制电极260 二者均用η型多晶硅制成。或者，可形成Ni膜并对之进行热处理，使得控制电极260用NiSi金属硅化物膜制成。
[0172]在步骤S122的形成第二电极时，如图9所示，在基板200的后表面上形成第二电极262。在形成第二电极262时，Si (或C)离子可被预先注入到基板200的后表面中。在这种情况下，在形成第二电极262之后，进行低温退火。在此实施例中，在掺杂物为P或As的情况下，Si在表面附近共同注入。在掺杂物为N的情况下，C在表面附近共同注入。
[0173]在形成第二电极262的步骤中，在形成第二电极262之前，去除在形成绝缘膜250时在基板200的后表面上形成的氧化物膜。如果第二基板262的材料是例如Ni，需要高于800°C的高温处理。
[0174]如较早时介绍的，C (或Si)离子被注入到基板200的后表面，并在电极形成后进行低温退火。因此，作为锁止到界面的材料来累积N (或P或As)。如果应用这种方法，可避免高温处理。
[0175]在步骤S124的低温退火中，进行例如400°C的热处理。低温退火在例如Ar气体中以5分钟的加热时间进行。通过这样的热处理，氮在电极262和基板200之间界面上聚集(累积)。此时，NiSi在界面附近薄薄地形成。然而，N在与SiC的界面上累积，且有效功函数变为4.2eV。因此，第二电极262欧姆连接到基板200.[0176]图1OA和图1OB示出了元素的面密度。
[0177]在图1OA和图1OB中，纵轴代表元素的面密度，且横轴代表深度方向的位置。图1OA示出了在低温退火之前通过离子注入所注入的Al和Si的面密度分布。如图1OA所示，Si在P+-SiC (第四半导体区域220)和金属(第一电极240)之间的界面225附近引入。由于Si被注入到SiC，Si自身的分布具有大的值。然而，仅仅所注入的Si的分布如图1OA所示。如所示出的，所注入的Si (或C)的特征在于仅仅位于表面部分。
[0178]图1OB示出了形成金属电极之后，在低温退火后Al的面密度分布。通过低温退火，Al在P+-SiC与金属的界面部分220b中聚集(累积)。Al的面密度最大化的部分在从P+-SiC与金属间界面225到进入P+-SiC中Inm的深度的范围(界面部分220b)内形成。在P+-SiC的深度方向上，Al的面密度分布可具有除其最大值以外的峰值(最大部分)。这是因为形成低温退火之前的分布峰值和低温退火之后的分布最大值(界面部分220b的最大值)。通过电极形成之后的低温退火，随后注入的Si (或C)将掺杂物引向定域态。希望仅仅在与电极的界面部分中形成定域态，而不在Si (或C)内形成定域态。因此，仅仅在表面部分引入Si(或 C)。
[0179]在根据此实施例的半导体装置110中，根据SiC区域和电极之间界面上的Al (在注入界面的元素为Al的情况下)和P (在注入界面的元素为P的情况下)的精确测量，发现所注入的元素以大约1nm范围内的峰值分布。界面Al的面密度大约为1.5X 1014/cm2，且界面P的面密度大约为0.8X1014/cm2。这也类似地适用于Al以外的元素，例如B和Ga。这还类似地适用于P以外的元素，例如As和N。然而，在N的情况下，C代替上面介绍的Si共同注入。结果是，通过使用任何掺杂物，类似地获得没有面内分布(即界面附近几乎没有碳缺陷)的低电阻接触结构。
[0180]这里，关于形成第一半导体区域202的基板200的表面的方向，可使用具有例如(000-1)表面的其他主表面的4H_SiC基板。这是因为,如在该实施例中那样，由于兀素在一方面的第一电极240与另一方面的n+-区域以及ρ+-区域之间界面上的累积引起的欧姆连接有效，而不论基板方向如何。基板200的形成第一半导体区域202的表面的方向也可以为例如(11-20)表面。
[0181]如上面详细介绍的，第一实施例获得由于元素在一方面的第一电极240与另一方面的n+-区域(第三半导体区域230)和ρ+-区域(第四半导体区域220)之间界面上的累积引起的欧姆连接。结果，实现下面的效果(1) - (4)。
[0182](1)第一电极240与n+-区域(第三半导体区域230)之间界面上的导通电阻可减小。实现1 X 10〃 Ω /cm2的接触电阻。
[0183](2)第一电极240与ρ+-区域(第四半导体区域220)之间界面上的导通电阻可减小。实现1 X 10-6 Ω /cm2的接触电阻。
[0184]( 3 )在此实施例中，出于累积添加物质的目的，进行低温退火。结果，沟道迁移率具有与传统(高温热处理后，20cm2/Vs的峰值)相比大大致一个数量级的值(此实施例的处理后，200cm2/Vs的峰值)。迁移率的这种改进直接影响导通电阻，且因此对于装置特性的改进非常有效。
[0185](4)即使在第一电极240的材料为TiN、多晶硅和W时，没有观测到显著不同。也就是说，在此实施例中，对于电极材料的依赖性较低。
[0186]如上面所介绍的，根据第一实施例，以低温实现ρ型SiC区域与金属之间的低电阻接触以及η型SiC区域与金属之间的低电阻接触。另外，一个电极可同时连接到P型SiC区域和η型SiC区域。也就是说，第一电极240可欧姆连接到彼此相邻的ρ型SiC区域和η型SiC区域。另外，第二电极262可欧姆连接到基板200的后表面上的η型SiC区域。
[0187]根据第一实施例，使得Si (或C，仅在掺杂物为N的情况下)离子与SiC区域中的掺杂物共存。因此，SiC和电极之间界面附近发生的许多C缺陷被掺杂物(或C，仅在掺杂物为N的情况下)填充。如较早时示出的，如果不应用此实施例的过程，所发生的C缺陷的量为 2.2 X IO1Vcm3 以上。
[0188]然而，如果引入此实施例的过程，C缺陷的量大约为1.0X IO1Vcm3,表现出大约三个数量级的降低。结果，使得接触电阻的面内分布可忽略。在纵型MOSFET的单元并列布置的装置中，如果电阻在单元之间变化，电流可在装置的部分中流动并引起击穿。根据此实施例，这一点也被显著改善。
[0189](第二实施例)
[0190]图11为一流程图，其示出了根据第二实施例用于制造半导体装置的方法。[0191]如图11所示，用于制造半导体装置的方法包括:形成第一半导体区域(步骤S200),形成第二半导体区域(步骤S202)，形成第三半导体区域(步骤S204)，形成第四半导体区域(步骤S206)，退火(步骤S208)，形成绝缘膜(步骤S210)，离子注入(步骤S212)，形成第一电极(步骤S214)，低温退火(步骤S216)，形成控制电极(步骤S218)，离子注入(步骤S220)，形成第二电极(步骤S222)，以及低温退火(步骤S224)。
[0192]在根据第二实施例用于制造半导体装置的方法中，离子注入的次数小于图3所示的制造方法。在根据图11所示第二实施例制造半导体装置的方法中，Si的离子注入不在步骤S204所示形成第三半导体区域之后以及步骤S206所示形成第四半导体区域之后进行。在步骤S208的退火以及步骤S210的形成绝缘膜之后，Si的离子注入在步骤S212中进行。
[0193]图12A到图14为示意性截面图，示出了根据第二实施例制造半导体装置的方法。
[0194]在步骤S200的形成第一半导体区域时，如图12A所示，在n+-SiC的基板200的表面上，形成作为n_-SiC半导体层的第一半导体区域202.[0195]在步骤S202的形成第二半导体区域时，如图12B所示，通过光刻和蚀刻形成的氧化物膜(未示出)用作掩模，以便有选择地将P型导电的杂质注入第一半导体区域202。因此，形成作为P__SiC半导体区域的第二半导体区域210。
[0196]在步骤S204的形成第三半导体区域时，如图13A所示，通过光刻和蚀刻形成的氧化物膜(未示出)用作掩模，以便有选择地将η型杂质注入第二半导体区域210的表面的部分。因此，形成作为n+-SiC半导体区域的第三半导体区域。在此实施例中，作为杂质，使用P和As中的至少一种。在此实施例中，使得Si共存，且因此，N不适合。
[0197]在步骤S206的形成第四半导体区域时，如图13B所示，通过光刻和蚀刻形成的氧化物膜(未示出)用作掩模，以便有选择地将P型杂质注入第二半导体区域210的表面的部分。P型杂质被注入与第三半导体区域230相邻的位置。因此，形成作为P+-SiC半导体区域的第四半导体区域220。作为杂质，使用B、A1和Ga中的至少一种。
[0198]于是，在步骤S208的退火中，在前面提到的注入步骤之后，进行用于活性化的退火处理。
[0199]在步骤S210的形成绝缘膜时，如图14所示，形成绝缘膜250，以便整体覆盖第一半导体区域202、第二半导体区域210、第三半导体区域230以及第四半导体区域220。作为形成绝缘膜250的方法，例如，可进行干法氧化(加热氧化)。例如，在1200°C和30分钟加热时间的条件下通过干法氧化形成致密的绝缘膜250。或者，通过CVD等，SiO2膜可形成为绝缘膜 250。
[0200]在步骤S212的离子注入中，如图14所示，从绝缘膜250上方，Si离子被注入第三半导体区域230和第四半导体区域220。通过这种离子注入，第三半导体区域230的杂质和第四半导体区域220的杂质被引入SiC的C位置，以形成定域态。
[0201]形成绝缘膜250之后的过程类似于图3所示的制造方法中的过程。在根据第二实施例用于制造半导体装置的方法中，Si到第三半导体区域230以及第四半导体区域220的离子注入可通过一个步骤完成。这能缩短制造过程。
[0202]在步骤S212所示的离子注入中，也可进行Si到基板200的后表面的离子注入。这能进一步缩短制造过程。
[0203](第三实施例)
[0204]图15为一示意性截面图，其示出了根据第三实施例的半导体装置。
[0205]如图15所示，根据第三实施例的半导体装置130与根据第一实施例的半导体装置Iio的不同在于，第五半导体区域214设置在第一半导体区域202上，且第二半导体区域212通过外延生长形成。
[0206]第五半导体区域214在彼此间隔开的多个第二半导体区域212之间形成。第五半导体区域214为η型(n+) SiC半导体区域。
[0207]图16为一流程图，其示出了根据第三实施例用于制造半导体装置的方法。
[0208]如图16所示，根据第三实施例用于制造半导体装置的方法包括:形成第一半导体区域(步骤S300)，形成第二半导体区域(步骤S302)，形成第五半导体区域(步骤S304)，形成第三半导体区域(步骤S 306)，离子注入(S308)，形成第四半导体区域(步骤S310)，离子注入(S312)，退火(步骤S314)，以及形成绝缘膜(步骤S316)。形成绝缘膜之后的过程类似于根据图3所示第一实施例用于制造半导体装置110的方法中的过程。
[0209]图17A到图17C为原理性截面图，其示出了根据第三实施例用于制造半导体装置的方法。
[0210]在步骤S300的形成第一半导体区域时，如图17A所示，在n+-SiC的基板200的表面上，形成作为n_-SiC半导体层的第一半导体区域202。
[0211]在步骤S302的形成第二半导体区域时，如图17A所示，在第一半导体区域202上外延伸展作为P--SiC半导体层的第二半导体区域212。第二半导体区域212被形成为例如
0.6μπι的膜厚度。
[0212]在第二半导体区域212中，基板200侧上具有0.4 μ m的膜厚度的区域的杂质浓度被设置为例如4X1017/cm3。在第二半导体区域212中，在与基板200相反侧上具有0.2 μ m的膜厚度区域的杂质浓度被设置为例如lX1016/cm3。也就是说，优选为，使得基板侧上的浓度较高，并使构成沟道的部分的浓度较低。作为P型杂质，例如，使用Al。
[0213]在步骤S304的形成第五半导体区域时，如图17B所示，有选择地将η型杂质(例如N)离子注入第二半导体区域212，以形成作为n+-SiC半导体区域的第五半导体区域214。
[0214]具体而言，首先，在第二半导体区域212上形成掩模。例如，在第二半导体区域212上生长多晶硅膜。在规定的抗蚀剂掩模过程之后，多晶硅膜形成图案。多晶硅的这种图案化在强各向异性的蚀刻条件(例如反应离子蚀刻)下进行。由于各向异性蚀刻，掩模以矩形形状进行图案化。
[0215]接着，这种掩模用于进行例如N的离子注入。因此，第二半导体区域212的部分被转变为η型。转变为η型的区域在其下方到达第一半导体区域202。转变为η型的区域是第五半导体区域214。[0216]后面的过程与根据第一实施例用于制造半导体装置110的方法中的过程类似。因此，如图17C所示，完成根据第三实施例的半导体装置130。在半导体装置130中，不需要MOS沟道区域的离子注入。这抑制了由于离子注入引起的MOS界面劣化。
[0217](第四实施例)
[0218]图18为一示意性截面图，其示出了根据第四实施例的半导体装置。
[0219]如图18所示，根据第四实施例的半导体装置140为基于SiC的IGBT (绝缘栅型双极型晶体管)。在半导体装置140中，使用ρ型(P+)SiC的基板201，代替半导体装置110中的η型(n+) SiC的基板200。在半导体装置140中，使用η型半导体层206，代替半导体装置110的第一半导体区域202。η型半导体层206具有用n+_SiC制成的η.型半导体层203以及用rT-SiC制成的η—型半导体层204的堆叠结构。
[0220]在半导体装置140中，在高浓度ρ型(ρ+) SiC的基板201上，高浓度η型(n+) SiC的η.半导体层203。于是，在η.型半导体层203上，形成低浓度η型(n_)SiC的η半导体层204。N型半导体层206为半导体装置140的击穿电压保持层。
[0221]在半导体装置140中，包含导电材料的第二电极262连接到基板201的后表面。例如，第二电极262为IGBT的集电极。在基板201的后表面中，注入Si离子。在基板201中，掺杂物(例如Al)的密度最大化的部分设置在基板201与第二电极262之间的界面部分中。第二电极262欧姆连接到基板201的后表面。
[0222]在半导体装置140中，第一电极240例如为IGBT的发射极。如上面所介绍的，第一电极240欧姆连接到用η型(n+) SiC制成的第三半导体区域230以及用ρ型(p+) SiC制成的第四半导体区域220。
[0223]在半导体装置140中，通过作为发射极的第一电极240和作为集电极的第二电极262各自的锁止，可对于第一电极240以及第二电极262的每一个实现电阻降低。另外，可用同一金属材料在第三半导体区域230和第四半导体区域220 二者之上形成接触。
[0224]第四实施例可实现第四电阻降低(在作为η型SiC区域的第三半导体区域230与构成发射极的第一电极240之间的接合处的电阻降低)、第五电阻降低(在作为ρ型SiC区域的第四半导体区域220与构成发射极的第一电极240之间的接合处的电阻降低)以及第六电阻降低(在作为P型SiC区域的基板201与构成集电极的第二电极262之间的接合处的电阻降低)
[0225]第四实施例不限于此。也就是说，第四实施例可被配置为实现第四电阻降低、第五电阻降低以及第六电阻降低中的仅仅一种或两种。
[0226]图19为一流程图，其示出了根据第四实施例用于制造半导体装置的方法。
[0227]如图19所示，根据第四实施例用于制造半导体装置的方法包括:形成η+半导体层(步骤S400)、形成η—半导体层(步骤S402)、形成第二半导体区域(步骤S404)、形成第三半导体区域(步骤S406)、离子注入(步骤S408)、形成第四半导体区域(步骤S410)以及离子注入(步骤S412)。步骤S412的离子注入之后的过程与根据图3所示第一实施例用于制造半导体装置110的方法中的过程相似。
[0228]在步骤S400的形成η+半导体层时，在基板201上，形成用n+_SiC制成的n+半导体层203。通过外延生长形成n+半导体层203。添加到n+半导体层203的杂质(掺杂物)例如为N。[0229] 在步骤S402的形成n_半导体层时，在n+半导体层203上，形成用n__SiC制成的n_半导体层204。n_半导体层204通过外延生长形成。n_半导体层204的膜厚度例如为
0.5 μ m以上且20 μ m以下。在此实施例中，n_半导体层204的膜厚度例如为10 μ m。
[0230]形成第二半导体区域(步骤S404)、形成第三半导体区域(步骤S406)、离子注入(步骤S408)、形成第四半导体区域(步骤S410)、离子注入(步骤S412)以及步骤S412的离子注入之后的过程类似于跟根据图3所示第一实施例用于制造半导体装置110的方法中的过程。
[0231]在形成第二电极262的步骤中，在作为P+-SiC半导体基板的基板201的后表面形成构成集电极的电极262。这里，将Si离子注入基板201的后表面、形成第二电极262以及退火与第一实施例中的类似。
[0232]然而，在基板201与第二电极262之间的界面上，形成掺杂物(例如Al)的累积。也就是说，半导体装置140具有这样的结构:掺杂物(例如Al)在基板201与第二电极262之间的界面上累积。
[0233]在形成第二电极262之后进行的低温退火中，进行400°C的热处理。低温退火例如在Ar气中以5分钟的加热时间进行。通过这样的热处理,掺杂物在电极262与基板201之间的界面上聚集(累积)。此时，NiSi在界面附近薄薄地形成。然而，定域态掺杂物在与SiC的界面上累积，以形成欧姆连接。掺杂物处于定域态，这不同于掺杂物通常的非定域态。
[0234]在第四实施例中，能获得高性能IGBT。半导体装置140为受到双极性运行的IGBT。因此，发生电导率调制，并减小导通电阻。结果，能使电流承载能力显著高于前面提到的DiMOSFET 中的。
[0235]这里，不仅电子电流流动，空穴电流也流动。因此，减小发射极和P+区域之间的接触电阻非常重要。根据第四实施例，能获得充分低的接触电阻。因此，第四实施例的技术在将来伴有微细加工的IGBT装置制造中非常有效。
[0236](第五实施例)
[0237]图20为一示意性截面图，其示出了根据第五实施例的半导体装置。
[0238]如图20所示，根据第五实施例的半导体装置150与根据第四实施例的半导体装置140的不同在于，设置第五半导体区域214，且第二半导体区域212通过外延生长来形成。
[0239]图21为一流程图，其示出了根据第五实施例用于制造半导体装置的方法。
[0240]如图21所示，根据第五实施例用于制造半导体装置的方法包括:形成n+半导体层(步骤S500)、形成n_半导体层(步骤S502)、形成第二半导体区域(步骤S504)、形成第五半导体区域(步骤S506)、形成第三半导体区域(步骤S508)、离子注入(步骤S510)、形成第四半导体区域(步骤S512)、离子注入(步骤S514)、退火(步骤S516)以及形成绝缘膜(步骤S518)。
[0241]形成n+半导体层(步骤S500)和形成n_半导体层(步骤S502)与图19的步骤S400-S402类似。形成第三半导体区域(步骤S508)之后的过程与根据图3所示第一实施例用于制造半导体装置110的方法中的过程类似。形成第二电极262的步骤与第四实施例中的类似。
[0242]在步骤S504的形成第二半导体区域时，如图20所示，在n_半导体层204上外延生长作为P—SiC半导体层的第二半导体区域212。[0243]在步骤S506的形成第五半导体区域时，如图20所示，η型杂质(例如N)被有选择地离子注入到第二半导体区域212中，以形成作为n+-SiC半导体区域的第五半导体区域214.[0244]在根据第五实施例的半导体装置150中，如同根据第四实施例的半导体装置140中一样，能获得高性能IGBT。另外，在根据第五实施例的半导体装置150中，不需要MOS沟道区域的离子注入。这抑制了由于离子注入引起的MOS沟道劣化。
[0245](第六实施例)
[0246]图22A到图22C为示出二极管的示意性截面图。
[0247]图22A示出了典型的二极管169。图22B和图22C示出了根据第六实施例的二极管 161 和 162。
[0248]图22A所示的典型二极管169包含rT型半导体区域310、设置在rT型半导体区域310的一部分上的ρ+型半导体区域320、与n_型半导体区域310的下表面310a接触的阴极330以及与ρ+型半导体区域320以及n_型半导体区域310的上表面310b接触的阳极340。在二极管169中，阳极340形成与ρ+型半导体区域320以及η—型半导体区域310的上表面310b的肖特基结。
[0249]如图22B所示，类似于二极管169，二极管161包含rT型半导体区域310、p+型半导体区域320、阴极330以及与P+型半导体区域320以及阳极340。在二极管161中，在形成P+型半导体区域320时，不仅Al作为掺杂物被离子注入，Si也在表面附近共同注入。于是，在形成阳极340之后进行退火。因此，p+型半导体区域320和阳极340被引入欧姆接触。在二极管161中，仅仅有必要适当地选择与n_型半导体区域310的上表面310b接触的肖特基势垒栅。也就是说，在二极管161中，与P+型半导体区域320的欧姆接触与电极无关地形成。
[0250]如图22C所示，二极管162包含n_型半导体区域310、设置在n_型半导体区域310的一部分上的P+型半导体区域320、在n_型半导体区域310的一部分上与p+型半导体区域320并置的n+型半导体区域311、设置在n+型半导体区域311与n_型半导体区域310之间的P_型半导体区域312、与n_型半导体区域310的下表面310a接触的阴极330以及与p+型半导体区域320及n+型半导体区域311的上表面310b接触的阳极340。
[0251 ] 在二极管162中，在形成ρ+型半导体区域320时，不仅通过离子注入等引入Al，还在表面附近共同注入Si。另外在形成n+型半导体区域311时，不仅通过离子注入等引入P，还在表面附近共同注入Si。于是，在形成阳极340之后进行退火。因此，P+型半导体区域320和n+型半导体区域311均被引入欧姆接触。这里，实现欧姆接触，无论电极的功函数如何。因此，可使用任何电极材料。例如，也可选择具有好的处理特性的材料，例如TiN和W。
[0252]如上面所介绍的，在根据实施例的半导体装置以及用于制造半导体装置的方法中，可在半导体区域和电极之间获得低接触电阻。
[0253]尽管已经介绍了特定实施例，这些实施例仅仅以举例的方式给出，且并非旨在对本发明的范围进行限制。事实上，这些介绍的具有新颖性的实施例可以以多种其他方式实现，另外，在不脱离本发明的精神的情况下，可对这里介绍的实施例的形式作出多种省略、替换和改变。所附权利要求及其等价内容旨在涵盖这些形式或变型，如落入本发明的精神和范围一样。
【权利要求】
1.一种半导体装置，包括: 用包含作为η型或P型杂质的第一元素的SiC制成的第一半导体部件，第一半导体部件具有被配置为具有第一元素的最大面密度的第一界面部分；以及导电电极，其电气连接到第一界面部分。
2.根据权利要求1的装置，其 中，第一元素是B、Al和Ga中的至少一种。
3.根据权利要求2的装置，其中，面密度是9.4Χ IO13CnT2以上且1.22X IO1W2以下。
4.根据权利要求2的装置，其中，第一元素被设置在SiC的C位置中。
5.根据权利要求1的装置，其中，第一元素是N、P和As中的至少一种。
6.根据权利要求5的装置，其中，面密度是0.56 X IO1W2以上且1.22 X IO1W2以下。
7.根据权利要求5的装置，其中， 如果第一元素是P或As，则第一元素被设置在SiC的C位置中，且 如果第一元素是N，则第一元素被设置在SiC的Si位置中。
8.根据权利要求1的装置，其中，第一元素的面密度在第一半导体部件的深度方向上的分布包括具有第一元素的另一最大面密度的部分。
9.根据权利要求1的装置，其还包括: 第二半导体部件，其与第一半导体部件并置，并用包含作为杂质的第二元素的SiC制成，第二半导体部件具有与第一半导体部件不同的导电类型，第二半导体部件具有被配置为具有第二元素的最大面密度的第二界面部分， 导电电极被电气连接到第二界面部分。
10.根据权利要求9的装置，其中， 第一元素是B、Al和Ga中的至少一种，且 第二元素是N、P和As中的至少一种。
11.根据权利要求9的装置，其中， 第一半导体部件中第一元素的面密度是9.4X IO1W以上且1.22 X IO1W2以下， 第二半导体部件中第二元素的面密度是0.56X IO1W以上且1.22X IO1W2以下。
12.根据权利要求10的装置，其中， 第一元素被设置在SiC的C位置中，且 如果第二元素是P或As，则第二元素被设置在SiC的C位置中，且如果第二元素是N，则第二元素被设置在SiC的Si位置中。
13.一种半导体装置，包括: 用SiC制成的基板； 设置在基板上的具有第一导电类型的第一半导体区域，第一半导体区域用SiC制成；设置在第一半导体区域的部分上的具有第二导电类型的第二半导体区域，第二半导体区域用SiC制成； 设置在第二半导体区域的部分上的第三半导体区域，第三半导体区域用包含作为第一导电类型的杂质的第一元素的SiC制成，第三半导体部分具有被配置为具有第一元素的最大面密度的第一界面部分； 设置在第二半导体区域的部分上的第四半导体区域，第四半导体区域与第三半导体区域并置，且第四半导体区域用包含作为第二导电类型的杂质的第二元素的SiC制成，第四半导体部件具有被配置为具有第二元素的最大面密度的第二界面部分； 绝缘膜，其被设置在第二半导体区域上； 控制电极，其被设置在绝缘膜上； 第一导电电极，其电气连接到所配置的第一界面部分和第二界面部分；以及 第二导电电极，其与基板接触。
14.根据权利要求13的装置，其中， 第一元素是N、P和As中的至少一种， 第二元素是B、Al和Ga中的至少一种， 第三半导体区域中第一元素的面密度是0.56 X IO13CnT2以上且1.22 X IO1W2以下，且 第四半导体区域中第二元素的面密度是9.4X IO1W以上且1.22X IO1W2以下。
15.根据权利要求13的装置，其中， 第一元素是N、P和As中的至少一种， 第二元素是B、Al和Ga中的至少一种， 第二元素被设置在SiC的C位置，且 如果第一元素是P或As，则第一元素被设置在SiC的C位置，且如果第一元素是N，则第一元素被设置在SiC的Si位置。
16.根据权利要求14的装置，其中，基板的导电类型是第二导电类型。
17.一种用于制造半导体装置的方法，包括: 仅仅在用SiC制成的第一半导体部件的表面附近注入Si或C离子，第一半导体部件已引入作为提供导电类型的杂质的第一元素； 在第一半导体部件上形成与第一半导体部件接触的导电电极；以及 在形成导电电极之后，在400°C以上且700°C以下退火。
18.根据权利要求17的方法，其中，第一元素通过离子注入而被引入第一半导体部件。
19.根据权利要求17的方法，其中， 第一元素是B、Al和Ga中的至少一种，且 在向第一半导体部件注入Si或C离子中，Si离子被注入。
20.根据权利要求19的方法，其中，第一元素置换SiC的C位置。
21.根据权利要求17的方法，其中， 如果第一元素是P和As中的至少一种，则向第一半导体部件的Si或C离子注入包括注入Si离子，且 如果第一元素是N，则向第一半导体部件的Si或C离子注入包括注入C离子。
22.根据权利要求21的方法，其中， 如果第一元素是P或As，则第一元素置换SiC的C位置，且 如果第一元素是N,则第一元素置换SiC的Si位置。
23.根据权利要求17的方法，其还包括: 通过注入作为提供导电类型的杂质的第二元素的离子，与第一半导体部件并置地形成用SiC制成的第二半导体部件；以及 仅仅在第二半导体部件的表面附近注入Si或C离子； 形成电极包括形成与第一半导体部件以及第二半导体部件接触的电极。
【文档编号】H01L21/04GK103904107SQ201310729398
【公开日】2014年7月2日 申请日期:2013年12月26日 优先权日:2012年12月27日
【发明者】清水达雄 申请人:株式会社东芝