一种超结高压器件的制造方法
【专利摘要】本发明涉及一种超结高压器件的制造方法。现有器件的电流变能力较弱。一种超结高压器件的制造方法，准备具有N+掺杂衬底的硅片；通过刻蚀工艺形成第一沟槽；用P型外延层填充第一沟槽，填充第一沟槽之外的P型外延层去除掉，形成相间排列的P柱和N柱；通过刻蚀工艺形成第二沟槽；生长N型杂质浓度的外延层来填充第二沟槽；将复合缓冲层的硅片表面上多余的N型外延层去除掉，形成新的相间排列的P柱和N柱；在新的复合缓冲层的硅片表面制造器件的特征层。本发明能够提高器件的耐压及器件的电流能力且可改善器件的可靠性。
【专利说明】一种超结高压器件的制造方法
【技术领域】
[0001]本发明属于半导体【技术领域】，涉及一种超结高压器件的制造方法。
【背景技术】
[0002]目前超结的制造方法大致分为两种:外延法和沟槽法。
[0003]外延法:如图10和图11是现有外延法制造超级结的流程图，其具体方法是: 先在重掺杂的N+(P+)衬底上生长第一层N(P)型外延，在该外延层的预定位置注入预
定剂量的P(N)型杂质，使得该外延层中的N(P)型杂质的量与P(N)型杂质的量匹配，由于需要在这一层外延中用注入的方法形成P(N)柱，所以每层外延的厚度不能太厚，对于一个600v的晶体管，大致需要如图10所示的几层N(P)型外延，并在每次外延之后要做P (N)型离子注入；如图11所示，P(N)型离子注入层经过扩散后形成了图中所示的上下形状较一致气泡状相连且浓度扩散均匀的P(N)柱；由此，形成了相间排列的P柱与N柱，将此相间排列的P柱与N柱称为复合缓冲层。外延法制造的超结中的P(N)柱是经过多次反复外延、氧化、光刻和棚离子注入而形成的；工艺过程中，前次注入的棚离子会随着后次外延而扩散漂移，需要经过大量实验来校准。所以此过程需要精确控制棚离子注入剂量、窗口及推进时间，来形成上下形状较一致气泡状相连且浓度扩散均匀的柱状结，以实现超级结的电荷补偿。并且多次外延生长、离子注入和扩散会产生大量的晶格缺陷，也会影响器件的可靠性。
[0004]沟槽法是目前超结结构的主流制造方法之一，如图12至图13是现有技术沟槽法制造超级结的流程图；其具体制作过程为:
如图12所示，先在重掺杂的N+ (P+)衬底上生长一层N (P)型外延，此处以650v晶体管为例大约需要40um，在该N(P)型掺杂类型的外延层的预定区域挖沟槽，沟槽的深度大约为 40um;
如图13所示然后在沟槽中分别形成具有P(N)型掺杂类型的外延层，此P(N)型外延中的P(N)型杂质的含量是根据电荷平衡要求预先设定的，外延层中的N(P)型杂质的量与P(N)型杂质的量相等。
[0005]由此，形成了相间排列的P柱与N柱，将此相间排列的P柱与N柱称为复合缓冲层。在不改变外延层掺杂浓度的情况下想要提高器件的耐压就需要更深的沟槽深度，以形成更厚的复合缓冲层，拥有了更厚的耐压层，器件的耐压也会提高。在传统工艺中想要得到更深的沟槽深度就必须增加沟槽的宽度，即P柱的宽度会变宽。P柱的宽度越宽，单个元胞的尺寸会越大，而单个元胞的电流能力并不能提高。若超结器件芯片的面积一定，P柱的宽度变宽，使得器件的元胞数变少，从而使得器件的电流变能力变弱。
[0006]在MOSFET中有个寄生的NPN三极管，如图1所示，基极与发射极间的电阻等效为Rbb,当功率MOSFET在感性负载回路中，MOSFET由开启状态到瞬间关断时，电感将储存的电量释放给M0SFET，基区有电流流过，基极与发射极间的PN结压降Vbi=I*Rbb。当Vbi>0.7v时，寄生三极管就会导通，器件会失效。防止此类失效的方法之一是降低基区电阻Rbb。减小Rbb可以通过增加基区P型杂质的浓度来实现，但这通常会对器件的电学性能造成影响，会使得器件的开启电压及导通电阻增大，解决方法是增加一层P+掩膜版来进行P+注入，以此降低基区电阻Rbb且不影响器件的其他特性。对于超结MOSFET而言，如图2所示，P柱的浓度越低，超结MOSFET中的寄生三极管越容易导通，原理如下:若P柱的浓度低，当功率MOSFET在感性负载回路中，MOSFET由开启状态到瞬间关断时，电感将储存的电量释放给MOSFET，基区有电流流过，因为P柱的浓度低，意味着P柱的电阻较大，所以从P柱内通过的电流就少了，从P+处通过的电流就增大了，即Vbi=I*Rbb中的I变大了，所以Vbi会变大，当VbiX).7v时，寄生三极管就会导通，器件会失效。
【发明内容】
[0007]本发明的目的是提供一种能够提高器件的耐压及器件的电流能力且可改善器件的可靠性的超结高压器件的制造方法。
[0008]为解决上述技术问题，本发明的技术方案是:一种超结高压器件的制造方法，其特别之处在于:包括以下步骤:
步骤一:准备具有N+掺杂衬底的硅片，所述衬底上具有N型掺杂的N外延；
步骤二:在N型掺杂衬底的硅片表面通过光刻界定出第一沟槽的区域，并通过刻蚀工艺形成第一沟槽；所述第一沟槽宽度为X2，深度为Y2，且满足2X1>X2>X1，2Y1>Y2>Y1，其中，Xl为传统沟槽制造工艺形成的沟槽宽度为XI，Yl为其深度；
步骤三:在N型掺杂衬底的硅片的表面上，用P型杂质浓度的P型外延层来填充第一沟槽，此处填充第一沟槽的杂质浓度为ρ2，且满足:p2>pl，其中pi为传统填充沟槽的杂质浓度；
步骤四:将N型掺杂衬底的硅片的表面上填充第一沟槽之外的P型外延层去除掉，形成相间排列的P柱和N柱，即形成复合缓冲层；
步骤五:在复合缓冲层表面通过光刻界定出第二沟槽的区域，并通过刻蚀工艺形成第二沟槽，此处第二沟槽的宽度为Χ3，深度为Υ2，满足关系式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1，被刻蚀掉的部分包括一部分的P柱和一部分的N柱，此处剩余的P柱宽度，即未刻蚀掉的P柱宽度为Χ4，满足关系式Χ4〈Χ1 ；
步骤六:在具有复合缓冲层的硅片表面上生长N型杂质浓度的外延层来填充第二沟槽；此处填充的N型外延杂质浓度与N+掺杂衬底的硅片的N型外延层杂质浓度相同；步骤七:将复合缓冲层的硅片表面上多余的N型外延层去除掉，形成新的相间排列的P柱和N柱，即形成新的复合缓冲层；
步骤八:在新的复合缓冲层的硅片表面制造器件的特征层。
[0009]与现有技术相比较，本发明具有以下有益效果:
由于本发明中的P柱的宽度Χ4小于传统P柱的宽度XI，所以P柱的掺杂浓度ρ2大于传统P柱的掺杂浓度Pl，从而使得在感性负载回路中，由开启状态到瞬间关断时器件的寄生三极管更不容易导通，由此提高器件的可靠性；
由于本发明中的P柱的宽度X4小于传统P柱的宽度Xl，所以本发明中单个元胞的尺寸会小于传统单个元胞的尺寸，且单个元胞的电流能力并不会减小，所以在超结器件芯片面积一定的情况下本发明中器件的元胞数会变多，从而使得器件的电流能力变强；
本发明可以在不改变N型外延层的掺杂浓度的情况下实现沟槽的深度Y2大于传统沟槽的深度Y1，即本发明P柱深度大于传统P柱深度，从而可以提高器件的击穿电压。
【专利附图】
【附图说明】
[0010]图1为传统的MOSFET寄生三极管示图说明；
图2为超结MOSFET寄生三极管示图说明；
图3为本发明的步骤一的示意图；
图4为本发明的步骤二的示意图；
图5为本发明的步骤三的示意图；
图6为本发明的步骤四的示意图；
图7为本发明的步骤五的示意图；
图8为本发明的步骤六的示意图；
图9为本发明的步骤八的示意图；
图10-图11为传统外延法制造超结结构的示意图；
图12-图13为传统沟槽法制造超结结构的示意图。
[0011]其中:1.N外延;2.Ν衬底；3.第一表面；4.第一沟槽；5.第二沟槽；6.P型外延层，
7.P柱,8.N柱,9.栅极多晶娃；10.栅极氧化层；11.金属层。
【具体实施方式】
[0012]下面结合【具体实施方式】对本发明进行详细的说明。
[0013]一种超结高压器件的制造方法，包括以下步骤:
步骤一:准备具有N+掺杂衬底的硅片，所述衬底上具有N型掺杂的N外延1，如图3所
示；
步骤二:在N型掺杂衬底的硅片表面通过光刻界定出第一沟槽4的区域，并通过刻蚀工艺形成第一沟槽4 ;第一沟槽4宽度为Χ2，深度为Υ2，且满足2Χ1>Χ2>Χ1，2Υ1>Υ2>Υ1，其中，Xl为传统沟槽制造工艺形成的沟槽宽度为XI，Yl为其深度，由于工艺水平限制，想要得到更深的沟槽深度就必须增加沟槽的宽度，所以在本发明中要想实现较深的沟槽深度即Υ2>Υ1，就必须使得沟槽的宽度变深即Χ2>Χ1，如图4所示；
步骤三:在N型掺杂衬底的硅片的表面上，用P型杂质浓度的外延层即P型外延层6来填充第一沟槽4，此处填充第一沟槽4的杂质浓度为ρ2，且满足:p2>pl，其中pl为传统填充沟槽的杂质浓度，如图5所示；
步骤四:将N型掺杂衬底的硅片的表面上填充第一沟槽4之外的P型外延层6去除掉，形成相间排列的P柱和N柱，即形成复合缓冲层，如图6所示；
步骤五:在复合缓冲层表面通过光刻界定出第二沟槽5的区域，并通过刻蚀工艺分别刻蚀掉部分P柱和部分N柱形成第二沟槽5，此处第二沟槽5的宽度为Χ3，深度为Υ2，满足关系式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1，此处剩余的P柱宽度，即未被刻蚀掉的P柱宽度为Χ4，满足关系式Χ4〈Χ1，即此处P柱的宽度小于传统P柱的宽度，如图7所示；
步骤六:在具有复合缓冲层的硅片表面上生长预定N型杂质浓度的外延层来填充第二沟槽5 ;此处填充的N型外延杂质浓度与N+掺杂衬底的硅片的N型外延杂质浓度一样，如图8所示； 步骤七:将复合缓冲层的硅片表面上多余的N型外延层去除掉，形成新的相间排列的P柱和N柱，即形成新的复合缓冲层；
步骤八:在新的复合缓冲层的硅片表面制造器件的特征层，如图9所示。
[0014]下面以mosfet为例对本发明进行具体描述。
[0015]Mosfet的特征层包括:栅氧化层(gate oxide) 10、栅电极(poly)、漏极(drain)、bpsg层、源极(source),具体步骤如下:
步骤一:准备具有N+惨杂衬底的娃片,所述衬底上具有N型惨杂的外延,如图3所不；步骤二:在N型掺杂衬底的硅片表面通过光刻界定出第一沟槽4的区域，并通过刻蚀工艺形成第一沟槽4 ;所述第一沟槽4宽度为X2，深度为Y2，且满足2X1>X2>X1，2Y1>Y2>Y1，其中，Xl为传统沟槽制造工艺形成的沟槽宽度为XI，Yl为其深度，由于工艺水平的限制想要挖更深的沟槽就必须使沟槽的宽度增加，所以当Χ2>Χ1时才能做到Υ2>Υ1，如图4所示；步骤三:在N型掺杂衬底的硅片的表面上，用P型杂质浓度的外延层即P型外延层6来填充第一沟槽4，此处填充第一沟槽的杂质浓度为ρ2，且满足:p2>pl，其中pl为传统填充沟槽的杂质浓度，如图5所示；
步骤四:将N型掺杂衬底的硅片的表面上填充第一沟槽4之外的P型外延去除掉，形成相间排列的P柱和N柱，即形成复合缓冲层，如图6所示；
步骤五:在第一复合缓冲层表面通过光刻界定出第二沟槽5的区域，并通过刻蚀工艺分别刻蚀掉部分掉P柱和部分N柱形成第二沟槽5，此处第二沟槽5的宽度为Χ3，深度为Υ2，满足关系式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1，此处剩余的P柱宽度，即未被刻蚀掉的P柱宽度为Χ4，满足关系式Χ4〈Χ1，如图7所示；
步骤六:在具有复合缓冲层的硅片表面上生长预定N型杂质浓度的外延层来填充第二沟槽5 ;此处填充的N型外延杂质浓度与N+掺杂衬底的硅片的N型外延杂质浓度一样，如图8所示；
步骤七:将复合缓冲层的硅片表面上多余的N型外延去除掉，形成新的相间排列的P柱和N柱，即形成新的复合缓冲层；
步骤八:如图9所示，在新的复合缓冲层的硅片表面制造器件的特征层，具体包括:
1)在半导体硅片土生长氧化层；
2)通过光刻，界走出有源区，对场氧化层进行刻蚀；
3)生长栅氧化层，于栅氧化层表面淀积导电栅极多晶硅9;
4)通过光刻，界走出栅极多晶硅9区域，进行栅极多晶硅9刻蚀；
5)与整个半导体硅片表面进行P型杂质离子注入，前面工艺形成的场氧化层和栅极多晶硅9区域可以界定形成的P阱的区域，高温返火形成阵列的P阱；
6)通过光刻界走出源极区域，N型杂质离子注入，并进行推阱形成N+型源区；
7)与整个半导体硅片表面淀积介质层；
8)通过光刻，界走出接触孔区域，并进行氧化层刻蚀；
9)淀积金属层，通过光刻，定义出刻蚀区域，进行金属刻蚀。
[0016]通过上述步骤制造的器件含有:一个第一导电类型材料的衬底层，它可以是N型半导体也可以是P型半导体，但在本发明中用N型半导体来加以说明，我们称其为N+衬底。
[0017]在N+衬底上生长第一导电类型材料的外延层，它可以是N型半导体也可以是P型半导体，但在本发明中用N型半导体来加以说明，我们称其为N外延层。
[0018]在N外延层上有许多个元胞，每一个元胞具有一个含器件特征区域的器件特征层，器件特征层起第二种导电类型材料的作用，它可以起N型半导体的作用，也可以起P型半导体的作用，但在本发明中用P型半导体来加以说明，我们将其称为P阱。
[0019]在P讲与N外延层之间有一个复合缓冲层(Composite Buffer Layer),简称CB层。
[0020]CB层中含有第一种导电类型材料构成的第一半导体区，此第一种导电类型的材料可以是N型半导体也可以是P型半导体，但在本发明中用N型导电材料来说明。
[0021]CB层中还含有第二种导电类型材料构成的第二半导体区，此第二种导电类型的材料可以是P型半导体也可以是N型半导体，但在本发明中用P型导电材料来说明。
[0022]CB层中的第一种半导体区和第二种半导体区是交替排列的，在本发明中我们将CB层中的第一种半导体区称为N柱，我们将CB层中的第二种半导体区成为P柱。若以MOSFET为例，如图10所示，除了包含P柱、N柱和p阱外，在有源区硅片的表面还需要形成:源区η+、栅极氧化层(gate oxide)、栅电极(poly)、漏极(drain)、bpsg层、源极(source)。
[0023]传统的沟槽区域(P柱区域)的光刻、刻蚀及填充是通过一次光刻、刻蚀及填充完成的，上述的沟槽区域(P柱区域)的光刻、刻蚀及填充是通过两次光刻、刻蚀及填充完成的。
[0024]上述通过两次光刻、刻蚀及填充完成的，沟槽区域(P柱区域)比传统方法制造的沟槽深度深，假设传统沟槽制造的沟槽深度为Y1，此形成的沟槽深度为Y2，则Y2>Y1，
上述通过两次光刻、刻蚀及填充完成的，沟槽区域(P柱区域)比传统方法制造的填充沟槽的杂质浓度高，假设传统填充沟槽的杂质浓度为Pl，此处填充沟槽的杂质浓度为Ρ2，则满足:p2>pl。
[0025]上述方法形成的沟槽总的深度大于传统方法形成的沟槽深度。所以在不改变N型外延层的掺杂浓度的情况下可以实现深沟槽高耐压。
[0026]上述方法形成的P柱区域的掺杂浓度大于传统P柱区域的掺杂浓度，可以使功率MOSFET在感性负载回路中，由开启状态到瞬间关断时器件的寄生三极管更不容易导通，由此提高器件的可靠性。
[0027]上述方法形成的P柱的宽度Χ4小于传统P柱的宽度XI，所以本发明中单个元胞的尺寸会小于传统单个元胞的尺寸，且单个元胞的电流能力并不会减小，所以在超结器件芯片面积一定的情况下本发明中器件的元胞数会变多，从而使得器件的电流能力变强。
【权利要求】
1.一种超结高压器件的制造方法，其特征在于:包括以下步骤: 步骤一:准备具有N+掺杂衬底的硅片，所述衬底上具有N型掺杂的N外延(I)；步骤二:在N型掺杂衬底的硅片表面通过光刻界定出第一沟槽(4)的区域，并通过刻蚀工艺形成第一沟槽(4);所述第一沟槽(4)宽度为X2，深度为Y2，且满足2X1>X2>X1，2Y1>Y2>Y1，其中，Xl为传统沟槽制造工艺形成的沟槽宽度为XI，Yl为其深度； 步骤三:在N型掺杂衬底的硅片的表面上，用P型杂质浓度的P型外延层(6)来填充第一沟槽(4)，此处填充第一沟槽(4)的杂质浓度为ρ2，且满足:p2>pl，其中pi为传统填充沟槽的杂质浓度； 步骤四:将N型掺杂衬底的硅片的表面上填充第一沟槽(4)之外的P型外延层(6)去除掉，形成相间排列的P柱和N柱，即形成复合缓冲层； 步骤五:在复合缓冲层表面通过光刻界定出第二沟槽(5)的区域，并通过刻蚀工艺形成第二沟槽(5)，此处第二沟槽(5)的宽度为Χ3，深度为Υ2，满足关系式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1,被刻蚀掉的部分包括一部分P柱和一部分N柱，剩余的P柱宽度为Χ4，深度为Υ2，满足关系式:Χ4〈Χ1 ； 步骤六:在具有复合缓冲层的硅片表面上生长N型杂质浓度的外延层来填充第二沟槽(5);此处填充的N型外延杂质浓度与N+掺杂衬底的硅片的N型外延层杂质浓度相同；步骤七:将复合缓冲层的硅片表面上多余的N型外延层去除掉，形成相间排列的P柱和N柱，即形成新的复合缓冲层； 步骤八:在新的复合缓冲层的硅片表面制造器件的特征层。
【文档编号】H01L21/336GK103730371SQ201310734730
【公开日】2014年4月16日 申请日期:2013年12月27日 优先权日:2013年12月27日
【发明者】陈桥梁, 马治军, 任文珍, 倪嘉 申请人:西安龙腾新能源科技发展有限公司