纳米器件及其制作方法

纳米器件及其制作方法
【专利摘要】本发明提供一种能够与二极管、隧道元件、MOS晶体管等电子元件组合的纳米器件及其集成电路、以及纳米器件的制作方法。纳米器件包括：第一绝缘层（2）；以具有纳米间隙的方式设置于第一绝缘层（2）上的一方的电极（5A）与另一方的电极（5B）；配置于一方电极（5A）与另一方的电极（5B）之间的金属纳米粒子（7）或者功能分子；以及设置在第一绝缘层（2）、一方的电极（5A）以及另一方的电极（5B）上，并且将金属纳米粒子（7）、功能分子中的任一种埋设的第二绝缘层（8）。第二绝缘层（8）作为钝化层起作用。
【专利说明】纳米器件及其制作方法

【技术领域】
[0001] 本发明涉及一种能够与二极管、隧道元件、金属氧化物半导体晶体管（M0S transistor)等电子元件组合的纳米器件及其集成电路、以及纳米器件的制作方法。

【背景技术】
[0002] 作为纳米器件，存在一种单电子晶体管。为了确定该单电子晶体管的制作技术，本
【发明者】着重于单电子器件中的作为库仑岛的金纳米粒子，并利用STM来解明了 1.8nm粒子 直径的金纳米粒子在常温下被作为库仑岛来作用的情况。此外，面向于固体基板上的电子 器件的构筑，确立了一种可以利用无电解电镀一次性地以高成品率来制作具有5nm间隙长 度的纳米间隙电极的制作方法。另外，可以对于在纳米间隙电极间通过化学吸附法将金纳 米粒子导入的单电子晶体管的动作进行了报告（参照非专利文献1至5)。
[0003] 现有技术文献
[0004] 非专利文献
[0005] 非专利文献 1 :S. kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, AppL. Phys.Express, 3, 105003(2010)
[0006] 非专利文献2 :Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett. , 91, 203107 (2007)
[0007] 非专利文献 3 :Victor M. Serdio V.，Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscal, 4, 7161(2012)
[0008] 非专利文献 4 :N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett. , 100, 033101 (2012)
[0009] 非专利文献5 :猪川洋，藤原聪，高桥庸夫，信学技报，ED2001-241，SDM2001-250， 15-20 页
[0010] 非专利文献 6 :See Kei Lee, Ryo Yamada，Sho ji Tanaka, Gap Soo Chang, Yoshihiri Asai, and Hirokazu Tada, ACS Nano, 6, 5078(2012)


【发明内容】
toon] 发明要解决的课题
[0012] 像这样制作出来的单电子晶体管包括具有5nm以下的间隙长度的纳米间隙电极、 以及具有有机分子以作为配位子的纳米粒子，仅限于基本型（prototype)，无法集成化。
[0013] 于是，本发明鉴于上述课题，其目的在于，提供一种能够与二极管、隧道元件、M0S 晶体管等电子元件组合的纳米器件及其集成电路、以及纳米器件的制作方法。
[0014] 用于解决课题的手段
[0015] 为了达成上述目的，本发明的纳米器件包括：第一绝缘层；一方的电极以及另一 方的电极，其以具有纳米间隙的方式设置在所述第一绝缘层上；金属纳米粒子或者功能分 子，其配置于所述一方的电极以及所述另一方的电极之间；以及第二绝缘层，其设置于所述 第一绝缘层、所述一方的电极以及所述另一方的电极上，并埋设有所述金属纳米粒子。
[0016] 在上述构成中，在第一绝缘层上，在相对于一方的电极以及另一方的电极的配置 方向交叉的方向上具有一个或者多个栅电极，栅电极由所述第二绝缘层覆盖。
[0017] 在上述构成中，用于对金属纳米粒子施加电压的栅电极设置于第二绝缘层上。
[0018] 在上述构成中，第二绝缘层由 SiN、SiO、SiON、Si203、Si3N4、Si02、A1203、Mg0 中 的任意一种构成。
[0019] 在上述构成中，在一方的电极与金属纳米粒子之间、另一方的电极与金属纳米粒 子之间，存在绝缘膜，绝缘膜采用无机材料或者有机材料形成。
[0020] 本发明的集成电路是通过本发明的纳米器件与电子器件形成于半导体基板上而 形成。例如，包括：第一绝缘层，其设于形成有电子器件的半导体基板上；一方的电极以及 另一方的电极，其以具有纳米间隙的方式设置于第一绝缘层；金属纳米粒子或者功能分子， 其配置于一方的电极与另一方的电极之间；以及第二绝缘层，其设置于第一绝缘层、一方的 电极以及另一方的电极上，并埋设有金属纳米粒子或者功能分子，电子器件的多个电极中 的一个经由设置在第一绝缘层的支柱与一方的电极连接。
[0021] 本发明的纳米器件的制作方法是，将金属纳米粒子或者功能分子配置在设置了具 有纳米间隙的一方的电极与另一方的电极的带绝缘层的基板，在一方的电极、另一方的电 极以及带绝缘层的基板上形成钝化膜，由此埋设金属纳米粒子或者功能分子。
[0022] 优选的是，在形成钝化膜时，将带绝缘层的基板冷却。
[0023] 优选的是，钝化膜采用触媒CVD法、等离子CVD法、光CVD法、脉冲激光堆积法、原 子层外延法、热CVD法中的任意一种来形成。
[0024] 发明效果
[0025] 根据发明，纳米粒子或功能分子被作为配位子设置在纳米间隙电极之间，使它们 由其他绝缘层覆盖，因此，其他绝缘层作为钝化膜起作用。因此，可以在钝化层上，在金属纳 米粒子或功能分子之上设置栅电极，可以将纳米器件集成化。另外，可以通过在栅电极上设 置其他绝缘膜，适当开设支柱孔，由此构筑用于配线的电极，从而实现集成化。
[0026] 另外，纳米间隙电极可以通过蚀刻技术将种电极（初始电极）设于基板上，在无电 解电镀混合界面活性剂，控制纳米间隙长度来进行制作。由此，可以与纳米间隙电极的制作 几乎同时地制作二极管、隧道元件、M0S晶体管。因此，可以实现器件的三维集成化。

【专利附图】

【附图说明】
[0027] 图1示意地表示作为本发明第一实施方式的纳米器件的单电子元件，其中，（A)为 剖视图，（B)为平面图。
[0028] 图2㈧至（C)是示意地表示对于具有纳米间隙长度的电极通过使用了例如二硫 醇分子的化学结合的单电子岛设置工序的图。
[0029] 图3示意地表示作为本发明第二实施方式的纳米器件的单电子元件，其中，（A)为 剖视图，（B)为平面图。
[0030] 图4是本发明的第三实施方式的集成电路的剖视图。
[0031] 图5是图4所示的集成电路的平面图。
[0032] 图6是图4及图5所示的集成电路的电路图。
[0033] 图7是作为本发明的第四实施方式的纳米器件的单电子元件的剖视图。
[0034] 图8是作为本发明的第五实施方式的纳米器件的分子元件的剖视图。
[0035] 图9是由实施例1制作的单电子晶体管的平面图。
[0036] 图10是由实施例1制作的单电子晶体管的剖视图。
[0037] 图11是涉及实施例1的、表示漏极电流与侧边栅极电压的依存关系的图。
[0038] 图12是涉及实施例1的、表示当分别扫描漏极电压及侧边栅极电压时的微分电导 的映射的图。
[0039] 图13是表示由实施例1制作的样品特性，（A)是表示在施加漏极电压Vd时的漏 极电流Id的图，（B)是表示相对于施加在第一侧边栅极的电压Vgl的漏极电流Id的图。
[0040] 图14是由实施例2制作的单电子晶体管的平面图。
[0041] 图15是由实施例2制作的单电子晶体管的剖视图。
[0042] 图16是表示在由实施例2制作的单电子晶体管中，扫描顶栅极电压时得到的漏极 电流与顶栅极电压的依存关系的图。
[0043] 图17涉及实施例2,是表示在分别扫描漏极电压及侧边栅极电压时的微分电导的 映射的图。
[0044] 图18涉及实施例2,是表示相对于漏极电压的漏极电流的图。
[0045] 图19涉及实施例2,为漏极电流与顶栅极电压的依存关系、也即库仑振荡特性， ㈧是测量温度为9K、80K的情况，⑶是测量温度为160K、220K的情况。
[0046] 图20涉及实施例2,为微分电导的映射图，（A)、（Β)、（C)、⑶是测量温度分别为 40Κ、80Κ、160Κ、220Κ 的情况。
[0047] 图21涉及实施例3,（A)、（D)是漏极电流相对于漏极电压的特性，⑶、（Ε)是漏极 电流相对于施加在侧边栅极的电压的特性，（C)、（F)表示相对于侧边栅极电压和漏极电压 的 dI/dV(ns)的图。
[0048] 图22涉及实施例3,表示施加电压的栅极在一方的侧边栅极和其他侧边栅极以及 顶栅极的特性的图。（A)至（C)是漏极电流相对于分别施加在一方的侧边栅极、另一方的侧 边栅极、顶栅极的电压的特性，（D)至（F)表示相对于分别施加在一方的侧边栅极、另一方 的侧边栅极、顶栅极的电压及漏极电压的dl/dV。
[0049] 图23是作为实施例4在制作途中的单电子晶体管的SEM图像。
[0050] 图24涉及实施例4,（A)、⑶表示漏极电流相对于施加在第一侧边栅电极的电压 的依存关系、漏极电流相对于施加在第二侧边栅电极的电压的依存关系，（C)表示漏极电流 相对于施加在第二侧边栅电极的电压的依存关系，（D)是表示相对于第二侧边栅极电压及 漏极电压的dl/dV(微分电导）的图。
[0051] 图25是作为实施例5制作途中的单电子晶体管的SEM图像。
[0052] 图26涉及实施例5，（A)、（B)、（C)是表不漏极电流相对于施加在第一侧边栅电极 的电压的依存关系、漏极电流相对于施加在第二侧边栅电极的电压的依存关系、相对于施 加在第二侧边栅极电压及漏极电压的dl/dV(微分电导）的图。（D)是表示漏极电流相对于 施加在第二侧边栅极的依存关系的图。
[0053] 图27涉及实施例6,（A)、（B)、（C)是表示漏极电流相对于分别施加在顶栅电极、 第一侧边栅电极、第二侧边栅电极的电压的依存关系，（D)是表示相对于顶栅极电压及漏极 电压的dl/dV(微分电导）的图。（E)是相对于第一侧边栅极电压及漏极电压的dl/dV(微 分电导）的图。
[0054] 附图标记说明
[0055] 1 基板
[0056] 2 第一绝缘层
[0057] 3A，3B，4A，4B 金属层
[0058] 5A 纳米间隙电极（一方的电极）
[0059] 5B 纳米间隙电极（另一方的电极）
[0060] 5C, 5D 栅电极（侧边栅电极）
[0061] 6,6A,6B 自组装单分子膜
[0062] 7 金属纳米粒子
[0063] 8 第二绝缘层
[0064] 9 自组装单分子混合膜（SAM混合膜）
[0065] 9A 烷烃硫醇
[0066] 10,20 单电子元件
[0067] 21 栅电极（顶栅电极）
[0068] 30,60 集成电路
[0069] 40,62 M0SFET
[0070] 50,61 单电子元件
[0071] 31 基板
[0072] 41 源极
[0073] 42 漏极
[0074] 43 第一绝缘层
[0075] 43A 第一绝缘层的下部
[0076] 43B 第一绝缘层的上部
[0077] 44 栅电极
[0078] 45,46,48,49 支柱
[0079] 51 源电极
[0080] 52 漏电极
[0081] 53 金属纳米粒子
[0082] 54 第二绝缘层
[0083] 55 栅电极
[0084] 70,80 纳米器件
[0085] 71 绝缘膜
[0086] 81 功能分子

【具体实施方式】
[0087] 以下，参照附图来说明本发明的实施方式。
[0088] 作为说明本发明实施方式的前提，对以往动态随机存取存储器（DRAM，Dynamic Random Access Memory)等制作中形成的钝化（Passivation)膜堆积无法在单电子元件等 纳米器件制作中实现的原因进行说明。
[0089] 在使用触媒化学气相沉积（CVD，Chemical Vapor Deposition)法、等离子化 学气相沉积（CVD)法、光化学气相沉积（CVD)法或脉冲激光沉积（PLD，Pulsed Laser D印osition)法来形成如SiN这样的无机绝缘膜时，一般通过使样品暴露于等离子中或使 动能高的粒子溅射样品表面，存在主要是为了提升膜质而使基板温度升高的情况。通过相 对于这些基板的等离子、高能粒子、热量等，单电子元件容易被破坏，因此以往堆积无机绝 缘膜较为困难。
[0090] S卩，如果在由自组装单分子膜（SAM :self_Assembled Monolayer)这样的有机物 覆盖表面的纳米粒子或由配位分子覆盖表面的纳米粒子堆积无机绝缘膜，则堆积物的来源 物会破坏SAM及配位分子，纳米粒子破坏则会破坏元件。即便元件不被破坏，间隙之间存在 的纳米粒子也会在无机绝缘体的堆积中移动，失去作为单电子元件的功能。尤其是，作为金 纳米间隙电极而被使用的纳米级别的金电极相对于热量流动性高，因此通过加热会引起纳 米间隙的结构变化，破坏单电子元件。
[0091] 而本
【发明者】通过潜心研究，着眼于以下观点完成了本发明。
[0092] 1)可以通过无电解电镀控制间隙长度来形成电极对，此种纳米间隙电极相对于热 量稳定。
[0093] 2)当堆积无机绝缘物时，金属纳米粒子由配位分子覆盖，纳米间隙电极由SAM覆 盖，因此不会破坏电极表面。
[0094] 3)作为单电子岛（又称"库仑岛"）而作用的金属纳米粒子，在纳米间隙之间通过 锚定分子（Anchor Molecule)，例如二硫醇分子进行化学固定。
[0095] 本发明并不限于单电子元件，也可以将金属纳米粒子替换为富勒烯（fullerene) 等功能分子，将其配置在一方的电极和另一方的电极之间的纳米间隙之间。这样，可以通 过无电解电镀控制间隙长度来形成电极对，此种纳米间隙电极相对于热量稳定，作为库仑 岛作用的富勒烯等功能分子，通过锚定分子化学固定在纳米间隙间。这种情况下，如果以 在功能分子中包含朝向电极进行欧姆（ohmic)接触的锚定部分的方式直接合成功能分子， 则在减小元件电阻方面是有效的。功能分子和电极对的传导通道共有两处：一方的电极和 功能分子；以及，另一方的电极和功能分子。优选在这两处的传导通道中的单方或两方的 传导通道中，使功能分子和电极进行欧姆接触。这是由于，如果存在肖特基势垒（Schottky barrier)或隧道电阻，则电阻会变大，因电阻造成电压分压。
[0096] 存在在功能分子中表现出导电性的部分和电极界面之间存在隧道电阻的情况。例 如，如果将富勒烯作为功能分子直接放入纳米间隙之间，则会存在隧道势垒。使用具有如化 学式1所示的官能基的功能分子（非专利文献6)，则可以实现欧姆接触，容易发现功能分子 的功能。在这里，如果在化学式1的两个官能基之间导入低聚噻吩（oligothiophene)分子 (m为自然数），就会变为导电性分子线。另外，也可以是欧姆接触的官能基只存在于单侧， 而另一方为非欧姆接触的功能分子的结构。在这种情况下，由于电荷相对于功能分子的进 出在欧姆接触一侧容易产生，在另一方的导电通道侧维持原状地向电极施加电势，所以更 容易对功能分子施加电场，易于发现其功能。
[0097] (化学式1)
[0098]

【权利要求】
1. 一种纳米器件，其特征在于，包括： 第一绝缘层； 一方的电极以及另一方的电极，其以具有纳米间隙的方式设置在所述第一绝缘层上； 金属纳米粒子，其配置于所述一方的电极以及所述另一方的电极之间；以及 第二绝缘层，其设置于所述第一绝缘层、所述一方的电极以及所述另一方的电极上，并 埋设有所述金属纳米粒子。
2. -种纳米器件，其特征在于，包括： 第一绝缘层； 一方的电极以及另一方的电极，其以具有纳米间隙的方式设置在所述第一绝缘层上； 功能分子，其配置于所述一方的电极以及所述另一方的电极之间；以及 第二绝缘层，其设置于所述第一绝缘层、所述一方的电极以及所述另一方的电极上，并 埋设有所述功能分子。
3. 如权利要求1或2所述的纳米器件，其特征在于， 在所述第一绝缘层上，在相对于所述一方的电极以及所述另一方的电极的配置方向交 叉的方向上具有一个或者多个栅电极， 所述栅电极由所述第二绝缘层覆盖。
4. 如权利要求1或2所述的纳米器件，其特征在于， 用于对所述金属纳米粒子施加电压的栅电极设置于所述第二绝缘层上。
5. 如权利要求1或2所述的纳米器件，其特征在于， 所述第二绝缘层由SiN、SiO、SiON、Si3N4、Si02、A1 203、MgO中的任意一种形成。
6. 如权利要求1所述的纳米器件，其特征在于， 在所述一方的电极与所述金属纳米粒子之间、所述另一方的电极与所述金属纳米粒子 之间，存在绝缘膜，所述绝缘膜采用无机材料或者有机材料形成。
7. -种集成电路，其特征在于，通过如权利要求1至6中的任一项所述的纳米器件与电 子器件形成于半导体基板上而形成。
8. -种集成电路，其特征在于，包括： 第一绝缘层，其设于形成有电子器件的半导体基板上； 一方的电极以及另一方的电极，其以具有纳米间隙的方式设置于所述第一绝缘层上； 金属纳米粒子或者功能分子，其配置于所述一方的电极与所述另一方的电极之间；以 及 第二绝缘层，其设置于所述第一绝缘层、所述一方的电极以及所述另一方的电极上，并 埋设有所述金属纳米粒子或者功能分子， 所述电子器件的多个电极中的一个经由设置在所述第一绝缘层的支柱与所述一方的 电极连接。
9. 一种纳米器件的制作方法，其特征在于， 将金属纳米粒子或者功能分子配置在设置了具有纳米间隙的一方的电极与另一方的 电极的带绝缘层的基板， 在所述一方的电极、所述另一方的电极以及所述带绝缘层的基板上形成钝化膜，由此 将金属纳米粒子或者功能分子埋设。
10. 如权利要求9所述的纳米器件的制作方法，其特征在于，在形成所述钝化膜时，将 所述带绝缘层的基板冷却。
11. 如权利要求9所述的纳米器件的制作方法，其特征在于，所述钝化膜采用触媒CVD 法、等离子CVD法、光CVD法、脉冲激光堆积法、原子层外延法、热CVD法中的任意一种来形 成。
【文档编号】H01L29/06GK104303313SQ201380011440
【公开日】2015年1月21日 申请日期:2013年2月27日 优先权日:2012年2月28日
【发明者】真岛丰, 寺西利治, 松本和彦, 前桥兼三, 东康男, 大野恭秀, 前田幸祐, 葛姆胡博特福德瑞克·哈格呗鲁杰 申请人:独立行政法人科学技术振兴机构