半导体装置以及半导体装置的制造方法

半导体装置以及半导体装置的制造方法
【专利摘要】本发明为具有由双重降低表面电场构造构成的高耐压分离构造的半导体装置，具备分离低电位区和高电位区的高耐压分离构造。高耐压分离构造的平面形状为环形的带状，由直线部分和与该直线部分连接的角部分构成。在高耐压分离构造中，在n型阱区的基板正面侧的表面层，沿n型阱区的外周形成p型降低表面电场区。通过使角部分的降低表面电场区的单位面积的总杂质量相比于直线部分而减少，可以使成为角部分的耐压曲线(32)的峰值的注入剂量的位置(32a)与成为直线部分的耐压曲线(31)的峰值的注入剂量的位置(31a)一致。其结果可提高元件耐压，并抑制由于工序的偏差而导致的元件耐压的降低。
【专利说明】半导体装置以及半导体装置的制造方法

【技术领域】
[0001]本发明涉及具有双重降低表面电场构造的半导体装置以及半导体装置的制造方法。

【背景技术】
[0002]在高耐压的半导体装置中，作为实现高耐压的手法已知有双重降低表面电场构造的高耐压分离构造。图13为具有双重降低表面电场构造的高耐压分离构造的半导体装置的示意截面图。如图13所示，双重降低表面电场构造为η型半导体层102被P型半导体层101、103夹着的构造。
[0003]在这样的双重降低表面电场构造的半导体装置中，为了确保高耐压，如下述非专利文献I中所记载的那样，为了满足作为双重降低表面电场条件的下述式(I)至式(3)，必须调整P型扩散层103的单位面积的总电荷量Qp以及η型扩散层102的单位面积的总电荷量Qn。下述式(I)是下述非专利文献I的式(9)。下述式(2)是下述非专利文献I的式
(10)。下述式(3)是下述非专利文献I的式(11)和式(12)。
[0004]各扩散层的单位面积的总电荷量与各扩散层的单位面积的净总杂质量等价。扩散层的单位面积的净总杂质量为，在扩散层的深度方向上的杂质分布图上，通过对单位体积的P型杂质量和η型杂质量分别关于扩散层的深度进行积分而得到的、单位面积的扩散层的P型总杂质量和η型总杂质量的差分。
[0005][数式I]
[0006]Qp ^ 1.4X 112[/cm2]...(I)
[0007][数式2]
[0008]Qn ^ 2.8 X 112 [/cm2]…(2)
[0009][数式3]
[0010]Qn-Qp 刍 1.4 X 112 [/cm2]…(3)
[0011]从式⑴至式(3)可知，在双重降低表面电场构造中，为了确保高耐压，需要使P型扩散层103的单位面积的总电荷量Qp以及η型扩散层102的单位面积的总电荷量Qn之间的平衡在式⑴至式⑶的范围内保持为最佳。这里，总电荷量和/或总杂质量的“总”是为了表示沿各层的深度方向进行了积分的总量而附加的词。
[0012]在此，图16为说明用语的解说图。图16(a)为说明离子注入的注入剂量的说明图。离子注入的注入剂量为注入到硅层的杂质离子在进入硅层前的杂质量。以下，将用于形成扩散层的离子注入的注入剂量表示为该扩散层的注入剂量。图16(b)为说明后述的高耐压分离构造14的直线部分15的单位面积总杂质量的图。图16(c)为说明后述的高耐压分离构造14的角部分16的单位面积的总杂质量的图。图16(d)为说明高耐压分离构造14的单位面积的净总杂质量的图。单位面积的总电荷量是单位面积的净杂质量乘以基元电荷q(= 1.602Χ10_19库伦)的值。总杂质量是注入到硅层的杂质离子在进入硅层后的杂质量。因此，如图16(b)所示，在硅层不被掩模遮蔽的情况下，总杂质量与注入剂量相等(总杂质量=注入剂量)。另一方面，如图16(c)所示，在硅层选择性地被掩模遮蔽的情况下，由于进入硅层的杂质离子减少，因此总杂质量比注入剂量少(总杂质量<注入剂量)。
[0013]图14为表示具备具有以往双重降低表面电场构造的高耐压分离构造64的半导体装置500的构成的说明图。图14(a)为半导体装置500的主要部分俯视图，图14(b)为沿图14(a)的A-A线和B-B线截断的主要部分截面图。沿图14(a)的A-A线和B-B线截断的截面相同。该高耐压分离构造64是在集成电路等分离低电位区63和高电位区62的耐压构造。
[0014]在图14(a)中，高耐压分离构造64的平面形状为大致呈矩形的环形的一定宽度的带状，高耐压分离构造64包围高电位区62。高耐压分离构造64由直线部分65、和连接到该直线部分65的端部的固定曲率的曲线形状的角部分66构成。
[0015]在图14(b)中，在P型硅基板51正面的表面层形成有深度为10 μ m左右的η型扩散层52。在该扩散层52的基板正面的表面层形成有深度大约为2 μ m的P型扩散层53。该扩散层53和硅基板51在基板外周部通过在深度方向上贯穿η型扩散层52的深的ρ型扩散层54而连接。在由高耐压分离构造64包围的η型扩散层52的内侧形成有作为η型扩散层52的高电压区62。高耐压分离构造64的纵向(深度方向)的构成为从基板正面侧按照P型扩散层53、η型扩散成52以及ρ型硅基板51的顺序重叠而成的三层构造的双重降低表面电场构造。
[0016]扩散层52通过高浓度η型区56与成为高电位的电极59电连接，扩散层53通过高浓度P型区57与成为低电位的电极60电连接。电极59和电极60在层间绝缘膜58上延伸，分别与场板61a和场板61b电连接。符号55是LOCOS (选择氧化膜)。
[0017]接下来，对上述高耐压分离构造64的工作原理进行说明。如果在电极60固定于GND电位的状态下提高电极59的电位，则高电位区62的电位通过扩散层52而上升。并且，耗尽层从扩散层52和扩散层53之间的pn结以及扩散层52和娃基板51之间的pn结延伸，通过电极59的电位为数百V而使扩散层52和扩散层53完全耗尽。据此，因为抑制了电极59和电极60之间的电场集中，所以可以使电极59和电极60之间为高耐压，还可以使高电位区62的电位升高至与同一基板上的低电位区63相比较高的电位。
[0018]另外，在下述专利文献I中记载了以下方案。为了节约成本，根据同一掩模形成高电位区和比高电位区浅的P漂移区的耐压构造区，使形成了的耐压构造区的底面为波浪形。
[0019]另外，在下述专利文献2中记载了以下方案。通过设法进行延长漏极的布局，从而提高在芯片上布局横向型MOSFET半导体装置时形成的折返部的耐压，而能够提高横向型MOSFET半导体装置整体的击穿电压。
[0020]另外，在下述专利文献3中记载了以下示例。通过在η漂移层的表面层，仅使起耗尽层的停止作用的η+区底面的角部分形成波浪形，从而改善耐压。
[0021]此外，在下述专利文献4中记载了以下方案。在双重降低表面电场构造中，在耗尽层延伸的内侧，将在该内侧设置的主电极和pn结之间的距离设置为在耗尽层上易于延伸的角部分与在直线部分相比，该距离更大，而改善耐压。
[0022]另外，在下述专利文献5中记载了以下方案。由P层和η层形成耐压构造部的表面的η层而改善耐压。
[0023]现有技术文献
[0024]专利文献
[0025]专利文献1:日本专利第3778061号公报
[0026]专利文献2:日本专利第3356586号公报
[0027]专利文献3:日本专利第3456054号公报
[0028]专利文献4:日本专利第3802935号公报
[0029]专利文献5:日本专利第4534303号公报
[0030]非专利文献
[0031]非专利文献1:Design and Optimizat1n of Double-RESURF High-VoltageLateral Devices for a Manufacturable Process,IEEE Trans.0n ElectronDevices,(美国)，IEEE, JULY 2003，VOL.50，N0.7，PP.1697-1701


【发明内容】

[0032]技术问题
[0033]然而，在图14的双重降低表面电场构造中，用于供给最大耐压的各扩散层52、53的单位面积的净总电荷量(这与单位面积的净总杂质量等价)的最佳条件(最佳值)在高耐压分离构造64的直线部分(以下称为直线部分)65和角部分(以下称为角部分)66不同。推测这是因为耗尽层的延伸方式在直线部分65和角部分66不同。
[0034]图15是表不在图14的半导体装置500中，分别关于直线部分65和角部分66而对P型扩散层53在离子注入时的注入剂量和耐压之间的关系进行了模拟的结果的特性图。横轴的注入剂量为进行了离子注入的单位面积的总杂质量，是单位体积的杂质量沿深度方向进行了积分的量。另外，η型扩散层52的注入剂量为4.0X 11Vcm2，在直线部分65和角部分66，ρ型扩散层53的注入剂量相同。换言之，直线部分65以及角部分66的ρ型扩散层53是同时进行离子注入而形成的。
[0035]从图15可知，针对直线部分65的注入剂量进行模拟而求得的耐压曲线71的峰值和针对角部分66的峰的注入剂量进行模拟而求得的耐压曲线72的峰值产生偏差。因此，相对于直线部分65，ρ型扩散层53的注入剂量的最佳值(是在相对于注入剂量的耐压曲线71、72上成为峰值耐压的注入剂量)在角部分66的注入剂量向小的方向偏离。另外，相对于直线部分65，峰值耐压在角部分66变低。这是因为角部分66的电场强度比直线部分65的电场强度高。
[0036]如前所述，在直线部分65和角部分66针对注入剂量进行模拟而求得的耐压曲线71、72有偏差。因此，元件耐压沿两条耐压曲线71、72中较低的一条耐压曲线被限制而变低。
[0037]在图15中，元件耐压的峰值是根据模拟而求得的两条耐压曲线71、72相交处的耐压。当使扩散层53的注入剂量向比这两条耐压曲线71、72相交处的注入剂量低的方向移动时，元件耐压沿直线部分65的耐压曲线71下降。另一方面，当使扩散层53的注入剂量向比这两条耐压曲线71、72相交处的注入剂量高的方向移动时，元件耐压沿角部分66的耐压曲线72下降。换言之，由于工序的偏差，当实际的扩散层53的注入剂量从根据模拟而求得的耐压曲线71、72相交处的注入剂量(注入剂量的最佳值)偏离时，元件耐压急剧下降。另外，元件耐压的峰值也比两条耐压曲线71、72的峰值低。接下来进行具体说明。
[0038]在图15中，当设由于工序的偏差而导致扩散层53的注入剂量的波动例如为±10 %，决定扩散层53的注入剂量的中心值(5.3X 11Vcm2)以使元件耐压的降低为最小的情况下，元件耐压的最高值在角部分66的耐压被限制为1700V。另外，由于工序的偏差而导致的元件耐压的最低值在直线部分65和角部分66为相同耐压，即1400V。
[0039]通过上述内容，在双重降低表面电场构造的高耐压分离构造64中，强烈需要可以进一步提高元件耐压的峰值，并且可以进一步减小由于工序的偏差而导致的元件耐压降低的对策。
[0040]此外，上述专利文献I至上述专利文献5中，双重降低表面电场构造的高耐压分离构造中，没有有关通过部分遮蔽角部分而使注入到硅的杂质比直线部分的杂质量少，从而提高元件耐压的半导体装置的记载。
[0041]本发明为了解决上述现有技术的问题点，目的在于提供在双重降低表面电场构造中，可以提高元件耐压，并且可以减小由于工序的偏差而导致的元件耐压降低的半导体装置以及半导体装置的制造方法。
[0042]技术方案
[0043]为了解决上述课题，达成本发明的目的，本发明的半导体装置具有以下的特征。在第一导电型的半导体基板的正面的表面层，选择性地形成有第二导电型的阱区。在上述阱区的内部以环状的平面形状形成第一导电型的第一区域。在上述阱区的内部的上述第一区域的内侧以环状的平面形状形成第二导电型的第二区域。在上述阱区的内部的、上述第一区域和上述第二区域之间形成第一导电型的降低表面电场区。形成高耐压分离构造，上述高耐压分离构造由上述半导体基板和上述降低表面电场区夹着上述阱区的双重降低表面电场构造构成。上述高耐压分离构造是由直线部分和与上述直线部分相连的有固定曲率的角部分构成。上述角部分的上述降低表面电场区，具有高浓度区和比上述高浓度区的扩散深度浅，杂质浓度低的低浓度区域。上述降低表面电场区的上述直线部分的单位面积的第一净总杂质量以及上述降低表面电场区的上述角部分的单位面积的第二净总杂质量均为
1.4X 112[/cm2]以下。上述阱区的第三净总杂质量为2.8X1012[/cm2]以下。从上述第三净总杂质量减去上述第一净总杂质量而得到的值以及由上述第三净总杂质量减去上述第二净总杂质量的而得到的值均为1.4X1012[/cm2]以下。上述第一净总杂质量比上述第二净总杂质量少。
[0044]另外，本发明的半导体装置可以是，在上述发明中，还具备第一导电型的分离区，其以包围上述阱区的方式，以比从上述半导体基板的正面起算等于或者大于上述阱区的深度的深度形成在上述降低表面电场区的外侧。
[0045]另外，本发明的半导体装置可以是，在上述发明中，上述第一净总杂质量也比上述第二净总杂质量少的量为20%以下。
[0046]另外，本发明的半导体装置可以是，在上述发明中，上述半导体基板还与上述降低表面电场区电连接。
[0047]另外，本发明的半导体装置可以是，在上述发明中，上述高浓度区和上述低浓度区构成为相互接触并交替地重复配置。
[0048]另外，为了解决上述课题，达成本发明的目的，本发明的半导体装置的制造方法为上述半导体装置的制造方法，具有以下特征。首先，进行在上述半导体基板上通过第二导电型的杂质的离子注入和热处理形成上述阱区的第一工序。接着，进行在上述高耐压分离构造的上述直线部分和上述角部分通过第一电型杂质的离子注入和热处理形成上述降低表面电场区的第二工序。在上述第二工序中，用掩模来部分地遮蔽上述角部分，使进入上述半导体基板内的上述第一导电型杂质的离子注入量比进入上述直线部分的上述半导体基板内的上述第一导电型杂质的离子注入量少。
[0049]另外，本发明的半导体装置的制造方法可以是，在上述发明中，在上述第二工序中，通过上述掩模遮蔽从上述直线部分的耐压为最大的注入剂量减去上述角部分的耐压为最大的注入剂量而得到的注入剂量的上述第一导电型杂质，减少进入上述半导体基板内的上述第一导电型杂质的离子注入量。
[0050]另外，本发明的半导体装置的制造方法可以是，在上述发明中，在上述第二工序中，以使与上述直线部分的预先求得的上述降低表面电场区相对的注入剂量的耐压曲线的最大耐压和与上述角部分的预先求得的上述降低表面电场区的注入剂量相对的耐压曲线的最大耐压一致的方式，调整上述掩模的遮蔽率，调整上述降低表面电场区的净总杂质量。
[0051]发明效果
[0052]根据本发明的半导体装置以及半导体装置的制造方法，达到能够提供元件耐压高的半导体装置的效果。另外，根据本发明的半导体装置以及半导体装置的制造方法，通过向直线部分和角部分同时进行离子注入和热处理，从而与向直线部分和角部分分别分开进行离子注入的情况相比，达到能够减少工序的偏差，并减小元件耐压降低的效果。

【专利附图】

【附图说明】
[0053]图1为表示本发明的第一实施方式的半导体装置100的构成的主要部分的俯视图。
[0054]图2为表示本发明的第一实施方式的半导体装置100的构成的主要部分的截面图。
[0055]图3为表示在本发明第一实施方式的半导体装置100的高耐压分离构造14中，耐压和降低表面电场区3的离子注入时的注入剂量之间的关系的特性图。
[0056]图4为基于图3,表不用于形成角部分16的降低表面电场区3的ρ型杂质的遮蔽率和半导体装置的耐压之间的关系的特性图。
[0057]图5为按照工序顺序表示本发明的第二实施方式的半导体装置的制造方法的主要部分制造工序的截面图。
[0058]图6为接着图5，按照工序顺序表示本发明的第二实施方式的半导体装置的制造方法的主要部分制造工序的截面图。
[0059]图7为接着图6，按照工序顺序表示本发明的第二实施方式的半导体装置的制造方法的主要部分制造工序的截面图。
[0060]图8为接着图7，按照工序顺序表示本发明的第二实施方式的半导体装置的制造方法的主要部分制造工序的截面图。
[0061]图9为接着图8，按照工序顺序表示本发明的第二实施方式的半导体装置的制造方法的主要部分制造工序的截面图。
[0062]图10为接着图9，按照工序顺序表示本发明的第二实施方式的半导体装置的制造方法中主要部分制造工序的截面图。
[0063]图11为接着图10，按照工序顺序表示本发明的第二实施方式的半导体装置的制造方法中主要部分制造工序的截面图。
[0064]图12为图5的离子注入时使用的抗蚀剂掩模17的俯视图。
[0065]图13为具有双重降低表面电场构造的高耐压分离构造的半导体装置的示意截面图。
[0066]图14为表示具备具有以往的双重降低表面电场构造的高耐压分离构造64的半导体装置500的构成的说明图。
[0067]图15为表不在图14的半导体装置500中，分别关于直线部分65和角部分66对P型扩散层53的离子注入时的注入剂量和耐压之间的关系进行了模拟的结果的特性图。
[0068]图16为说明用语的解说图。
[0069]图17为构成变换器电路的IGBT的栅极驱动电路图。
[0070]符号说明
[0071]I P型硅基板
[0072]2 η型阱区
[0073]3 P型降低表面电场区
[0074]3a 降低表面电场区的底面
[0075]3d 降低表面电场区的扩散深度深的部位
[0076]3e 降低表面电场区的扩散深度浅的部位
[0077]4 ρ型扩散层
[0078]5 LOCOS
[0079]6 高浓度η型区
[0080]7高浓度ρ型区
[0081]8 层间绝缘膜
[0082]9 电极(高电位侧)
[0083]10 电极(低电位侧)
[0084]Ila场板(高电位侧)
[0085]Ilb场板(低电位侧)
[0086]12 高电位区
[0087]13 低电位区
[0088]14 高耐压分离构造
[0089]15 直线部分
[0090]16 角部分
[0091]17,20,21 抗蚀剂掩模
[0092]17a抗蚀剂掩模的点状的掩模部
[0093]17b抗蚀剂掩模的细带状的掩模部
[0094]18 遮蔽部分
[0095]19 非遮蔽部分
[0096]31直线部分15的预先求得的耐压曲线
[0097]32由遮蔽掩模移动角部分16的预先求得的耐压曲线而得的耐压曲线
[0098]32b角部分16的预先求得的耐压曲线
[0099]100半导体装置

【具体实施方式】
[0100]以下参照附图，对本发明的半导体装置和半导体装置的制造方法的优选的实施方式进行详细地说明。在此，在以下的实施方式的说明以及附图中，针对同样的构成使用同一符号，省略重复说明。
[0101](第一实施方式)
[0102]图1为表示本发明的第一实施方式的半导体装置100的构成的主要部分的俯视图。图2为表示本发明的第一实施方式的半导体装置100的构成的主要部分的截面图。图2(a)是图1沿A-A线截断的高耐压分离构造14的直线部分15的主要部分截面图，图2 (b)是沿图1的B-B线截断的高耐压分离构造14的角部分16的主要部分截面图。图2(c)是表示图1沿A-A线截断的高耐压分离构造14的直线部分15的另一例的主要部分截面图。
[0103]以下说明的高耐压分离构造14是在集成电路等中分离低电位区13和高电位区12的耐压构造。在这里，高电位区12是指从高压电源施加电压的高电位侧的区域，低电位区13是指从比高压电源低的低压电源施加电压的低电位侧的区域。
[0104]图17为构成变换器电路的IGBT的栅极驱动电路图。图17是构成连接在COM电位和高压电源Vdc之间的变换器电路的IGBT的栅极驱动电路图，示出将图1的半导体装置100作为高耐压IC(HVIC)的一部分而应用的例。高耐压IC具备高端驱动电路、电平转换器以及低端驱动电路。其中，高端驱动电路根据以作为上侧臂的IGBT201的低电位侧的主端子的发射电位(Vs)为基准的低压电源Vb而工作；电平转换器从未图示的控制电路将信号传达到高端驱动电路；低端驱动电路接收来自未图示的控制电路的信号而驱动下侧臂IGBT202，并且根据以作为下侧臂的IGBT202的低电位侧的主端子的发射电位(COM电位)为基准的低压电源Vcc而工作。在电平转换器连接有电平转换电阻，高耐压IC为通过用电平转换器控制流过该电平转换电阻的电流，从而将控制电路的信号传达到高端驱动电路的结构。
[0105]高电位区12是形成有高端驱动电路的区域，低电位区13是形成有低端驱动电路的区域。高电位区12根据以Vs为基准的电源而工作，在IGBT201为导通的状态下，Vs的电位成为高压电源Vdc，在高电位区12施加高电位。低电位区13被配置为在与高电位区12相同的硅基板I上包围高电位区12，并通过高耐压分离构造14与高电位区12电分离。
[0106]在图1中，高耐压分离构造14的平面形状为大致呈矩形的环形的一定宽度的带状，高耐压分离构造14包围高电位区12。高耐压分离构造14的平面形状的外形具备，直线部分15，和连接到该直线部分15端部的有固定曲率的曲线形状的四个角部分16。高耐压分离构造14的宽度大约为200 μ m，高耐压分离构造14的角部分16的曲率半径大约为80 μ m0
[0107]在图2中，在P型硅基板I的正面的表面层形成深度大约为10 μ m左右的η型阱区2。该阱区2的平面形状大致呈矩形，外形具有直线部分和向扩散方向凸出的角部分。阱区2从高电位区12延续至高耐压分离构造14而形成。在该阱区2的端部的基板正面的表面层，沿阱区2的平面形状的外周形成深度约为2 μ m的平面形状为环状的ρ型降低表面电场区3。该降低表面电场区3和硅基板I在降低表面电场区3的外周部，通过与阱区2的深度相同程度深的P型扩散层4 (分离区域)连接。据此，硅基板I和降低表面电场区3电连接。降低表面电场区3也可以不与扩散层4接触而分离形成。这种情况下，降低表面电场区3成为电位悬浮的区域。另外，扩散层4也可以像图2(c)那样形成得比较浅。在由高耐压分离构造14包围的η型阱区2的内侧，形成有作为η型阱区2的高电位区12。高耐压分离构造14的纵向(深度方向)的构成是从基板正面侧开始依次为P型降低表面电场区3、η型阱区2以及ρ型硅基板I的顺序重叠而成的三层构造的双重降低表面电场构造。
[0108]阱区2与施加有高电位的电极9通过高浓度η型区6 (接触区)电连接。高浓度η型区6在高耐压分离构造14的高电位区12侧形成。降低表面电场区3与施加有低电位的电极10通过高浓度ρ型区7 (接触区)电连接。高浓度ρ型区7在高耐压分离构造14的低电位区13侧形成。在此，当降低表面电场区3与扩散层4分开形成的情况下，高浓度ρ型区7在扩散层4的表面层形成。此外，电极9和电极10通过层间绝缘膜8而电绝缘。另夕卜，电极9和电极10在层间绝缘膜8上延伸，在高耐压分离构造14上分别与场板Ila和场板Ilb电连接。LOCOS (选择氧化膜)5在硅基板I的正面和层间绝缘膜8之间选择性地形成。
[0109]在图2(b)中，在高耐压分离构造14的角部分(以下仅称角部分)16的降低表面电场区3，杂质浓度高且扩散深度深的部位3d和杂质浓度低且扩散深度浅的部位3e交替配置。该两部位3d、3e在图2(b)中相连，其底面3a形成波浪形。两部位3d、3e也可以相互分离。另外，降低表面电场区3的单位面积的总杂质量以及降低表面电场区3的单位面积的净总杂质量，与高耐压分离构造14的直线部分15(以下仅称直线部分15)相比，在角部分16处变少。降低表面电场区3的单位面积的总杂质量以及降低表面电场区3的单位面积的净总杂质量，可以从图3所示的通过针对降低表面电场区3的注入剂量进行模拟而求得的耐压曲线32b的耐压成为最大时的降低表面电场区3的注入剂量得出。在此，降低表面电场区3的单位面积的总杂质量以及降低表面电场区3的单位面积的净总杂质量如上所述。
[0110]阱区2的单位面积的净总杂质量在直线部分15和角部分16的两方均为1.0X1012/cm2。降低表面电场区3的单位面积的净总杂质量在直线部分15为1.0X 112/cm2，在角部分16为0.9X1012/cm2。该各扩散层的单位面积的净总杂质量相当于各个扩散层的单位面积的总电荷量。另外，从扩散分布图算出的扩散层的单位面积的净总杂质量成为比扩散层的注入剂量小的值。这是因为根据离子注入后的热处理而扩散了的P型杂质和η型杂质相互补偿(compensate)而使该量减少。
[0111]降低表面电场区3的单位面积的净总杂质量(单位面积的总电荷量Qp)以及阱区2的单位面积的净总杂质量(单位面积的总电荷量Qn)均满足上述式(I)至式(3)所示的双重降低表面电场的条件，即，Qp含1.4 X 112 [/cm2]、Qn含2.8 X 112 [/cm2]、以及Qn-Qp ^ 1.4X 112 [/cm2]的范围。
[0112]图3为表示在与本发明第一实施方式的半导体装置100的高耐压分离构造14中，耐压和降低表面电场区3的离子注入时的注入剂量之间的关系的特性图。阱区2的注入剂量为4.0X 1012/cm2。耐压曲线31是通过针对直线部分15的降低表面电场区3的注入剂量的进行模拟而求得的耐压曲线，耐压曲线32b是通过针对不使用掩模遮蔽降低表面电场区3的注入剂量时的角部分16的降低表面电场区3的注入剂量进行模拟而求得的耐压曲线。耐压曲线32是对于使用掩模对降低表面电场区3的注入剂量遮蔽了 10%时的角部分16的降低表面电场区3的注入剂量的耐压曲线，是从耐压曲线32b求得的耐压曲线。图3的耐压曲线31、32b是预先进行模拟而求得的特性图。当然，这里的耐压曲线31、32b也可以通过实验而求得。
[0113]在直线部分15，用于形成降低表面电场区3的ρ型杂质全部被注入到硅基板I内。因此，直线部分15的降低表面电场区3的注入剂量与降低表面电场区3的单位面积的总杂质量一致。另一方面，在角部分16，因为用于形成降低表面电场区3的ρ型杂质被掩模遮蔽10%，所以注入到硅基板I的单位面积的ρ型总杂质量减少10%。因此，降低表面电场区3的单位面积的总杂质量也比角部分16的降低表面电场区3的注入剂量减少10%。如此，降低表面电场区3的单位面积的总杂质量减少10%意味着降低表面电场区3的净总杂质量(参照图16)也减少10%。
[0114]通过将降低表面电场区3的注入剂量在直线部分15和角部分16均设定为
5.5X1012/cm2，从而使直线部分15的最高耐压为2000V，角部分16的最高耐压为1900V。因为元件耐压根据角部分16的最高耐压而被限制为1900V，比以往构造的最高耐压1700V高。然而，由于角部分16的实际注入剂量被掩模遮蔽，因此减少5.5X 11Vcm2的10%。
[0115]另外，当工序偏差在±10%的情况下，直线部分15的最低耐压为1700V，角部分16的最低耐压为1600V。因此，元件耐压根据角部分16的最低耐压而被限制为1600V。该1600V的电压比以往构造的最低电压的1400V高。这意味着与以往构造相比可以将元件耐压的降低抑制得较小。
[0116]另外，当设定降低表面电场区3的注入剂量为5.5X 11Vcm2时，在直线部分15注入到硅基板I的P型杂质的单位面积的总杂质量与降低表面电场区3的注入剂量相同，成为5.5X1012/cm2。另一方面，注入到角部分16的硅基板I的P型杂质被掩模遮蔽10%。因此，在角部分16，降低表面电场区3的单位面积的总杂质量从降低表面电场区3的注入剂量减少10%，成为4.95X1012/cm2。因此，角部分16的降低表面电场区3的单位面积的净总杂质量也如前所述地减少10%。
[0117]根据以上所述，通过用掩模遮蔽角部分16的10%，使在角部分16的注入到硅基板I内的离子注入量(单位面积的总杂质量)减少10%，从而当以5.5 X 11Vcm2的注入剂量进行了离子注入时，达到直线部分15耐压曲线31的峰值，且达到角部分16耐压曲线32的峰值。换言之，通过将成为不用掩模遮蔽时的角部分16的耐压曲线32b的峰值的降低表面电场区3的注入剂量用掩模遮蔽，从而能够使角部分16的耐压曲线32的峰值向大于降低表面电场区3的注入剂量10%的方向移动。其结果为，能够使成为直线部分15的耐压曲线31的峰值的注入剂量与成为角部分16的耐压曲线32的峰值的注入剂量一致。
[0118]根据以上所述，对本发明的要点进行说明。预先通过模拟而求得成为在角部分16的耐压曲线32的峰值的注入剂量和成为在直线部分15的耐压曲线31的峰值的注入剂量。接着，在离子注入时用掩模部分地遮蔽角部分16。当成为在直线部分15的耐压曲线31的峰值的注入剂量通过离子注入注入到硅基板I时，调整上述掩模的遮蔽率，以使注入到角部分16的硅基板I的离子注入量成为上述的在角部分16的耐压曲线32的峰值的注入剂量。据此，可以使成为在角部分16的耐压曲线32的峰值的注入剂量与成为在直线部分15的耐压曲线31的峰值的注入剂量一致。
[0119]其结果为，如前所述，可以使元件耐压上升至角部分16的耐压曲线32的大致峰值，使由工序偏差而导致的降低了的元件耐压上升到由角部分16的耐压曲线32决定的最低耐压。据此，与以往的双重降低表面电场构造相比，可提高元件耐压，使由工序偏差而导致的元件耐压的降低比以往的双重降低表面电场构造中的元件耐压的降低减小。
[0120]另外，由图3可知，在降低表面电场区3的整个注入剂量的范围中，因为直线部分15的耐压曲线31超过角部分16的耐压曲线32，所以在本实施方式中，元件耐压由角部分16的耐压曲线32决定。
[0121]在图3中，对于将注入到角部分16的硅基板I内ρ型杂质的遮蔽率设为10%的情况进行了说明，但本发明即使在对遮蔽率进行各种变更的情况下，相比以往构造也可以提高半导体装置100的耐压(元件耐压)。如前所述，在形成降低表面电场区3的角部分16时，不用掩模遮蔽而进行P型杂质的离子注入的情况的耐压成为耐压曲线32b。通过用掩模将用于形成角部分16的降低表面电场区3的ρ型杂质遮蔽10%，从而使耐压曲线32b向耐压曲线32移动。例如，推测若渐渐提高用掩模遮蔽用于形成角部分16的降低表面电场区3的ρ型杂质的量，则耐压曲线32b会逐渐向耐压曲线32的位置移动。基于这样的见解，在图4中示出用于形成角部分16的降低表面电场区3的ρ型杂质的遮蔽率和半导体装置100的耐压之间的关系。图4为基于图3表示用于形成角部分16的降低表面电场区3的P型杂质的遮蔽率和半导体装置100的耐压之间的关系的特性图。图4中的“耐压”是指以使降低表面电场区3的注入剂量相对于设定值在±10%的范围偏离的耐压的最小值成为最大的方式对注入剂量进行了设定的情况下的耐压。另外，“最低耐压”为降低表面电场区3的注入剂量相对于设定值在±10%的范围以内偏离时的耐压的最小值。根据该图，在与直线部分15相比减少20%以内的情况下，半导体装置100的耐压比以往上升。因此，当角部分16的降低表面电场区3的净总杂质量比直线部分15的降低表面电场区3的净总杂质量少的量(角部分掩模遮蔽率)在20%以下的情况下，相比以往可以提高耐压。以往是指角部分掩模遮蔽率为零的情况。
[0122]另外，优选使角部分掩模遮蔽率在7%到13%范围内。
[0123](第二实施方式)
[0124]接着，在第二实施方式的半导体装置的制造方法中，以制造图1、图2的半导体装置100为例进行说明。图5至图11为以工序顺序表示本发明的第二实施方式的半导体装置的制造方法中主要部分制造工序的截面图。图5(a)至图5(c)中所示的截面图是表示直线部分15和角部分16的断面图，两者相同。另外，在图6至图11中，接在表不分图的英文字母(d、e、f、…)后面的“-1”的分图是直线部分15的截面图。“_2”的分图是角部分16的截面图。图5至图11为构成半导体装置的双重降低表面电场构造的高耐压分离构造14的制造工序。
[0125]首先，形成抗蚀剂掩模20，该抗蚀剂掩模20用于在电阻率为400 Ω cm的ρ型硅基板I的正面形成η型阱区2。然后，以抗蚀剂掩模20作为掩模，从硅基板I的正面，以加速能量为50keV，注入剂量为4.0 X 11Vcm2的条件注入P (磷)离子(图5 (a))。
[0126]接着，去除抗蚀剂掩模20之后，形成抗蚀剂掩模21，该抗蚀剂掩模21用于在硅基板I的正面形成P型扩散层4。然后，以抗蚀剂掩模21作为掩模，从硅基板I的正面，以加速能量为150keV，注入剂量为3.0 X 11Vcm2的条件注入B (硼)离子(图5 (b))。
[0127]接着，去除抗蚀剂掩模21之后，在处理温度1200°C下进行处理时间为300分钟的热扩散，而形成阱区2和扩散层4 (图5 (c))。接下来，形成抗蚀剂掩模17 (角部分16上的遮蔽率10% )，该抗蚀剂掩模17用于形成降低表面电场区3。然后，以抗蚀剂掩模17作为掩模，从硅基板I的正面，以加速能量为50keV，注入剂量为5.5 X 11Vcm2的条件注入B离子。这时，在进入到直线部分15的硅基板I内的B离子的单位面积的杂质量为5.5X 112/cm2的情况下，在角部分16，由于根据抗蚀剂掩模17而比直线部分15多遮蔽10%，因此，实质上注入到硅基板I内的B离子的单位面积的杂质量成为4.95X 11Vcm2(图6(d_l)、图6(d-2))。
[0128]图12为图5的离子注入时使用的抗蚀剂掩模17的俯视图。图12(a)为具有在角部分16形成圆形点状的掩模部17a的遮蔽图案的抗蚀剂掩模17的平面图。图12(b)为具有在角部分16形成弯曲的细带状的掩模部17b的遮蔽图案的抗蚀剂掩模17的平面图。在此，也可以将图12(a)的圆形点状的掩模部17a替换为三角形和/或四角形、多角形的点状的掩模部。另外，也可以将图12(b)的弯曲的细带状的掩模部17b设为放射状直线的带状的掩模部。
[0129]如此，在用于形成降低表面电场区3的离子注入中使用的如图12所示的抗蚀剂掩模17，该抗蚀剂掩模17覆盖角部分16的阱区2的遮蔽部分的面密度比覆盖直线部分15的阱区2的遮蔽部分的面密度高。这里，在以非遮蔽部分19相对于角部分16的蚀剂掩模17的遮蔽部分18的比例作为遮蔽率的情况下，在直线部分15的遮蔽率为0% (不遮蔽)，在角部分16的遮蔽率为10%。无论是在角部分16在10%的基础上增加还是减少遮蔽率，在直线部分15和角部分16的最佳条件(耐压曲线的峰值)都变得不一致。因此，优选抗蚀剂掩模17的遮蔽率为10%左右。
[0130]接着，去除抗蚀剂掩模17之后，在处理温度约为1150°C下进行处理时间约为240分钟的热扩散，形成降低表面电场区3(图7(e-l)、图7(e-2))。如上所述，角部分16的阱区2以预定的遮蔽图案被掩模部17a、17b覆盖，因此在角部分16的阱区2选择性地生成未注入B离子的部分。因此，在角部分16的降低表面电场区3，形成杂质浓度高且扩散深度深的部位3d和杂质浓度低且扩散深度浅的部位3e。接下来，通过LPCVD (Low PressureChemical Vapor Deposit1n:低压化学气相沉积)法在形成氮化娃膜之后,在讲区2和降低表面电场区3上留下一部分氮化硅膜进行蚀刻。接下来，在处理温度为1000°C的氧气环境中进行热处理，形成LOCOS (选择氧化膜)5 (图8 (f-Ι)、图8 (f-2))。
[0131]接着，在加速能量为30keV，注入剂量为3.0X 11Vcm2的条件下将As(砷)离子注入到阱区2上的活性区，形成用于获得与阱区2的接触的高浓度η型区6。接下来，在加速能量为30keV，注入剂量为3.0X 11Vcm2的条件下将BF2 (氟化硼)离子注入到降低表面电场区3上的活性区，形成用于获得与降低表面电场区3的接触的高浓度ρ型区7 (图9(g-l)、图 9(g-2))。
[0132]接着，在硅基板I的正面形成层间绝缘膜8之后，进行热处理，并进行As离子和BF2离子的活性化(图10(h-l)、图10 (h-2)) ο接下来,通过RIE (Reactive 1n Etching:反应离子刻蚀)选择性地去除层间绝缘膜8，在高浓度η型区6以及高浓度ρ型区7上形成接触孔之后，通过溅射法在层间绝缘膜8上以埋入接触孔内部的方式形成铝膜。然后，进行铝膜的蚀刻，通过形成电极9、电极10、场板I Ia和场板I Ib (图11 (i_l)、图11 (i_2))，从而完成半导体装置100。
[0133]如上述说明，根据各实施方式，当进行用于形成降低表面电场区3的离子注入时，通过具有以预定的隔断图案配置的掩模部17a、17b的抗蚀剂掩模17选择性地遮蔽角部分16，形成角部分16的降低表面电场区3的单位面积的总杂质量比直线部分15的降低表面电场区3的单位面积的总杂质量少的高耐压分离构造14。另外，可以使成为角部分16的最佳条件的降低表面电场区3的注入剂量与成为直线部分15的最佳条件的降低表面电场区3的注入剂量相配合。其结果为，使角部分16的降低表面电场区3的注入剂量与直线部分15的降低表面电场区3的注入剂量相同，与以往的耐压构造相比可以实现高耐压。
[0134]另外，根据各实施方式，通过抗蚀剂掩模17调节遮蔽率，以使角部分16的耐压曲线32全部落入直线部分15的耐压曲线31的内侧，与以往的耐压构造相比可以实现高耐压。
[0135]另外，在各个实施方式中，如前所述，离子注入时使用遮蔽掩模(抗蚀剂掩模17)，使基板正面侧的扩散层(降低表面电场区3)的单位面积的净总杂质量在角部分16比在直线部分15少。这些直线部分15和角部分16的扩散层的净总杂质量都满足预定的降低表面电场条件，并且在使用上述的遮蔽掩模对直线部分15和角部分16同时进行离子注入和热处理。即使在如此对直线部分15和角部分16同时进行离子注入的情况下，通过使用遮蔽掩模，也可以使扩散层的净总杂质量分别配合，以使在直线部分15和角部分16成为预先求得的各自的耐压曲线31、32b的最大值(31a、32c)(使不用掩模遮蔽降低表面电场区3的注入剂量的情况下的角部分16的耐压曲线32b移动至在耐压曲线31的峰值所对应的降低表面电场区3的注入剂量下显示峰值的耐压曲线32)。使直线部分15和角部分16都为最大耐压，与以往的构造相比可以提高元件耐压。并且，通过对直线部分15和角部分16同时进行离子注入，与直线部分15和角部分16分别分开进行离子注入的情况相比，可以减少工序的偏差，减少元件耐压的降低。
[0136]以上，本发明以使用硅基板的情况为例进行了说明，但不仅限于此，也可以使用SiC基板和/或化合物半导体基板来代替硅基板。另外，在本发明中，半导体基板也可以为杂质浓度均匀而制造的半导体晶片和/或形成在半导体晶片上杂质浓度均一地形成的外延生长层的半导体基板。在形成了外延生长层的半导体基板的情况下，在杂质浓度均一地形成的外延生长层形成有阱区和降低表面电场区。另外，各实施方式中设第一导电型为P型，第二导电型为η型，但本发明设第一导电型为η型，第二导电型为ρ型也同样成立。
[0137]产业上的可利用性
[0138]如上，本发明的半导体装置和半导体装置的制造方法对具有双重降低表面电场构造的半导体装置有用。
【权利要求】
1.一种半导体装置，其特征在于，具备: 第二导电型的阱区，其选择性地形成于第一导电型的半导体基板正面的表面层； 第一导电型的第一区域，其以环状的平面形状形成在所述阱区的内部； 第二导电型的第二区域，其以环状的平面形状形成在所述阱区的内部的所述第一区域的内侧； 第一导电型的降低表面电场区，其形成在所述阱区的内部的所述第一区域和所述第二区域之间；和 高耐压分离构造，其由所述半导体基板和所述降低表面电场区夹着所述阱区的双重降低表面电场构造构成， 其中， 所述高耐压分离构造具有由直线部分和与所述直线部分相连的有固定曲率的角部分构成的平面形状， 所述角部分的所述降低表面电场区，具有高浓度区和比所述高浓度区的扩散深度浅，杂质浓度低的低浓度区， 所述降低表面电场区的所述直线部分的单位面积的第一净总杂质量以及所述降低表面电场区的所述角部分的单位面积的第二净总杂质量均为1.4X 112 [/cm2]以下， 所述阱区的第三净总杂质量为2.8 X 112 [/cm2]以下， 从所述第三净总杂质量减去所述第一净总杂质量而得到的值以及由所述第三净总杂质量减去所述第二净总杂质量而得到的值均为1.4X 112 [/cm2]以下， 所述第一净总杂质量比所述第二净总杂质量少。
2.根据权利要求1所述的半导体装置，其特征在于，还具备 第一导电型的分离区域，其，以包围所述阱区的方式，以从所述半导体基板的正面起算等于或者大于所述阱区的深度的深度形成在所述降低表面电场区的外侧。
3.根据权利要求1所述的半导体装置，其特征在于， 所述第一净总杂质量比所述第二净总杂质量少的量为20%以下。
4.根据权利要求1所述的半导体装置，其特征在于， 所述半导体基板与所述降低表面电场区电连接。
5.根据权利要求1至4任一项所述的半导体装置，其特征在于， 所述高浓度区和所述低浓度区相互接触并交替地重复配置。
6.一种半导体装置的制造方法，其特征在于， 是权利要求1所述的半导体装置的制造方法，包括: 在所述半导体基板上通过第二导电型的杂质的离子注入和热处理形成所述阱区的第一工序；和 在所述高耐压分离构造的所述直线部分和所述角部分通过第一电型杂质的离子注入和热处理形成所述降低表面电场区的第二工序， 其中， 在所述第二工序中，用掩模来部分地遮蔽所述角部分，而使进入所述半导体基板内的所述第一导电型杂质的离子注入量比进入所述直线部分的所述半导体基板内的所述第一导电型杂质的离子注入量少。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于， 在所述第二工序中，通过所述掩模遮蔽从所述直线部分的耐压为最大的注入剂量减去所述角部分的耐压为最大的注入剂量而得到的注入剂量的所述第一导电型杂质，而减少进入所述半导体基板内的所述第一导电型杂质的离子注入量。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于， 在所述第二工序中，以使与所述直线部分的预先求得的所述降低表面电场区的注入剂量相对的耐压曲线的最大耐压和与所述角部分的预先求得的所述降低表面电场区的注入剂量相对的耐压曲线的最大耐压一致的方式，调整所述掩模的遮蔽率，而调整所述降低表面电场区的净总杂质量。
【文档编号】H01L27/08GK104205335SQ201380012122
【公开日】2014年12月10日 申请日期:2013年4月11日 优先权日:2012年5月28日
【发明者】上西显宽, 山路将晴 申请人:富士电机株式会社