碳化硅半导体器件的制作方法

碳化硅半导体器件的制作方法
【专利摘要】一种碳化硅半导体器件(1)包括碳化硅衬底(10)和接触电极(16)。碳化硅衬底(10)包括n型区(14)和与n型区(14)接触的p型区(18)。接触电极(16)与碳化硅衬底(10)接触。接触电极(16)包括包含TiSi的第一区域(5)和包含Al的第二区域(3)。第一区域(5)包括与n型区(14)接触的n接触区(5a)和与p型区(18)接触的p接触区(5b)。第二区域(3)被形成为与p型区(18)和n型区(14)接触，并且围绕p接触区(5b)和n接触区(5a)。因此，可以提供一种碳化硅半导体器件，该碳化硅半导体器件包括允许与碳化硅衬底中形成的p型杂质区和n型杂质区二者形成欧姆接触的电极。
【专利说明】碳化硅半导体器件

【技术领域】
[0001] 本发明涉及碳化硅半导体器件，更具体地，涉及具有与碳化硅衬底接触的接触电 极的碳化娃半导体器件。

【背景技术】
[ω02]近年来，碳化硅衬底正用于制造半导体器件。碳化硅的带隙大于硅的带隙。因此， 采用碳化硅衬底的半导体器件有利地具有高击穿电压、低导通（ON)电阻和高温环境下的 性质劣化减少。
[0003]作为形成用于碳化硅的欧姆电极的方法，包括Ni或A1的金属材料气相沉积在以 高浓度掺杂的杂质区上。然后，金属材料经受大致l〇〇(TC温度下的快速热处理以形成反应 层。因此，在反应层和碳化硅之间建立欧姆接触（参见非专利文献1)。
[0004] 引用列表
[0005] 非专利文献
[0006][非专利文献 l]Hiroyuki Matsunami 等人，"Semiconductor SiC Technology and Application(Second Version)"（《半导体 SiC 技术和应用》（第二版）），Nikkan Kogyo Shimbunsha，2〇ll 年 9 月 3〇 日，第 298 至 309 页


【发明内容】

[0007] 技术问题
[000S]尽管Ni允许与形成在碳化硅衬底中的η型杂质区形成欧姆接触，但Ni表现出对 于形成在碳化硅衬底中的p型杂质区的高接触电阻。相比之下，A1允许与形成在碳化硅衬 底中的P型杂质区形成欧姆接触，同时表现出与形成在碳化硅衬底中的η型杂质区的高接 触电阻。因此，实现碳化硅衬底中形成的ρ型杂质区和 η型杂质区二者的欧姆接触是极其 困难的。
[0009]本发明的目的是提供一种碳化硅半导体器件,该碳化硅半导体器件具有能够与碳 化硅衬底中形成的ρ型杂质区和η型杂质区二者形成欧姆接触的电极。
[0010] 问题的解决方案
[0011] 根据本发明的一种碳化硅半导体器件包括碳化硅衬底和接触电极。碳化硅衬底包 括η型区和与η型区接触的Ρ型区。接触电极与碳化硅衬底形成接触。接触电极包括包含 TiSi的第一区域和包含Α1的第二区域。第一区域包括与η型区接触的η接触区和与ρ型 区接触的Ρ接触区。第二区域被形成为与ρ型区和η型区接触，并且围绕ρ接触区和η接 触区。
[0012] 如本文使用的，TiSi是指具有Ti-Si键的化合物，包括其中Ti和Si组分比不是 1:1的那些化合物。
[0013] 根据本发明的碳化硅半导体器件，允许在包含TiSi的第一区域和η型区，以及包 含Α1的第二区域和ρ型区中形成欧姆接触。结果，可以针对η型区和ρ型区二者建立欧姆 --------------- JA 接触。
[0014]优选地，在以上碳化硅半导体器件中，接触电极包括碳原子的数量大于硅原子的 数量的区域。 ~
[0015]因此，相比于不包括碳原子的数量大于硅原子的数量的区域的接触电极，可以实 现低接触电阻。
[0016]优选地，在以上的碳化硅半导体器件中，第二区域被形成为覆盖p接触区和n接触 区。因此，第二区域面对保护电极的面积增大，从而允许改进与保护电极的粘附。
[0017]优选地，在以上的碳化硅半导体器件中，当在接触电极中Ti原子的数量是x， A1s 子的数量是y并且Si原子的数量是z时，x、y和z中的两个任意原子数量之比大于或等于 1/3并且小于或等于3。因此，可以针对 n型区和p型区二者实现有利的欧姆接触。
[0018]优选地，在以上的碳化硅半导体器件中，ρ接触区和η接触区中的每个在与碳化硅 衬底的主表面平行的方向上的宽度小于或等于50〇nm。因此，可以针对η型区和ρ型区二者 实现有利的欧姆接触。
[0019]优选地，在以上的碳化娃半导体器件中，接触电极还包括包含Tie的第三区域。如 本文中使用的，Tie是指具有Ti-C键的化合物，并且包括其中Ti和c的组分比不是hi的 化合物。因此，可以实现与η型区和ρ型区二者形成有利的欧姆接触。
[0020] 本发明的有益效果
[0021]根据以上内容清楚的是，本发明可以提供一种碳化硅半导体器件，该碳化硅半导 体器件具有能够与碳化硅衬底中形成的ρ型杂质区和η型杂质区二者形成欧姆接触的电 极。

【专利附图】

【附图说明】
[0022]图1是示意性表示根据本发明的实施例的碳化硅半导体器件的构造的截面图。 [0023] 图2是图1的区域R的放大截面图。
[0024]图3是图1的区域R的放大平面图。
[0025] 图4是图1的区域R的放大截面图。
[0026]图5是图1的区域R的放大截面图。
[0027]图6是示意性表示根据本发明的实施例的用于制造碳化硅半导体器件的方法的 流程图。
[0028]图7是示意性表示根据本发明的实施例的用于制造碳化硅半导体器件的方法中 的第一步骤的截面图。
[0029]图8是示意性表示根据本发明的实施例的用于制造碳化硅半导体器件的方法中 的第二步骤的截面图。
[0030]图9是示意性表示根据本发明的实施例的用于制造碳化硅半导体器件的方法中 的第三步骤的截面图。
[0031]图1〇是不意性表示根据本发明的实施例的用于制造碳化桂半导体器件的方法中 的第四步骤的截面图。
[0032]图11是不意性表示根据本发明的实施例的用于制造碳化鞋半导体器件的方法中 的第五步骤的截面图。
[0033]图12是表示根据本发明的实施例的碳化硅半导体器件的接触电极中的原子浓度 的示图。

【具体实施方式】
[0034]下文中，将参照附图描述本发明的实施例。在附图中，为相同或对应的元件赋予相 同的参考符号，将不重复对其的描述。
[0035]首先，将描述根据本发明的实施例的作为碳化娃半导体器件的MOSFET 1 (金属氧 化物半导体场效应晶体管）的构造。
[0036] 参照图1，M0SFET 1包括碳化硅衬底10。碳化硅衬底10包括n+衬底n、n-Sic层 12、p本体13、n+源极区14和p+区18。
[0037] n+衬底11是由碳化硅（SiC)形成的η导电类型的衬底。n+衬底η包括高浓度的 η型杂质（η导电类型的杂质），例如，N(氮）。
[0038] rTSiC层12是由SiC形成的η导电类型的半导体层。形成在η+衬底η 的一个主表面11Α上，达例如大致10 μ m的厚度。n-SiC层12中的η型杂质是例如Ν(氮） 并且表现出的浓度低于η+衬底11中的η型杂质的浓度，例如，表现出 5x1015cm3的浓度。 [0039] -对p本体I3具有p型导电类型。构成一对的P本体13中的每个与另一个分开 形成以包括第二主表面12B(衬底表面），第二主表面12B是第一主表面12A相反侧的主表 面，第一主表面12A是rTSiC层12中的n +衬底11侧的主表面。p本体13中的p型杂质是 A1 (错）、B(硼）等。p型杂质表现出的浓度低于n+衬底11中包括的η型杂质的浓度，例 如，表现出1X 1017cm 3的浓度。
[0040] n+源极区14是具有η型导电类型的η型区。n+源极区14形成在构成一对的p本 体I3中的每个中以包括第二主表面12B并且围绕p本体I3。n+源极区14包括例如P (磷） 的η型杂质，其浓度高于iTSiC层12中的η型杂质的浓度，例如，浓度为1X102W 3。
[0041] P+区18是具有p型导电类型的p型区。p+区18被形成为当从构成一对的p本体 I3中的一个中形成的n+源极区14观察时，在另一个p本体13中形成的n+源极区14的相 反侧包括第二主表面12B。p +区18包括例如A1、B等p型杂质，其浓度高于p本体13中包 括的P型杂质的浓度，例如，浓度为lX102°cnf 3。
[0042] M0SFET 1包括作为栅极绝缘膜的栅极氧化物膜15 (绝缘膜）、栅电极17、一对接触 电极16 (源极接触电极）、保护电极19、漏电极20和钝化膜21。
[0043] 栅极氧化物膜15形成为与rTSiC层I2的第二主表面12B接触并且在该第二主表 面12B上，以从一个n+源极区14的顶表面延伸到另一个n+源极区14的顶表面。栅极氧 化物膜15优选地包括至少氧化硅膜和氮化硅膜中的任一个并且例如由二氧化硅（Si〇 2)形 成。
[0044] 栅电极17被布置成与栅极氧化物膜15接触，以在一个n+源极区丨4和另一个n+ 源极区14上从该一个n+源极区14延伸到该另一个n+源极区14。栅电极17由诸如多晶 桂、A1等导体形成。
[0045] 接触电极16被布置成从构成一对的n+源极区14中的每个上方在离开栅极氧化 物膜I5的方向上延伸远至p+区18上方，并且与第二主表面12B接触。此后，将描述接触 电极16的构造的细节。
[0046] 保护电极19被形成为与接触电极I6接触，由诸如A1的导体制成。保护电极19 经由接触电极I6与n+源极区14电连接。保护电极I9和接触电极16构成源电极22。
[0047] 漏电极2〇被形成为与另一个主表面11B接触，主表面11B是在一个主表面ha相 反侧处的主表面，该主表面11A是在n+衬底11处形成n-SiC层12的一侧处的主表面。漏电 极 2〇可以例如具有与以上阐述的接触电极16的结构类似的结构，或者可以由诸如Ni (镍） 的允许与n+衬底11形成欧姆接触的另一种材料形成。因此，漏电极20与n+衬底11电连 接。
[0048] 钝化膜21被形成为越过栅电极17上面，从一个保护电极19上方延伸到另一个保 护电极19上方。钝化膜21由例如Si02形成，用于将保护电极ig和栅电极17与外部绝缘， 保护 M0SFET 1。
[0049] 将参照图2至图5描述图1中的M0SFET 1的区域R的构造。
[0050]参照图2,区域R包括n+源极区14、p+区18和接触电极16。p+区18与n+源极区 14形成接触。接触电极16包括包含TiSi的第一区域5和包含A1的第二区域3。第一区 域5包括在主表面14A处与n+源极区14接触的η接触区5a和在主表面18A处与p+区18 接触的P接触区5b。第二区域 3被形成为接触n+源极区14和P+区18,并且围绕p接触区 5b和η接触区5a。
[0051]第二区域3可以包括具有A1-0键的化合物。另外，接触电极16可以包含碳。第 一区域5和第二区域3也可以包含碳。
[0052]如图2中所示，第二区域3可以被形成为具有比第一区域5的厚度大的厚度，并且 覆盖第一区域5。例如，p接触区5b在p+区18的主表面18A上布置成岛。例如，n接触区 5a在η+源极区14的主表面14Α上布置成岛。ρ接触区5b和η接触区5a中的每个的宽度 W，具体地，P接触区 5b和η接触区5a在与碳化硅衬底1〇的第二主表面12B平行的方向上 的宽度。优选地，宽度W大于或等于l〇 nm并且小于或等于100nm，更优选地大于或等于3〇nm 并且小于或等于60nm。n+源极区14和p+区18的宽度分别是大致3. 2 μ m和大致1. 8 μ m。 接触电极16的厚度T是例如大致i〇〇nm。图2是沿着图3的II-II线截取的截面图。 [00 53] 一图3是从附图页上方（箭头X的方向）观察的图2中示出的区域的平面图。如图 3中所示，多个η接触区5a以斑点状方式布置在 η+源极区14的主表面14Α上。另外，多个 Ρ接触区5b以斑点状方式布置在 ρ+区18的主表面18Α上。η+源极区14在边界 2处与ρ+ 区IS形成接触。第一区域5可以在边界2处具有与η+源极区14和ρ+区18二者都接触的 第一 ρη接触区以。另外，接触电极w可以包括包含TiC的第三区域6。在平面图上看，例 如，P接触区 5b、η接触区5a、第一 pn接触区&和第三区域6具有大体圆形的形状。
[0054]参照图4,第一区域5的高度可以大于第二区域3的高度。在这种情况下，第二区 域3的顶部被布置成从第一区域突出。在平面图上看，第二区域3被形成为围绕第一区域 5〇
[0055]参巧图5,多个第一区域5的高度可以互不相同。在多个第一区域5之中，一个第 一I域5的咼度可以大于第二区域3的高度，另一个第一区域5的高度可以小于第二区域 的高度。具体地，多个ρ接触区Sb可以包括比第二区域3高的ρ接触区讥和比第二区域 3低的^接触区5b。类似地，多个η接触区 5a可以包括比第二区域3高的n接触区5a和 比第二区域3低的 n接触区5a。在平面图上看，第二区域3被形成为围绕第一区域5。
[0056] 参照图12,下文中将描述接触电极16中的原子浓度分布。在图12中，左侧对应 于保护电极19侧（换句话讲，接触电极16的表面16A侧），而右侧对应于碳化硅衬底10 侧（换句话讲，接触电极的背面16B侧）。在用俄歇电子能谱分析构成接触电极16的原子 的浓度时，例如，在接触电极16的表面16A侧存在比Si(硅）和C(碳）更多的A1(铝）和 〇(氧）。然而，在接触电极16的背面16B侧，存在比A1和0更多的Si和C。
[0057] 优选地，在接触电极16的背面16B侧，存在C(碳）原子的数量比Si (硅）原子的 数量大的区域S。具有其中C(碳）原子的数量比Si (硅）原子的数量大的区域S的接触电 极16表现出的接触电阻低于没有其中c(碳）原子的数量比Si (硅）原子的数量大的区域 S的接触电极16。
[0058] 优选地，当Ti (钛）原子的数量是X，A1 (铝）原子的数量是y并且Si (硅）原子 的数量是z时，X、y和z中的两个任意原子数量之比大于或等于1/3并且小于或等于3。换 句话讲，具有较高计数的原子的数量除以具有较低计数的原子的数量小于或等于3,而具有 较低计数的原子的数量除以具有较高计数的原子的数量大于或等于1/3。例如，Ti原子的 数量大于或等于Si原子的数量的1/3倍并且小于或等于Si原子的数量的3倍，Si原子的 数量大于或等于A1原子的数量的1/3倍并且小于或等于A1原子的数量的3倍，A1原子的 数量大于或等于Ti原子的数量的1/3倍并且小于或等于Ti原子的数量的3倍。
[0059] 下文中，将描述M0SFET 1的操作。在向栅电极17施加小于或等于阈值的电压的 状态下，即，在截止（OFF)状态下，在位于栅极氧化物膜15正下方的p本体13和rTSiC层 12之间建立反向偏置，从而导致非导电状态。当向栅电极17施加正电压时，在沟道区13A 处形成反转层,沟道区13A是在与p本体13形成接触的栅极氧化物膜15附近的p本体13 的区域。结果,n+源极区14和n-SiC层12电连接，由此电流在源电极22和漏电极20之间 流动。
[0060] 下文中，将描述根据第一实施例的制造作为碳化硅半导体器件的M0SFET 1的方 法。
[0061] 参照图7和图8,通过衬底制备步骤S10制备碳化硅衬底1〇(图6)。
[0062] 具体地，通过在η+SiC衬底11上进行外延生长，在n+SiC衬底11的一个主表面11A 上形成n_SiC层12。可以通过采用SiH4 (硅烷）和C3H8(丙烷）的混合气体作为原材料气 体，实现外延生长。在这个阶段，引入例如N(氮）作为η型杂质。因此，可以形成包括浓度 低于n+SiC衬底11中存在的η型杂质的浓度的η型杂质的n-SiC层12。
[0063] 然后，例如，通过CVD(化学气相沉积）形成诸如Si02的氧化物膜。在将抗蚀剂施 用到氧化物膜上之后，执行曝光和显影，以在与P本体13的所需形状对应的区域处形成具 有开口的抗蚀剂膜。使用该抗蚀剂膜作为掩膜，例如，通过RIE(反应离子蚀刻）部分去除氧 化物膜，以在n-SiC层12上形成由具有开口的氧化物膜组成的掩膜层。然后，在去除抗蚀 剂膜后，使用掩膜层作为掩膜将诸如A1的p型杂质离子注入到 n-SiC层12中，以在n-SiC 层12中形成p本体13。
[0064] 然后，在去除被用作掩膜的上述氧化物膜后，形成在与n+源极区14的所需形状对 应的区域处具有开口的掩膜层。使用该掩膜层作为掩膜，通过向n SiC层12中的离子注入 引入诸如P(磷）的η型杂质，以形成n+源极区14。然后，形成在与p+区18的所需形状对 应的区域处具有开口的掩膜层。使用其作为掩膜，通过到iTSiC层12中的离子注入引入诸 如A1或B的p型杂质，以形成p+区18。
[0065]然后，执行热处理器，以致使激活通过离子注入引入的杂质。具体地，经受离子注 入的n-SiC层12在例如Ar (氩）的气氛中被加热至大致1700Γ，并且被保持大致30分钟。 因此，制备具有第二主表面12B的碳化硅衬底（图8)。
[0066] 参照图9,通过栅极绝缘膜形成步骤S20形成栅极氧化物膜15 (绝缘膜）（图6)。 具体地，形成有经受以上步骤以包括所需离子注入区域的rTSiC层12的n+衬底11被热氧 化。可以通过例如在大致1300?下的氧气气氛下加热实现热氧化，保持大致40分钟。因 此，在第二主表面12B上形成由二氧化硅（Si0 2)制成的热氧化膜15A(例如，具有大致50nm 的厚度）。
[0067] 在热氧化膜15A上施用抗蚀剂之后，执行曝光和显影，以形成具有与其中将要形 成接触电极16(参照图1)的区域对应的开口的抗蚀剂膜。然后，使用抗蚀剂膜作为掩膜，例 如，通过RIE部分去除热氧化膜。因此，形成部分覆盖第二主表面12B的栅极氧化物膜15。
[0068] 参照图10,执行接触电极形成步骤S30 (图6)。
[0069] 具体地，在n+源极区14和p+区18上形成具有顺序堆叠在碳化硅衬底1〇上的 Ti部分、A1部分和Si部分的金属层54。Ti部分、A1部分和Si部分的厚度分别是例如 250 A、遽〇 A和300 A。金属层54的厚度优选地小于或等于1 μ m,更优选地小于或等于 500nm，进一步优选地小于或等于lOOnm。较薄的金属层54有助于进行合金化。优选地，通 过溅射或气相沉积，形成金属层54。
[0070] 另外，金属层54可以具有Ti部分、A1部分和Si部分，这些部分采取在与碳化硅 衬底10的第二主表面12B平行的方向上排列的并置结构或排列成栅格的结构。此外，金属 层54可以是混合了 Ti部分、A1部分和Si部分的复合膜。
[0071] 然后，去除抗蚀剂膜，以去除（剥离）抗蚀剂膜上的金属层54,从而留下金属层54 与n+源极区14和p +区18接触的区域。
[0072] 参照图11，在形成金属层54之后，执行退火步骤。通过加热将金属层54合金化， 以形成与碳化硅衬底10欧姆接触的接触电极16。具体地，在诸如Ar的惰性气体气氛中，金 属层54和碳化硅衬底10被加热至高于或等于950?并且低于或等于1200?的温度，例如， 被加热至l〇〇〇°C，并且保持例如大于或等于30秒并且小于或等于300秒的时段。因此，金 属层54中包含的Ti和Si积聚成岛的形状，以形成包含TiSi的第一区域5。另外，A1扩散 以围绕第一层，形成包含A1的第二区域3。因此，得到接触电极16,接触电极16具有以斑点 状方式形成的包含TiSi的第一区域5和包含A1的第二区域3。为了形成具有这种构造的 接触电极16,优选地延长退火时间。例如，金属层54和碳化硅衬底10在高于或等于950°C 并且低于或等于1200°C的温度下（例如，KKKTC下）被加热，保持例如高于或等于120秒并 且低于或等于150秒的时段。
[0073] 然后，通过漏电极形成步骤S40(图6)，漏电极20形成在碳化硅衬底10的第二主 表面12B的相反面。例如，将Ni溅射到该相反侧的面上以形成Ni层。将Ni层退火，形成 漏电极20。可以采用以上阐述的金属层54替代这个Ni层。
[0074] 再参照图1，执行栅电极形成步骤S50(图6)，以形成栅电极17。在这个步骤中， 作为诸如多晶硅、A1等导体的栅电极17被形成为从一个n+源极区14上方延伸到另一个n+ 源极区14上方，并且与栅极氧化物膜15接触。在采用多晶硅作为栅电极材料的情况下，多 晶硅可以包括具有超过1 X 102°cm 3的高浓度的P (磷）。
[0075] 接下来，在保护电极形成步骤S60 (图6)中，形成保护电极19。通过气相沉积，例 如在接触电极16的表面16A上形成作为A1导体的保护电极19。因此，完成源电极22。 [0076] 在接下来的钝化膜形成步骤S70(图6)中，形成钝化膜21。在这个步骤中，例如， 诸如Si02的钝化膜21被形成为越过栅电极17,从一个保护电极19上方延伸到另一个保护 电极19上方。例如，可以通过CVD形成钝化膜21。因此，完成M0SFET 1。
[0077] 可以采用交换以上实施例中的η型和p型的构造。此外，描述是基于但不限于作 为本发明的碳化硅半导体器件示例的平面型M0SFET。例如，碳化硅半导体器件可以是沟槽 型MOSFET、IGBT(绝缘栅型双极性晶体管）等。
[0078] 下文中，将描述本实施例的功能效果。
[0079] 根据本实施例的M0SFET 1，使包含TiSi的η接触区5a与η+源极区14接触，而使 包含A1的第二区域3与p+区I8接触。因此，在包含TiSi的η接触区5a和n+源极区14 之间以及包含A1的第二区域3和p+区1S之间允许欧姆接触。结果，可以针对n+源极区14 和P+区18二者实现欧姆接触。
[0080] 根据本实施例的M0SFET 1，接触电极16包括其中碳原子的数量大于硅原子的数 量的区域。因此，相比于其中不存在碳原子的数量大于娃原子的数量的区域的接触电极，可 以实现低接触电阻。
[0081] 此外，根据本实施例的M0SFET 1，第二区域3被形成为覆盖p接触区5b和η接触 区5a。因此，第二区域3面对保护电极I9的面积变大，从而允许改进与保护电极 19的粘 附。
[0082]另外，根据本实施例的M0SFET 1，当在接触电极16中Ti原子的数量是χ，Α1原子 的数量是y并且Si原子的数量是ζ时，X、y和ζ中的两个任意原子数量之比大于或等于 1/3并且小于或等于3。因此，可以针对 n型区和p型区实现有利的欧姆接触。
[0083] 此外，根据本实施例的MOSFET 1，ρ接触区5b和η接触区5a中的每个在与碳化硅 衬底10的第二主表面12B平行的方向上的宽度w小于或等于500mn。因此，可以针对n+源 极区14和p+区18实现有利的欧姆接触。
[0084]此外，根据本实施例的MOSFET 1，接触电极16还包括包含TiC的第三区域6。因 此，可以针对n+源极区14和p+区18实现有利的欧姆接触。
[0085]应该理解，本文公开的实施例在每个方面是示例性的并且是非限制性的。本发明 的范围受权利要求书的条款而非以上阐述的描述限定，并且旨在包括与权利要求书的条款 等同的范围和含义内的任何修改形式。
[0086] 参考符号列表
[0087] 1 MOSFET (碳化娃半导体器件）；3第二区域；5第一区域；5an接触区；5b p接触 区；6第三区域；10碳化硅衬底；lln+衬底；12n_SiC层；12B第二主表面；13p本体；13A沟道 区；14n+源极区；1S栅极氧化物膜（绝缘膜）；1^热氧化膜；16接触电极；17栅电极； 18p+ 区；19保护电极；20漏电极；21钝化膜；22源电极；54金属层。
【权利要求】
1. 一种碳化娃半导体器件，包括： 碳化硅衬底，所述碳化硅衬底包括η型区和与所述η型区接触的p型区，以及 接触电极，所述接触电极与所述碳化硅衬底接触， 所述接触电极包括包含TiSi的第一区域和包含Α1的第二区域， 所述第一区域包括与所述η型区接触的η接触区和与所述p型区接触的p接触区， 所述第二区域被形成为与所述Ρ型区和所述η型区接触，并且围绕所述ρ接触区和所 述η接触区。
2. 根据权利要求1所述的碳化硅半导体器件，其中，所述接触电极包括碳原子的数量 大于硅原子的数量的区域。
3. 根据权利要求1或2所述的碳化硅半导体器件，其中，所述第二区域被形成为覆盖所 述Ρ接触区和所述η接触区。
4. 根据权利要求1-3中的任一项所述的碳化硅半导体器件，其中，当在所述接触电极 中Ti原子数量是X，Α1原子数量是y，并且Si原子数量是ζ时，X、y和ζ中的两个任意原 子数量之比大于或等于1/3并且小于或等于3。
5. 根据权利要求1-4中的任一项所述的碳化硅半导体器件，其中，所述ρ接触区和所述 η接触区的每一个在与所述碳化硅衬底的主表面平行的方向上的宽度小于或等于500nm。
6. 根据权利要求1-5中的任一项所述的碳化硅半导体器件，其中，所述接触电极进一 步包括包含TiC的第三区域。
【文档编号】H01L29/41GK104285299SQ201380024867
【公开日】2015年1月14日 申请日期:2013年4月25日 优先权日:2012年6月21日
【发明者】山田俊介, 玉祖秀人 申请人:住友电气工业株式会社