半导体装置制造方法
【专利摘要】一种半导体装置，具备：第1导电型的漂移层(13)；第2导电型的基极层(14)，形成在漂移层的表层部；第2导电型的集电极层(11)，形成在与漂移层中的基极层隔开间隔的位置；多个栅极绝缘膜(16)，形成在基极层的表面；多个栅极电极(17a，17b)，分别形成在栅极绝缘膜上；发射极层(20)，形成在基极层的表层部；发射极电极(23)，与发射极层及基极层电连接；以及集电极电极(24)，与集电极层电连接。多个栅极电极中，一部分的栅极电极(17a)的栅极电压的变化速度比剩余部分的栅极电极(17b)的栅极电压的变化速度慢。发射极层仅与栅极绝缘膜中的配置上述一部分的栅极电极的栅极绝缘膜相接。
【专利说明】半导体装置
[0001]关联申请的相互参照
[0002]本公开基于2012年5月30日申请的日本申请第2012 — 122822号，这里引用其记载内容。
【技术领域】
[0003]本发明涉及具有绝缘栅型双极型晶体管(以下简称为元件的半导体装置。
【背景技术】
[0004]以往，作为功率变换用半导体装置之一，已知在产业用电动机等电子设备中使用的具有1681元件的半导体装置，在这样的半导体装置中降低关断“11111 0^)时的浪涌电压的方案已被提出(例如，参照专利文献1)。
[0005]例如，沟槽栅型的1(^81元件在V型的集电极层上形成有^—型的漂移层，在漂移层的表层部形成有？型的基极层。并且，在基极层的表层部形成有V型的发射极层。此外，多个将基极层和发射极层贯通而到达漂移层的沟槽以条状延伸设置。此外，在各沟槽的壁面依次形成栅极绝缘膜和栅极电极，由这些沟槽、栅极绝缘膜、栅极电极构成沟槽栅构造。并且，在基极层和发射极层上，隔着层间绝缘膜而具备发射极电极，经由形成于层间绝缘膜的接触孔，基极层及发射极层与发射极电极得以电连接。并且，在集电极层的背面，具备与该集电极层电连接的集电极电极。
[0006]此外，在具有上述叩81元件的半导体装置中，多个栅极电极中的一部分的栅极电极经第1电阻而被施加规定电压，多个栅极电极中的剩余部分的栅极电极经电阻值比第1电阻小的第2电阻而被施加规定电压。
[0007]由此，在将叩81元件关断时，关断电压经第1电阻被施加到一部分的栅极电极，并且关断电压经第2电阻被施加到剩余部分的栅极电极。因此，剩余部分的栅极电极的栅极电压的下降速度与一部分的栅极电极的栅极电压的下降速度相比变快。
[0008]因而，能够在一部分的栅极电极的栅极电压变得比103栅极的阈值电压(以下简称为阈值电压)低之前，使剩余部分的栅极电极的栅极电压比阈值电压低，随之能够事先减小集电极电流。此外，当一部分的栅极电极变得比阈值电压低，则集电极电流变成零，叩81元件关断。即，通过设置时间差使各栅极电极的栅极电压变得小于阈值电压，能够阶段性地减小集电极电流。因此，与同时使各栅极电极低于阈值电压的情况相比，能够减小浪涌电压的大小。
[0009]现有技术文献
[0010]专利文献
[0011]专利文献1:日本特开2004 — 319624号公报发明概要
[0012]但是，在上述专利文献1的具有1(^81元件的半导体装置中，在将元件接通 0=)时，接通电压经第2电阻而施加到剩余部分的栅极电极，因此剩余部分的栅极电极的栅极电压的上升速度变得过快。因此，从1681元件接通到成为规定电流值的期间会变得过短，浪涌电压变大而叩81元件有可能被破坏。即，在具有上述叩81元件的半导体装置中，虽然能够减小关断时的浪涌电压的大小，但是接通时的浪涌电压变大。
[0013]另外，这种现象并不是仅发生于规定电压经第1电阻施加到一部分的栅极电极、规定电压经电阻值比第1电阻小的第2电阻施加到剩余部分的栅极电极的情况。即，也同样发生在剩余部分的栅极电极的栅极电压的变化速度(上升速度和下降速度)比一部分的栅极电极的栅极电压的变化速度(上升速度和下降速度)快的半导体装置中。
[0014]进而，上述现象不仅发生于沟槽栅型的半导体装置，也同样发生于平面栅极型的半导体装置，并且，不仅发生于形成有~沟道型的1681元件的半导体装置，也同样发生于形成有？沟道型的1(^81元件的半导体装置。
[0015]
【发明内容】
[0016]本发明鉴于上述情况，目的在于在具有元件的半导体装置中，提供一种能够在抑制关断时的浪涌电压的同时也抑制接通时的浪涌电压的半导体装置。
[0017]本发明的第一技术方案中，半导体装置具备第1导电型的漂移层、形成在漂移层的表层部的第2导电型的基极层、形成在与漂移层中的基极层隔开间隔的位置的第2导电型的集电极层、形成在基极层的表面的多个栅极绝缘膜、分别形成在栅极绝缘膜上的多个栅极电极、形成在基极层的表层部的发射极层、与发射极层及基极层电连接的发射极电极、以及与集电极层电连接的集电极电极，一部分的栅极电极的栅极电压的变化速度比剩余部分的栅极电极的栅极电压的变化速度慢，该半导体装置的特征如下。
[0018]即，其特征在于，发射极层仅与配置一部分的栅极电极的栅极绝缘膜相接而形成，不与配置剩余部分的栅极电极的栅极绝缘膜相接而形成。
[0019]由此，不与配置剩余部分的栅极电极的栅极绝缘膜相接而形成发射极层。因此，即使向剩余部分的栅极电极施加接通电压而栅极电压变得比阈值电压大，也不向漂移层供给电子，元件不接通。即，能够通过与剩余部分的栅极电极相比栅极电压的上升速度较慢的一部分的栅极电极，控制叩81元件的接通。因而，能够在减小叩81元件的关断时的浪涌电压的同时还减小接通时的浪涌电压的大小。
【专利附图】
【附图说明】
[0020]参照附图，通过以下详细描述，本发明的上述目的及其他目的、特征和优点将变得更明确。该附图为:
[0021]图1是表示本发明的第1实施方式的半导体装置的电路结构的图。
[0022]图2是表示图1所示的半导体芯片的剖面结构的图。
[0023]图3是表示图2所示的栅极电极的配置的平面示意图。
[0024]图4八是表示施加了接通电压时的栅极电压与时间的关系的图。
[0025]图48是表示施加了关断电压时的栅极电压与时间的关系的图。
[0026]图5是表示本发明的第2实施方式的半导体装置的电路结构的图。
[0027]图6是表示本发明的其他实施方式的半导体芯片的剖面结构的图。
[0028]图7是表示本发明的其他实施方式的半导体芯片的剖面结构的图。
【具体实施方式】
[0029]以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对彼此相同或等同的部分附加同一附图标记进行说明。
[0030](第1实施方式)
[0031]对本发明的第1实施方式进行说明。如图1所示，本实施方式的半导体装置将栅极控制电路30连接于形成有元件的半导体芯片10而构成。首先，说明半导体芯片10的结构。
[0032]如图2所示，半导体芯片10中，在？+型的集电极层11上，形成有~型的电场中止(于丨61(1 8^01))层(以下称为？3层)12,在？3层12上形成有?一型的漂移层13。层12并不是必须的，但为了通过防止耗尽层的扩展以实现耐压和恒定损耗的性能提高而设置该？3层12。此外，在漂移层13的表层部形成有？型的基极层14。即，基极层14形成在隔着漂移层13而与集电极层11隔开间隔的位置。
[0033]并且，形成有多个将基极层14贯通而到达漂移层13的沟槽15。这些多个沟槽15在本实施方式中以规定的间隔(间距)形成，并成为在规定方向(图1中为垂直于纸面的方向)上平行地延伸设置的条构造。
[0034]各沟槽15内被埋入栅极绝缘膜16和栅极电极173、171从而构成沟槽栅，栅极绝缘膜16以覆盖各沟槽15的内壁表面的方式形成并由热氧化膜等构成，栅极电极17^1713形成在该栅极绝缘膜16上，由多晶硅等构成。
[0035]各栅极电极17^1713如图3所示，在与沟槽15的延伸设置方向垂直的方向(图1中为纸面左右方向)上交替地形成。此外，栅极电极173经由栅极布线18而与栅极焊盘198连接，并且，栅极电极176经由栅极布线18而与栅极焊盘1%连接。
[0036]以下，设栅极电极173为通常栅极电极17^设栅极电极176为控制栅极电极171设栅极焊盘为通常栅极焊盘19~设栅极焊盘1%为控制栅极焊盘1%来进行说明。并且，在本实施方式中，通常栅极电极173相当于本发明的多个栅极电极中的一部分的栅极电极，控制栅极电极176相当于本发明的多个栅极电极中的剩余部分的栅极电极。另外，栅极布线18例如通过使构成栅极电极17^1713时的多晶硅图案化而构成。
[0037]并且，如图2所示，在基极层14的表层部形成有矿型的发射极层20。具体来说，发射极层20仅与基极层14的表层部中的配置通常栅极电极173的栅极绝缘膜16相接而形成，不与配置控制栅极电极176的栅极绝缘膜16相接而形成。换言之，发射极层20以仅与埋入了通常栅极电极173的沟槽15的侧面相接的方式形成，而不以与埋入了控制栅极电极176的沟槽15的侧面相接的方式形成。此外，发射极层20设为这样的结构:沿着沟槽15的长边方向以棒状延伸设置，在与沟槽15的顶端相比更靠内侧处终结。
[0038]并且，在与各沟槽15的侧面隔开间隔的位置形成有？+型的体层(―办1^61021。该体层21也设为沿着沟槽15的长边方向以棒状延伸设置并在与沟槽15的顶端相比更靠内侧处终结的结构。这些发射极层20和体层21设为与基极层14相比足够高浓度并且在基极层14内终结的结构。
[0039]此外，在基极层14之上形成有由8？%等构成的层间绝缘膜22。在该层间绝缘膜22中形成有接触孔223，发射极层20的一部分和体层21从层间绝缘膜22露出。此外，在层间绝缘膜22之上形成有发射极电极23，该发射极电极23经由接触孔223而与发射极层20及体层21电连接。
[0040]并且，虽然没有特别图示，但在与图1不同的剖面中，在层间绝缘膜22上形成有栅极布线18、通常栅极焊盘1%、控制栅极焊盘1%。
[0041]此外，在集电极层11的背面侧形成有与该集电极层11电连接的集电极电极24。
[0042]以上是本实施方式的半导体芯片10的结构。另外，在本实施方式中，~型、~一型、矿型相当于本发明的第1导电型，？型、？+型相当于本发明的第2导电型。
[0043]此外，如图1所示，上述半导体芯片10与在电路芯片等中形成的栅极控制电路30连接。具体来说，通常栅极电极173经由通常栅极焊盘193及第1电阻町而与栅极控制电路30连接，控制栅极电极176经由控制栅极焊盘1%及电阻值比第1电阻町小的第2电阻尺2而与栅极控制电路30连接。即，本实施方式的半导体装置中，通常栅极电极173的栅极电压的变化速度(上升速度和下降速度)比控制栅极电极176的栅极电压的变化速度(上升速度和下降速度)慢。
[0044]以上是本实施方式的半导体装置的结构。接着，参照图4八和图48说明1(^81元件的接通和关断。
[0045]首先，参照图4八说明元件的接通。在上述元件接通时，接通电压从栅极控制电路30经第1电阻町施加到通常栅极电极17^并且，接通电压从栅极控制电路30经第2电阻以施加到控制栅极电极17匕因此，在通常栅极电极173的栅极电容中蓄积的电荷的增加速度比在控制栅极电极176的栅极电容中蓄积的电荷的增加速度慢。即，通常栅极电极173的栅极电压的上升速度比控制栅极电极176的栅极电压的上升速度慢。
[0046]因而，控制栅极电极176的栅极电压与通常栅极电极173的栅极电压相比更快地变得比阈值电压大，在基极层14中的与埋入了控制栅极电极176的沟槽15相接的部分形成变成~型的反型层。
[0047]但是，本实施方式的叩81元件中，不以与埋入了控制栅极电极176的沟槽15的侧面相接的方式形成发射极层20。因此，即使控制栅极电极176的栅极电压变得比阈值电压大，也不会从发射极电极23向漂移层13供给电子。因而，即使控制栅极电极176的栅极电压变得比阈值电压大，1681元件也不会接通。
[0048]之后，当通常栅极电极173的栅极电压变得比阈值电压大，则在基极层14中的与埋入了通常栅极电极173的沟槽15相接的部分形成变成~型的反型层。并且，由于发射极层20以与埋入了通常栅极电极173的沟槽15的侧面相接的方式形成，因此电子从该发射极层20经由反型层向漂移层13供给，并且，空穴从集电极层11向漂移层13供给，通过电导率调制，漂移层13的电阻值降低，1681元件接通。
[0049]即，能够通过通常栅极电极173来控制1部1元件的接通。此外，通常栅极电极17&的栅极电压的上升速度比控制栅极电极176的栅极电压的上升速度慢，因此能够减小浪涌电压的大小。
[0050]另外，当通常栅极电极173的栅极电压变得比阈值电压大，则电子全部经由通过通常栅极电极173形成的反型层而向漂移层13供给。即，在以往的叩81元件中经由通过控制栅极电极176形成的反型层而供给到漂移层13的电子，被经由通过通常栅极电极173形成的反型层而向漂移层13供给。因此，向漂移层13供给的电子的总量与以往的1(^81'元件相比几乎不变，因此也不会有导通电阻大幅增加的情况。
[0051]并且，控制栅极电极176的栅极电压变得比阈值电压大会导致在基极层14中的与埋入了控制栅极电极176的沟槽15相接的部分也形成变成~型的反型层。因此，当接通时，空穴能够在基极层14中通过的区域(没有形成反型层的区域)变小。即，通过对控制栅极电极176也施加接通电压，能够抑制被供给到漂移层13的空穴经由基极层14和体层21而从发射极电极23脱离，能够实现导通电压的降低。
[0052]接着，参照图48说明元件的关断。在上述元件关断时，关断电压从栅极控制电路30经第1电阻町施加到通常栅极电极17^并且，关断电压从栅极控制电路30经第2电阻以施加到控制栅极电极17匕因此，在通常栅极电极173的栅极电容中蓄积的电荷的减少速度变得比在控制栅极电极176的栅极电容中蓄积的电荷的减少速度慢。即，通常栅极电极173的栅极电压的下降速度变得比控制栅极电极176的栅极电压的下降速度慢。
[0053]因此，控制栅极电极176的栅极电压与通常栅极电极173的栅极电压相比更快地变得比阈值电压小，在基极层14中的与埋入了控制栅极电极176的沟槽15相接的部分形成的反型层先消失。并且，基极层14中的空穴的流通路径扩展，蓄积在漂移层13中的空穴的一部分经由基极层14和体层21从发射极电极23脱离，集电极电流减少。
[0054]之后，通常栅极电极173的栅极电压也变得比阈值电压小，在基极层14中的与埋入了通常栅极电极173的沟槽15相接的部分形成的反型层消失。并且，基极层14中的空穴的流通路径扩展，蓄积在漂移层13中的空穴经由基极层14和体层21从发射极电极23脱离，集电极电流变为零。
[0055]即，设置时间差来使各栅极电极173、176的栅极电压为阈值电压以下，从而能够阶段性地减少集电极电流。因此，与同时使各栅极电极173、1713比阈值电压低的情况相比，能够减小浪涌电压的大小。
[0056]如以上说明的那样，本实施方式中，不以与埋入了控制栅极电极176的沟槽15的侧面相接的方式形成发射极层20。因此，即使对控制栅极电极176施加接通电压而控制栅极电极176的栅极电压变得大于阈值电压，也不向漂移层13供给电子，叩81元件不接通。即，能够通过与控制栅极电极176相比栅极电压的上升速度较慢的通常栅极电极173来控制叩81元件的接通。因而，能够减小叩81元件的关断时的浪涌电压并减小接通时的浪涌电压的大小。
[0057]并且，各栅极电极17^1713在与沟槽15的延伸设置方向垂直的方向上交替地形成。因此，在接通时能够均匀地向漂移层13供给电子，在关断时能够从漂移层13将空穴均匀地排出。即，能够抑制仅在漂移层13的特定区域蓄积电子或空穴的情况，能够抑制产生电流集中而叩81元件被破坏的情况。
[0058](第2实施方式)
[0059]对本发明的第2实施方式进行说明。本实施方式相对于第1实施方式而言，将第
1、第2电阻81、以装入半导体芯片10内，其他与第1实施方式相同，因此这里省略说明。
[0060]如图5所示，在本实施方式中，通常栅极电极173和通常栅极焊盘1如经第1电阻尺1连接，控制栅极电极176和控制栅极焊盘1%经第2电阻以连接。即，设为在半导体芯片10中内置有第1、第2电阻的结构。
[0061]这样的第1、第2电阻81、1？2通过将构成栅极布线18的材料变更而构成。例如，用多晶硅构成将通常栅极电极173和通常栅极焊盘193连接的栅极布线18，用铝、金、银等的金属布线构成将控制栅极电极176和控制栅极焊盘1%连接的栅极布线18。由此，能够构成与第1电阻町的电阻值相比第2电阻82的电阻值较小的第1、第2电阻町、尺2。
[0062]这样，即使设为将第1、第2电阻81、1？2内置在半导体芯片10内的结构，也经第1电阻町向通常栅极电极173施加规定电压，经第2电阻82向控制栅极电极176施加规定电压。此外，由于不以与埋入了控制栅极电极176的沟槽15的侧面相接的方式形成发射极层20，因此能够得到与上述第1实施方式同样的效果。
[0063](变形例)
[0064]本发明以实施方式为依据进行了描述，但并不限定于该实施方式及结构。本发明还包含各种变形例及等价范围内的变形。此外，各种组合和方式、以及对它们包含仅1个或1个以上或1个以下的要素的其他组合和方式也落入本发明的范围和思想范围中。
[0065]上述各实施方式中，说明了设第1导电型为~型、设第2导电型为？型的例子，但也可以设第1导电型为？型，设第2导电型为~型。
[0066]并且，上述各实施方式中，说明了沟槽栅型的元件，但也可以设为平面栅极型的叩81元件。该情况下也与上述各实施方式同样地，通过不使发射极层20与配置控制栅极电极176的栅极绝缘膜16相接地形成，能够减小接通时的浪涌电压的大小。
[0067]进而，上述各实施方式中说明了在漂移层13的厚度方向上流过电流的纵型的1681元件，但也能够设为在漂移层13的平面方向上流过电流的横型的叩81元件。
[0068]此外，上述各实施方式中，说明了通常栅极电极173和控制栅极电极176被设为条结构的情况，但各栅极电极173、1713也可以在平行地延伸设置后在其顶端部绕圈从而设为环状结构。即，在上述各实施方式中，沟槽15可以在平行地延伸设置后在其顶端部绕圈从而设为环状结构。
[0069]进而，上述各实施方式中，说明了通常栅极电极173和控制栅极电极176在与延伸设置方向垂直的方向上交替地排列的例子，但通常栅极电极173和控制栅极电极176也可以如下那样排列。图6是表示变形例中的半导体芯片10的剖面结构的图。
[0070]如图6所示，控制栅极电极176可以每隔2个通常栅极电极173而配置。并且，虽然没有特别图示，但控制栅极电极176也可以每隔3个通常栅极电极173而配置，也可以每隔4个而配置。进而，例如，也可以在与延伸设置方向垂直的方向上，在一侧集中配置通常栅极电极17^在另一方侧集中配置控制栅极电极17匕即，通过设为具有控制栅极电极176的叩81元件，能够减小关断时的浪涌电压。此外，通过不以与埋入了控制栅极电极176的沟槽15的侧面相接的方式形成发射极层20，能够将接通时的浪涌电压也减小。
[0071]并且，上述各实施方式中，也可以设为这样的结构:如图7所示，具备与集电极层11邻接的矿型的阴极层25，在集电极层11和阴极层25上形成漂移层13。即，在形成有集电极层11的区域被作为1681区域、形成有阴极层25的区域被作为二极管区域的所谓的
(1^6^61-86 — 0011(11101:1118) 一 1681元件中，也能够适用本发明。另外，该情况下，集电极层11和阴极层25例如可以形成为格子状。
[0072]并且，上述第2实施方式中，在半导体芯片10中具备通常栅极焊盘1如和控制栅极焊盘1%，但也可以使通常栅极电极173和控制栅极电极176与共通的栅极焊盘连接。即使设为这样的结构，也经第1电阻町向通常栅极电极173施加规定电压，经第2电阻以向控制栅极电极176施加规定电压，因此能够得到与上述第2实施方式同样的效果。
[0073]进而，上述各实施方式中，说明了这样的半导体装置，即:通常栅极电极173经第1电阻町而与栅极控制电路30连接，控制栅极电极176经第2电阻以而与栅极控制电路30连接，由此，使通常栅极电极173的栅极电压的变化速度比控制栅极电极176的栅极电压的变化速度慢。但是，例如也可以通过连接外接的电容器等，使通常栅极电极173的栅极电压的变化速度比控制栅极电极176的栅极电压的变化速度慢。
【权利要求】
1.一种半导体装置，具备: 第I导电型的漂移层(13)； 第2导电型的基极层(14)，形成在上述漂移层的表层部； 第2导电型的集电极层(11)，形成在与上述漂移层中的上述基极层隔开间隔的位置； 多个栅极绝缘膜(16)，形成在上述基极层的表面； 多个栅极电极(17a，17b)，分别形成在上述栅极绝缘膜上； 发射极层(20)，形成在上述基极层的表层部； 发射极电极(23)，与上述发射极层及上述基极层电连接；以及 集电极电极(24)，与上述集电极层电连接， 上述多个栅极电极中，一部分的栅极电极(17a)的栅极电压的变化速度比剩余部分的栅极电极(17b)的栅极电压的变化速度慢， 上述半导体装置的特征在于， 上述发射极层，仅与配置上述一部分的栅极电极的上述栅极绝缘膜相接地形成，而不与配置上述剩余部分的栅极电极的上述栅极绝缘膜相接地形成。
2.如权利要求1所述的半导体装置，其特征在于， 上述一部分的栅极电极经第I电阻(Rl)被施加规定电压，上述剩余部分的栅极电极经电阻值比上述第I电阻小的第2电阻(R2)被施加规定电压。
3.如权利要求1或2所述的半导体装置，其特征在于， 具备将上述基极层贯通而到达上述漂移层并在规定方向上延伸设置的多个沟槽(15)， 上述集电极层配置在上述漂移层的与表层部侧相反侧的背面侧， 上述栅极绝缘膜通过分别形成在上述沟槽的壁面而形成在上述基极层的表面， 上述发射极层，仅与配置上述一部分的栅极电极的上述沟槽的侧面相接地形成，而不与配置上述剩余部分的栅极电极的上述沟槽的侧面相接地形成。
4.如权利要求3所述的半导体装置，其特征在于， 在与上述规定方向垂直的方向上，上述多个栅极电极的上述一部分的栅极电极和上述剩余部分的栅极电极交替地排列。
5.如权利要求1?4中任一项所述半导体装置，其特征在于， 具备与上述集电极层邻接的第2导电型的阴极层(25)。
【文档编号】H01L29/78GK104364907SQ201380028289
【公开日】2015年2月18日 申请日期:2013年5月28日 优先权日:2012年5月30日
【发明者】住友正清, 深津重光 申请人:株式会社电装