形成用于沟槽栅器件的厚的底部电介质（tbd）的结构和方法
【专利摘要】本申请涉及形成包括沟槽栅FET的半导体结构的方法。如下形成包括沟槽栅FET的半导体结构。使用掩模在半导体区中形成多个沟槽。掩模包括（i）半导体区的表面上的第一绝缘层，（ii）第一绝缘层上的第一氧化阻挡层，以及（iii）第一氧化阻挡层上的第二绝缘层。沿每个沟槽的底部形成厚的底部电介质（TBD）。第一氧化阻挡层防止在形成TBD的过程中沿半导体区的表面形成电介质层。
【专利说明】形成用于沟槽栅器件的厚的底部电介质(TBD)的结构和方法
[0001]本申请是申请日为2009年6月22日、申请号为200910150226.9、发明名称为“形成用于沟槽栅器件的厚的底部电介质(TBD)的结构和方法”的专利申请的分案申请，其全部内容结合于此作为参考。
【技术领域】
[0002]本发明一般地涉及半导体技术，特别地涉及形成用于沟槽栅器件的厚的底部电介质的结构和方法。
【背景技术】
[0003]在沟槽功率金属氧化物半导体场效应晶体管(MOSFET)中的主要参数是总栅电荷。在传统沟槽功率MOSFET的一些应用中，例如，DC-DC转换器，栅电荷越少，整体设计的效率越高。一种减少栅电荷的技术是通过沿栅沟槽的底部使用厚电介质来减少栅漏电容。
[0004]传统的硅的局部氧化(LOCOS)处理通常被用来沿沟槽的底部形成厚电介质。该处理通常包括沿沟槽侧壁形成氮化硅层以在形成厚电介质的过程中保护侧壁。然而，用来沿沟槽底部去除氮化硅的各向异性蚀刻也去除了遍布在毗邻沟槽的台面结构表面上的氮化硅。因此，在沿沟槽底部形成厚电介质的过程中，在毗邻沟槽的台面结构上形成了类似的厚电介质。
[0005]台面结构表面上的厚电介质能够引起很多问题。首先，厚电介质通常伸出上沟槽角，这可能导致在栅多晶硅中形成空穴。此外，从台面结构表面上去除厚电介质需要大量蚀刻，这也可能蚀刻到沿上沟槽侧壁的栅氧化物，导致栅极变短从而产生问题。此外，台面结构表面上的电介质的厚度的变化可能导致体注入过程中的变化，导致器件的电参数的变化。
[0006]因此，需要沿栅沟槽的底部形成厚电介质的改进技术。
【发明内容】
[0007]根据本发明的实施例，形成包括沟槽栅场效应晶体管(FET)的半导体结构的方法包括下列步骤。使用掩模在半导体区中形成多个沟槽，掩模包括:(i)在半导体区的表面上的第一绝缘层，(ii)在第一绝缘层上的第一氧化阻挡层，以及(iii)在第一氧化阻挡层上的第二绝缘层。沿每个沟槽的底部形成厚的底部电介质(TBD)。在形成TBD的过程中，第一氧化阻挡层防止沿半导体区的表面形成电介质层。
[0008]在一个实施例中，形成多个沟槽之后，第二绝缘层的至少一部分保留在第一氧化阻挡层上。
[0009]在另一实施例中，半导体区包括硅，以及TBD是通过使用硅的局部氧化(LOCOS)处理使硅氧化来形成的。
[0010]在另一实施例中，第二氧化阻挡层形成为沿每个沟槽的相对侧壁延伸，但是沿每个沟槽的底部是间断的。第二氧化阻挡层防止在形成TBD的过程中沿每个沟槽的相对侧壁形成电介质层。
[0011]在另一实施例中，在形成第二氧化阻挡层之前，沿每个沟槽的相对侧壁以及底部形成第三绝缘层。
[0012]在另一实施例中，半导体区包括硅，以及使用硅蚀刻处理使每个沟槽的底部角变圆。第二绝缘层在硅蚀刻处理过程中保护第一氧化阻挡层。
[0013]在另一实施例中，栅电极形成在每个沟槽中，在TBD之上并与其接触。
[0014]在再一实施例中，在半导体结构的一个或多个FET区中形成沟槽栅FET，并且该半导体结构还包括一个或多个肖特基区。在FET区中，体区形成在半导体区中，以及源极区形成在毗邻每个沟槽的体区中。
[0015]在又一实施例中，互连层形成在一个或多个FET区和一个或多个肖特基区中。互连层接触在一个或多个肖特基区中的相邻沟槽之间的台面结构表面以形成肖特基接触。互连层还接触一个或多个FET区中的源极区。
[0016]根据本发明的另一实施例，形成包括屏蔽栅FET的半导体结构的方法包括以下步骤。使用掩模形成在半导体区域中的多个沟槽，掩模包括:(i)在半导体区表面之上的第一绝缘层，(ii)在第一绝缘层之上的第一氧化阻挡层，以及(iii)在第一氧化阻挡层上的第二绝缘层。屏蔽电介质形成为至少沿每个沟槽的下侧壁延伸。沿每个沟槽的底部形成厚的底部电介质(TBD)。第一氧化阻挡层防止在形成TBD的过程中沿半导体区的表面形成电介质层。屏蔽电极被形成为布置在每个沟槽的底部部分中，以及栅电极被形成为位于屏蔽电极之上。
[0017]在一个实施例中，半导体区包括遍布衬底上方的漂移区。漂移区具有低于衬底的掺杂浓度。多个沟槽形成为延伸穿过漂移区并在衬底中终止。
[0018]在另一实施例中，在形成栅电极之前，极间电介质(IED)层形成在屏蔽电极上。
[0019]在另一实施例中，形成IED层包括沉积氧化物层并使氧化物层凹进成每个沟槽。第一氧化阻挡层在氧化物层凹进的过程中保护半导体区的表面。
[0020]在另一实施例中，栅电介质形成为衬在每个沟槽的上侧壁上。在一些实施例中，栅电介质薄于屏蔽电介质。
[0021]下面的【具体实施方式】和附图为本发明的特性和优点提供了更好的理解。
[0022]根据本发明的实施例，形成包括屏蔽栅FET的半导体结构的方法包括以下步骤:使用掩模在半导体区中形成多个沟槽，掩模包括:(i)在半导体区的表面上的第一绝缘层，
(ii)在第一绝缘层上的第一氧化阻挡层，以及(iii)在第一氧化阻挡层上的第二绝缘层；至少沿每个沟槽的下侧壁延伸形成屏蔽电介质层；沿每个沟槽的底部形成厚的底部电介质(TBD)，第一氧化阻挡层防止在形成TBD的过程中沿半导体区的表面形成电介质层；形成位于每个沟槽的底部部分中的屏蔽电极；以及在每个沟槽中的屏蔽电极上形成栅电极。
[0023]在一个实施例中，半导体区包括硅，以及厚的底部电介质通过使用硅的局部氧化(LOCOS)处理来使硅氧化而形成。
[0024]在另一个实施例中，在形成多个沟槽之后，第二绝缘层的至少一部分保留在第一氧化阻挡层上并保护第一氧化阻挡层。
[0025]在另一实施例中，半导体区包括在衬底上延伸的漂移区，该漂移区具有低于衬底的掺杂浓度，其中，多个沟槽被形成为延伸穿过漂移区并终止在衬底中。
[0026]在另一实施例中，该方法还包括以下步骤:在形成栅电极之前，在屏蔽电极上形成极间电介质(IED)层。
[0027]在另一实施例中，形成IED层的步骤包括:沉积氧化物层；以及将氧化物层凹进成每个沟槽，第一氧化阻挡层在使氧化物层凹进的过程中保护半导体区的表面。
[0028]在另一实施例中，仅使用干蚀刻来将氧化物层凹进成每个沟槽。
[0029]在另一实施例中，该方法进一步包括:形成衬在每个沟槽的上侧壁上的栅电介质。
[0030]在另一实施例中，栅电介质薄于屏蔽电介质层。
[0031]在另一实施例中，该方法还包括:形成沿每个沟槽的相对侧壁延伸但是沿每个沟槽的底部间断的第二氧化阻挡层，第二氧化阻挡层防止在形成TBD的过程中沿每个沟槽的相对侧壁形成电介质层。
[0032]在另一实施例中，第一和第二绝缘层包括氧化物。
[0033]在另一实施例中，第一和第二氧化阻挡层包括氮化物。
[0034]在另一实施例中，该方法还包括:在形成多个沟槽之后，使每个沟槽的底部角变圆。
[0035]在另一实施例中，半导体区包括硅，以及使用硅蚀刻处理使每个沟槽的底部角变圆，其中第二绝缘层在硅蚀刻处理过程中保护第一氧化阻挡层。
[0036]在另一实施例中，屏蔽栅FET形成在半导体结构的一个或多个FET区中，以及该半导体结构还包括一个或多个肖特基区，该方法还包括:在一个或多个FET区中，在半导体区中形成体区；以及在毗邻每个沟槽的体区中形成源极区。
[0037]在另一实施例中，该方法还包括:在一个或多个FET区中以及在一个或多个肖特基区中形成互连层，互连层接触在一个或多个肖特基区中的毗邻沟槽之间的台面结构的表面以形成肖特基接触，互连层还接触一个或多个FET区中的源极区。
[0038]根据本发明的另一实施例，形成包括屏蔽栅FET的半导体结构的方法包括:使用掩模在半导体区中形成多个沟槽，掩模包括(i)在半导体区上的第一氧化物层，(ii)在第一氧化物层上的第一氮化物层，以及(iii)在第一氮化物层上的第二氧化物层；沿每个沟槽的侧壁和底部延伸形成屏蔽氧化物层；在屏蔽氧化物层上，沿每个沟槽的相对侧壁形成氮化隔离物；使硅氧化以沿每个沟槽的底部形成厚底氧化物(TB0)，第一氮化物层防止在使硅氧化的过程中沿半导体区的表面形成氧化物，以及氮化隔离物防止在使硅氧化的过程中沿每个沟槽的相对侧壁形成氧化物；在TBO上在每个沟槽的底部部分中形成屏蔽电极；在每个沟槽中形成遍布屏蔽电极的极间电介质(IED)层；以及在IED层上在每个沟槽中形成栅电极。
[0039]在一个实施例中，在形成多个沟槽之后，第二氧化物层的至少一部分保留在第一氮化物层上并保护第一氮化物层。
[0040]在另一实施例中，半导体区包括在衬底上延伸的漂移区，该漂移区具有低于衬底的掺杂浓度，其中，多个沟槽被形成为延伸穿过漂移区并终止在衬底中。
[0041]在另一实施例中，形成IED层的步骤包括:沉积第三氧化物层；以及将第三氧化物层凹进成每个沟槽，第一氧化阻挡层在使第三氧化物层凹进的过程中保护半导体区的表面。[0042]在另一实施例中，仅使用干蚀刻来将第三氧化物层凹进成每个沟槽。
[0043]在另一实施例中，该方法进一步包括:形成衬在每个沟槽的上侧壁上的栅极氧化物。
[0044]在另一实施例中，栅氧化物薄于屏蔽氧化物层。
[0045]在另一实施例中，该方法还包括:在形成多个沟槽之后，使每个沟槽的底部角变圆。
[0046]在另一实施例中，半导体区包括硅，以及使用硅蚀刻处理来使每个沟槽的底部角变圆，其中第二氧化物层在硅蚀刻处理过程中保护第一氮化物层。
[0047]在另一实施例中，屏蔽栅FET形成在半导体结构的一个或多个FET区中，以及该半导体结构还包括一个或多个肖特基区，该方法还包括:在一个或多个FET区中，在半导体区中形成体区，以及在毗邻每个沟槽的体区中形成多个源极区。
[0048]在另一实施例中，该方法还包括:在一个或多个FET区中以及在一个或多个肖特基区中形成互连层，互连层接触在一个或多个肖特基区中的毗邻沟槽之间的台面结构的表面以形成肖特基接触，互连层还接触一个或多个FET区中的各源极区。
[0049]在另一实施例中，每个沟槽中的屏蔽电极偏移至与源极区相同的电势。
[0050]在另一实施例中，一个或多个FET区包括漏极区，体区在其上延伸，漏极区和源极区具有与体区相反的导电类型，以及每个沟槽中的屏蔽电极偏移至与漏极区相同的电势。[0051 ] 在另一实施例中，每个沟槽中的屏蔽电极偏移至与栅电极相同的电势。
[0052]根据本发明的另一实施例，包括屏蔽栅极FET的半导体结构包括:在半导体区中的多个沟槽；在每个沟槽的底部部分中的屏蔽电极；在屏蔽电极上的栅电极；衬在每个沟槽的下侧壁上的屏蔽电介质；以及衬在每个沟槽底部上的厚的底部电介质(TBD)，其中TBD的厚度不同于屏蔽电介质的厚度。
[0053]在一个实施例中，TBD的厚度大于屏蔽电介质的厚度。
[0054]在一个实施例中，半导体结构还包括:极间电介质(IED)，在屏蔽电极和栅电极之间延伸；以及栅电介质，在栅电极的每侧上，衬在每个沟槽的上侧壁上。
[0055]在另一实施例中，栅电介质的厚度小于屏蔽电介质的厚度。
[0056]在另一实施例中，屏蔽栅FET是在半导体结构的一个或多个FET区中，以及该半导体结构还包括一个或多个肖特基区，该结构还包括:在一个或多个FET区中，在半导体区中的体区，以及在毗邻每个沟槽的体区中的多个源级区。
[0057]在另一实施例中，半导体结构还包括:互连层，遍布一个或多个FET区以及一个或多个肖特基区，该互连层接触在一个或多个肖特基区中的毗邻沟槽之间的台面结构的表面以形成肖特基接触，该互连层还接触一个或多个FET区中的各源极区。
【专利附图】
【附图说明】
[0058]图1A-1I示出了根据本发明的实施例的在用于形成包括具有厚的底部电介质(TBD)的沟槽栅FET的半导体结构的制造工艺中的各个步骤的简化截面示意图；
[0059]图2示出了根据本发明的实施例的沟槽栅FET结构的简化截面示意图；
[0060]图3示出了根据本发明的另一实施例的单片集成的沟槽栅FET和肖特基二极管的简化截面示意图；[0061]图4A-4M示出了根据本发明的实施例的形成包括具有TBD的屏蔽栅极沟槽FET的半导体结构的制造工艺中各步骤的简化截面示意图；
[0062]图5示出了根据本发明的实施例的屏蔽栅极沟槽FET结构的简化截面示意图；以及
[0063]图6示出了根据本发明另一实施例的单片集成的屏蔽栅沟槽FET和肖特基二极管的简化截面示意图。
【具体实施方式】
[0064]根据本发明的实施例，厚电介质层沿沟槽栅FET中的沟槽的底部形成，同时防止类似的厚电介质层形成在毗邻每个沟槽的半导体区的台面结构表面上。氧化阻挡层在形成厚电介质层期间保护台面结构表面。在沟槽形成和沟槽角变圆处理过程中，氧化阻挡层被上覆的绝缘层保护。本发明的这些和其他优点将在下面的示例性实施例的上下文中更全面地描述。
[0065]图1A-1I示出了根据本发明的实施例的在用于形成具有厚的底部电介质(TBD)的沟槽栅FET的制造工艺中的各个步骤的截面示意图。下面对于工艺流中的步骤的描述仅是示意性的，应该理解本发明的范围不局限于这些特定示例。例如，在不背离本发明的精神的情况下，诸如温度、压力、层厚等的工艺条件可以改变。
[0066]在图1A中，半导体区100设置为形成沟槽栅FET的基底。在一个实施例中，半导体区100包括形成在高掺杂N+型衬底上的N型外延层。硬掩模101包括三层并且形成在半导体区100的表面108之上。在一个实施例中，硬掩模101包括第一绝缘层102、第一氧化阻挡层104、以及第二绝缘层106。
[0067]第一绝缘层102形成在半导体区100的表面108之上。在一个实施例中，第一绝缘层102包括衬垫氧化物，厚度在50-300A范围内并且是使用传统技术形成的。
[0068]第一氧化阻挡层104形成在第一绝缘层102上。在一个实施例中，层102包括衬
垫氧化物，以及层104包括氮化硅。氮化硅可以具有在1800-2000A.范围内的厚度，并且
可以使用传统低压化学汽相沉积(LPCVD)工艺形成。衬垫氧化物提高了氮化硅层的粘着力并且用作半导体区100和较高应力的氮化硅层之间的缓冲器。氮化硅层作为氧化阻挡层来防止在图1H中所示的形成TBD的处理过程中在台面结构表面上形成厚电介质。除了氮化硅之外的其他抗氧化材料也可以被使用，以及第一氧化阻挡层104的精确特性可以随着沉积室中的气体比例、温度、压力和部件间隔的改变而变化。
[0069]第二绝缘层106形成在第一氧化阻挡层104上。在一个实施例中，第二绝缘层106包括厚度在1300-1700A的范围内的氧化物，并且可以使用标准汽相沉积(CVD)处理来形成该氧化物。其他呈现类似特性的材料也可以被使用。
[0070]在图1B中，使用光刻胶层(未示出)和标准光刻和蚀刻技术来图样化硬掩模101。在图1C中，可以使用传统的通向异性蚀刻处理来形成延伸进入半导体区100的沟槽110。如图1C所示，第二绝缘层106的上层在沟槽蚀刻处理的过程中可以被去除，从而减少第二绝缘层106的厚度。然而，第二绝缘层106可以形成为具有足够的厚度，从而在沟槽蚀刻步骤之后，第二绝缘层106的至少一部分被保留。第二绝缘层106的保留部分保护下面的第一氧化阻挡层104使之免于后续步骤中的一定蚀刻处理。沟槽形成之后，紙邻沟槽110的表面108形成先前所称的台面结构表面。
[0071]在图1D中，沟槽110的底部角被变圆以减少缺陷密度。在一个实施例中，半导体区100包括硅，以及使用蚀刻硅的处理来使角变圆。如图1D所示，该处理可以沿沟槽110的侧壁去除部分半导体区100，从而使侧壁凹进。在一个实施例中，第二绝缘层106抗硅蚀刻并进而在硅蚀刻处理过程中保护第一氧化阻挡层104。
[0072]在图1E中，覆盖沟槽110的底部和侧壁形成第三绝缘层112。在一个实施例中，第三绝缘层112包括厚度在100-400A范围内的热氧化物，并且可以使用传统热氧化技术
形成该热氧化物。第一氧化阻挡层104防止在台面结构表面108上形成第三绝缘层112。
[0073]在图1F中，沿沟槽110的侧壁和底部在第三绝缘层112之上以及在硬掩模101之上形成第二氧化阻挡层114。在一个实施例中，层112包括氧化物，以及层114包括氮化硅。氮化硅可以使用传统LPCVD处理形成。该氧化物提高了氮化物层的粘着力，并且用来在图1G所示的下一处理步骤中执行蚀刻的过程中保护沿沟槽110的底部的下面的半导体区100。除了氮化物之外的抗氧化材料也可以被使用，以及第二氧化阻挡层114的精确特性可以随着沉积室中的气体比例、温度、压力和部件间隔的改变而变化。
[0074]在图1G中，使用传统的各向异性蚀刻处理沿沟槽110的底部从硬掩模101的表面去除第二氧化阻挡层114。沿沟槽110的相对侧壁保留部分第二氧化阻挡层114，例如，以氮化物隔离物的形式。在一些实施例中，可以使用各种传统蚀刻剂材料和蚀刻环境。诸如气体、气体比例以及RF功率的蚀刻变量可以根据已知技术来调节以实现期望的各向异性蚀刻处理。
[0075]在图1H中，沿沟槽110的底部形成TBD116。在一个实施例中，半导体区100包括硅，以及TBD116通过使用传统的硅局部氧化(LOCOS)处理来使硅氧化形成。第二氧化阻挡层114阻止沟槽110的侧壁氧化，以及第一氧化阻挡层104阻止台面结构表面108氧化。在一个实施例中，TBD116具有在2000-3000人范围内的厚度。根据第二氧化阻挡层114的性能，该处理可以是湿氧化或干氧化。
[0076]在图1I中，执行传统蚀刻处理来从沟槽110的侧壁去除第二氧化阻挡层114和第三绝缘层112，并且去除硬掩模101的保留部分。在示例性实施例中，传统氧化物蚀刻处理可以用来去除第一、第二和第三绝缘层102、106和112，以及传统氮化硅蚀刻处理可以用来去除第一和第二氧化阻挡层104和114。氧化物蚀刻处理也可以从TBD116顶部去除一薄层。然而，这个量可以通过修改形成TBD116过程中的电介质生长配方参数来补偿。此外，使用薄的第一绝缘层102保证了在去除第一绝缘层102时仅去除了 TBD116的一薄层。在一个实施例中，在图1I所示的蚀刻处理之后，仅沿沟槽110的底部保留TBD116。在另一实施例中，第三绝缘材料可以被保留并可以作为场效应晶体管的栅电介质。
[0077]随着TBD116的形成，沟槽栅FET的剩下部分可以使用多种已知技术中的任一种形成。图2示出了根据本发明的实施例的这样的沟槽栅FET结构的截面视图。
[0078]在图2中，N型掺杂的外延层234位于高掺杂N+衬底232之上。使用传统离子注入技术在外延层234的上部形成在P型导电的体区222和N型导电的源极区228。由体区222和衬底232限定的部分外延层234通常被称作漂移区。漂移区和衬底232形成FET的漏极区。沟槽210延伸进入外延层234并在漂移区中终止。可替换地，沟槽210可以更深地延伸以在衬底232中终止。在该实施例中，栅电介质层218沿沟槽侧壁形成，而在前面的步骤中，第三绝缘层112被去除。使用已知技术在沟槽210中TBD216和栅电介质层218之上形成凹进的栅电极220。体区222可以在形成沟槽210之前或在形成栅电极220之后形成，或者在该处理的其他阶段形成。
[0079]图2中的截面对应于一个实施例，其中使用了具有带状且彼此平行延伸的源极区228和沟槽210的开口单元(open cell)结构。在该实施例中，使用传统技术沿源极带间断或连续地形成P型导电的重体区(heavy body region) 230。使用已知技术在体区222中形成重体区230。在该结构上形成电介质层(例如，BPSG)，然后图样化。在回流处理之后，电介质层形成在沟槽210上延伸的电介质穹224。电接触源极区228和重体区230的上部互连层226 (例如包括金属)可以在整个结构之上形成。也可以形成后部的漏极互连层(未示出)来接触衬底232的后部。本发明的方法不局限于开口单元结构。对本领域的技术人员来说，由于本公开，在闭口单元结构中实施本发明是显而易见的。
[0080]如图1C-1D所示，第二绝缘层106在沟槽形成和沟槽角变圆处理的过程中覆盖并保护第一氧化阻挡层104。通过保留第一氧化阻挡层104，防止了在形成TBD116的过程中在表面108上形成厚电介质。基于很多原因，这都是有利的。在表面108上没有厚电介质大大地降低了多晶硅空穴的可能性，从而提高了制造产量。并且，不需要从台面结构表面上去除厚电介质，从而减少了处理步骤的数量并消除了沿上部沟槽侧壁去除部分栅电介质的可能性。此外，在台面结构表面上没有厚电介质减少了体注入处理中的易变性，从而允许更好地控制注入特性并减少晶体管的电参数中的变化。
[0081]图1A-1I描述的处理和图2中示出的沟槽栅FET结构也可以与其他器件结构有利地集成。例如，图3示出了根据本发明的另一实施例的单片集的成沟槽栅FET和通常被称作SynchFET的肖特基二极管的截面示意图。
[0082]在图3中，N型外延层334位于高掺杂N+型衬底332之上。多个沟槽310延伸至外延层334中的预定深度。薄于TBD316的栅电介质318衬在沟槽310的侧壁上。栅电极320嵌入在每个沟槽310中。在一个实施例中，栅电极320包括多晶硅。电介质盖324在FET区中的每个栅电极320之上延伸。
[0083]P型体区322位于FET区中的毗邻沟槽310之间并沿沟槽侧壁延伸。高掺杂N+型源极区328直接位于体区322之上毗邻沟槽侧壁。源极区328垂直重叠栅电极320。在一个实施例中，体区322和源极区328形成在外延层334的上部。当沟槽栅MOSFET导通时，垂直通道沿沟槽侧壁形成在每个源极区328和外延层334之间的体区322中。
[0084]在图3中，在FET和肖特基区之上形成共形阻挡层338。如可以看到的，阻挡层338在肖特基区中基本上是平的，并且在FET区中在电介质盖324之上延伸。导电层326(例如包括铝)形成在阻挡层338上。导电层326和阻挡层338形成源极互连。在FET区中，源极互连电接触重体区330和源极区328，但与栅电极320绝缘。在肖特基区中，源极互连接触毗邻沟槽之间的台面结构表面的地方形成了肖特基接触。因此，互连层326用作肖特基区中的肖特基二极管的阳极电极并且作为FET区中的FET的源极互连。互连层326还接触肖特基区中的栅电极320。因此，肖特基区中的栅电极320在操作期间电偏压至源电势。接触衬底332的后部互连(未示出)用作FET区中的漏极互连并用作肖特基区中的阴极电极。图IA-1I中描述的处理可以用来形成FET和肖特基区中的TBD116。用于形成肖特基区中基本平坦表面的处理步骤在2007年5月11日提交的普通转让专利申请第11/747,847号标题为“Structure and Method for Forming a Planar Schottky Contact”中描述,其全部内容通过引用结合于此。
[0085]尽管使用沟槽栅MOSFET实施例对本发明进行了描述，但是由于本公开，在具有厚的底部电介质的其他栅结构中以及其他类型的功率器件中实现本发明对于本领域的技术人员来说是显而易见的。例如，厚的底部电介质可以在仅包括图3的肖特基二极管的结构中实施。作为另一示例，图4A-4M示出了在形成具有根据本发明的实施例形成的TBD的屏蔽栅沟槽FET的制造过程中的各个步骤的截面视图。
[0086]图4A和4B描述了硬掩模401的形成和图样化,并且对应于前面描述的图1A和1B，因此在此不再具体描述。在图4C中，传统的各向异性蚀刻可以用来形成延伸进入半导体区400的沟槽410。沟槽410可以比非屏蔽栅实施例中的沟槽更深地延伸进入半导体区400以容纳屏蔽电极。如图4C所示，第二绝缘层406的顶层可以在沟槽蚀刻处理过程中去除，从而减少第二绝缘层406的厚度。在沟槽410比图1C中的沟槽110更深地延伸的情况下，图4A中的第二绝缘层406可以形成为比图1A中的第二绝缘层106更厚以保证在形成沟槽410之后至少一部分第二绝缘层406被保留。
[0087]在图4D中，沟槽410的底部角以类似于参考图1D所描述的方式被变圆以减少缺陷密度。在图4E中，使用已知的技术来形成屏蔽电介质440以覆盖沟槽410的侧壁和底部。在形成屏蔽电介质440之后，沿沟槽410的侧壁和硬掩模401的边缘的基本垂直的轮廓可能是所期望的。因此，根据屏蔽电介质440的期望厚度，在图4D所示的角变圆处理的过程中，沟槽410的侧壁可以相应地被凹进。
[0088]在图4F中，第二氧化阻挡层414以类似于参考图1F所示的方式沿沟槽410的侧壁和底部形成在屏蔽电介质440之上以及形成在硬掩模401之上。在图4G中，以类似于参考图1G所示的方式，沿沟槽410的底部，从硬掩模401的表面去除部分第二氧化阻挡层414。
[0089]在图4H中，以类似于参考图1H所描述的方法，沿去除了第二氧化阻挡层414的沟槽底部形成厚的底部电介质(TBD) 442。在图41中，执行传统蚀刻处理以从沟槽410的侧壁去除第二氧化阻挡层414。在一个实施例中，第二氧化阻挡层414包括氮化硅，并且使用传统氮化硅蚀刻处理被去除。
[0090]在图4J中，使用已知技术在TBD442上在沟槽410的下部中形成屏蔽电极444。在一个实施例中，屏蔽电极444包括掺杂或非掺杂多晶硅。多晶硅可以沉积在沟槽410中，然后使用标准蚀刻处理被蚀刻以使多晶硅凹进在沟槽410的下部中。尽管在传统的屏蔽栅沟槽FET处理中，通常形成厚氧化物以在多晶硅深凹进蚀刻的过程中保护台面结构的表面，由于先前形成的第一氧化阻挡层404在多晶硅深凹进蚀刻的过程中有利地保护了台面结构表面408而消除了在台面结构表面上形成这样的厚氧化物的需求。第二绝缘层406在多晶硅凹进蚀刻处理过程中可以被完全去除。
[0091]在图4K中，极间电介质(IED)层446形成在屏蔽电极444之上。在一个实施例中，IED层446包括氧化物并且使用标准CVD和蚀刻技术形成。该氧化物可以沉积在沟槽410中，并且使用标准干蚀刻和/或湿蚀刻来蚀刻该氧化物以在屏蔽电极444上形成IED层446。在一个实施例中，仅有利地使用干蚀刻来使沉积的氧化物凹进。在传统的用于形成IED层的处理中，在使用CVD处理沉积氧化物之后，所沉积的氧化物通常需要被深凹进成沟槽，因此既需要干蚀刻处理也需要湿蚀刻处理。然而，因为存在保护台面结构表面408的第一氧化阻挡层404 (例如，包括氮化硅)，所以可以仅使用干蚀刻来执行沉积氧化物的深凹进。因为干蚀刻比湿蚀刻更可控，所以采用干蚀刻是有利的，从而得到更统一的IED层。蚀刻处理也可以沿沟槽410的上侧壁去除屏蔽电极440。
[0092]在图4L中，栅电介质层448沿沟槽410的上侧壁形成。在一个实施例中，栅电介质层448包括厚度在100-700A的范围内的氧化物，并且使用传统技术形成。在一些实施例中，栅电介质层448薄于屏蔽电介质440。
[0093]在图4M中，栅电极450形成在沟槽410中，在IED层446之和栅电介质层448之上。在一个实施例中，栅电极450包括掺杂或非掺杂多晶娃,并使用传统技术形成。干蚀刻处理可以用来去除在台面结构区上延伸的部分多晶硅。蚀刻处理可以使栅电极450凹进到半导体区400的表面408以下。
[0094]如在图4C-4D中所示，第二绝缘层406在沟槽形成和沟槽角变圆处理的过程中覆盖并保护第一氧化阻挡层404。第一氧化阻挡层404进而防止在形成TBD442期间在表面408上形成厚电介质。第一氧化阻挡层404还在图4J所描述的多晶硅深凹进蚀刻过程中保护台面结构表面408。此外，在图4J和4K所示的形成IED446中，在深氧化物凹进过程中存在第一氧化阻挡层404使得仅使用干蚀刻处理(与传统技术中的既使用干蚀刻又使用湿蚀刻不同)成为可能，因此实现形成统一的IED。在一个实施例中，在形成IED层446之后，使用传统蚀刻处理去除第一氧化阻挡层404。在其他实施例中，不去除第一氧化阻挡层404，直到形成栅电介质448或形成栅电极450之后。
[0095]而且，与沿沟槽底部和沿下沟槽侧壁的电介质层同时形成的传统屏蔽栅结构不同，与沿下沟槽侧壁形成的屏蔽电介质440分开地形成沿沟槽底部的TBD442。这就使得这些电介质区中的每一个都能够被独立设计以实现期望的器件特性。例如，在屏蔽电极444依赖于源极电势的情况下，屏蔽电介质440可以被制造的更薄用来改善电荷平衡，其进而可以使得对于相同的击穿电压特性而增加漂移区中的掺杂浓度(从而减少导通电阻)。可替换地，在屏蔽电极444依赖于栅极电势的情况下，在FET导通时，可以在漂移区中沿下沟槽侧壁形成聚集区。聚集区进而有助于减少晶体管的导通电阻。通过使用薄屏蔽电介质440，可以加强聚集效应，而厚电介质层可以被用作TBD442来最小化栅漏电容。在另一屏蔽电极444依赖于漏极的变型中，通常呈现在屏蔽电介质440 (屏蔽电极444依赖于源极电势)两端的高电压被消除，因此可以使用更薄的屏蔽电介质440而不用考虑屏蔽电介质击穿。在期望高电压FET并且屏蔽电极444依赖于源极电势的另一实施例中，屏蔽电极440可以被制成与所需要的一样厚来保证屏蔽电介质440承受高电压。将屏蔽电极444依赖于源、漏或栅极电势之一的技术在本领域是已知的。注意，本发明不局限于上述的屏蔽电极偏压、屏蔽电介质厚度以及漂移区掺杂浓度的组合。其他组合也可以取决于设计目的和目标应用。
[0096]参考回图4M，随着屏蔽电极444和栅电极450的形成，屏蔽栅沟槽FET的其他部分可以使用多种已知技术中的任一种来形成。图5示出了根据本发明的这样的屏蔽栅沟槽FET结构的截面视图。
[0097]在图5中，N型外延层位于高掺杂N+型衬底532上。P型导电的体区522和N型导电的源极区528使用传统离子注入技术形成在外延层534的上部。由体区522和衬底532限定的外延层534的部分形成通常所称的漂移区。沟槽510延伸进入外延层534并终止在漂移区。在可选实施例中，沟槽510可以延伸穿过漂移区并终止在衬底532中。沿沟槽510的底部形成TBD542，以及沿毗邻屏蔽电极544的沟槽510的下侧壁形成屏蔽电介质540。沿毗邻栅电极550的上沟槽侧壁形成栅电介质层548。IED层546形成在屏蔽电极544和栅电极550之间。
[0098]图5中的截面图对应于使用了具有带状并彼此平行延伸的源极区528和沟槽510的开口单元结构。在该实施例中，使用传统技术来沿源极带间断地或连续地形成P型导电的重体区530。电介质穹524在沟槽和部分源极区528上延伸。接触源极区528的顶部源互连层526 (例如包括金属)可以形成在该结构之上。接触衬底532的后部的后部漏极互连层(例如包括金属)可以被形成。本发明的结构和方法不局限于开口单元结构。由于本公开，对于本领域的技术人员来说，在闭口单元结构中实施本发明是显而易见的。
[0099]图4A-4M中描述的处理和图5中示出的屏蔽栅沟槽FET结构也可以有利地与其他器件结构集成。例如，图6示出了根据本发明的另一实施例的单片集成的屏蔽栅沟槽FET和肖特基二极管的截面示意图。
[0100]在图6中，N型外延层634位于高掺杂N+型衬底632上。多个沟槽610在漂移区(由衬底632和体区622限定)中延伸到预定深度，或可选地延伸进入并终止在衬底532中。屏蔽电极644嵌入在每个沟槽610中，并通过TBD642和屏蔽电介质640与外延层634绝缘。栅电极650形成在每个沟槽610的上部并且通过栅电介质648绝缘。栅电极650和屏蔽电极644通过IED层646隔离。在一个实施例中，肖特基区中的沟槽610可以仅包含单个电极(例如,屏蔽电极644或栅电极650)，而FET区中的沟槽610包含屏蔽电极644和栅电极650。这可以通过在形成栅电极和屏蔽电极的步骤过程中使用传统掩模技术来实现。
[0101]P型体区622在FET区中的毗邻沟槽610之间横向延伸，并且沿沟槽侧壁垂直延伸。高掺杂N+型源极区628毗邻沟槽侧壁直接位于体区622之上。源极区628垂直覆盖栅电极650。当沟槽栅MOSFET导通时，在每个源极区628和外延层634之间沿沟槽侧壁在体区622中形成垂直沟道。
[0102]在图6中，在FET和肖特基区上形成共形的阻挡层638。如可以看出的，阻挡层638在肖特基区中基本上为平的，并在FET区中在电介质盖624上延伸。导电层626形成在阻挡层638之上。导电层626和阻挡层638形成了上部互连，其电接触重体区630和源极区628，但是与FET区中的栅电极650绝缘。在肖特基区中，肖特基接触形成为上部互连接触毗邻沟槽之间的台面结构表面。因此，上部互连作为肖特基区中的肖特基二极管的阳极电极，并且作为FET区中的FET的源极互连。后部互连(未示出)接触衬底632，因此作为肖特基区中的阴极电极并作为FET区中的源极互连。
[0103]注意，尽管通过图2、3、5和6描述的实施例示出了 n沟道FET，但是通过倒转各个半导体区的极性也可以获得P沟道FET。此外，在区200、300、500、600都是在衬底上延伸的外延层的实施例中，得到衬底和外延层都具有相同导电类型的M0SFET，以及得到衬底具有与外延层相反导电类型的IGBT。
[0104]尽管上面示出并描述了多种特定实施例，但是本发明的实施例不局限于此。例如，应该理解在不背离本发明的前提下，示出并描述的结构的掺杂极性可以被倒转和/或各种元件的掺杂浓度可以被改变。同样，上述的各种实施例可以以硅、金刚砂、砷化镓、氮化镓、钻石或其他半导体材料实现。此外，在不背离本发明的范围的条件下，本发明的一个或多个实施例的特性可以与本发明的其他实施例的一个或多个特性相结合。
[0105]因此，本发明的范围不应该参照上述说明来确定而应该参照所附权利要求连同其全部等同物来确定。
【权利要求】
1.一种形成包括沟槽栅FET的半导体结构的方法，所述方法包括: 使用掩模在半导体区中形成多个沟槽，所述掩模包括:(i)所述半导体区的表面上的第一绝缘层，(ii)所述第一绝缘层上的第一氧化阻挡层，以及(iii)所述第一氧化阻挡层上的第二绝缘层；以及 沿每个所述沟槽的底部形成厚的底部电介质(TBD)，所述第一氧化阻挡层防止在形成所述TBD的过程中沿所述半导体区的所述表面形成电介质层。
2.根据权利要求1所述的方法，其中，在形成所述多个沟槽之后，所述第二绝缘层的至少一部分被保留在所述第一氧化阻挡层上并保护所述第一氧化阻挡层。
3.根据权利要求1所述的方法，其中，所述第二绝缘层厚于所述第一绝缘层。
4.根据权利要求1所述的方法，其中，所述半导体区包括硅，以及所述TBD是通过使用硅的局部氧化(LOCOS)处理氧化所述硅来形成的。
5.根据权利要求1所述的方法，还包括: 形成沿每个沟槽的相对侧壁延伸但沿每个沟槽的底部不连续的第二氧化阻挡层，所述第二氧化阻挡层防止在形成所述TBD的过程中沿每个沟槽的所述相对侧壁形成电介质层。
6.根据权利要求5所述的方法，还包括: 在形成所述第二氧化阻挡 层之前，沿所述相对侧壁以及沿每个沟槽的所述底部形成第三绝缘层。
7.根据权利要求5所述的方法，其中，所述第一绝缘层和所述第二绝缘层包括氧化物。
8.根据权利要求7所述的方法，其中，所述第一氧化阻挡层和所述第二氧化阻挡层包括氮化物。
9.根据权利要求1所述的方法，还包括: 在形成所述多个沟槽之后，使每个沟槽的底部角变圆。
10.根据权利要求9所述的方法，其中，所述半导体区包括硅，以及使用硅蚀刻处理使每个沟槽的所述底部角变圆，其中，所述第二绝缘层在所述硅蚀刻处理过程中保护所述第一氧化阻挡层。
11.根据权利要求1所述的方法，还包括: 在每个沟槽中在所述TBD上并与所述TBD接触地形成栅电极。
12.根据权利要求11所述的方法，其中所述沟槽栅FET形成在所述半导体结构的一个或多个FET区中，以及所述半导体结构还包括一个或多个肖特基区，所述方法还包括: 在所述一个或多个FET区中: 在所述半导体区中形成体区；以及 在所述体区中毗邻每个沟槽形成多个源极区。
13.根据权利要求12所述的方法，还包括: 在所述一个或多个FET区中以及在所述一个或多个肖特基区中形成互连层，所述互连层接触在所述一个或多个肖特基区中的毗邻沟槽之间的台面结构表面以形成肖特基接触，所述互连层还接触在所述一个或多个FET区中的各所述源极区。
14.一种形成包括沟槽栅FET的半导体结构的方法，所述方法包括: 使用掩模在半导体区中形成多个沟槽，所述掩模包括:(i)所述半导体区的表面上的第一氧化物层，(ii)所述第一氧化物层之上的第一氮化物层，以及(iii)所述第一氮化物层之上的第二氧化物层； 沿所述多个沟槽中的每一个的相对侧壁和底部形成第三氧化物层； 沿每个沟槽的所述相对侧壁在所述第三氧化物层上形成氮化物隔离物；以及使硅氧化以沿每个沟槽的所述底部形成厚的底部氧化物(TBO)，所述第一氮化物层在所述使硅氧化的过程中防止沿所述半导体区的所述表面形成氧化物，以及所述氮化物隔离物在所述使硅氧化的过程中防止沿每个沟槽的所述相对侧壁形成氧化物。
15.根据权利要求14所述的方法，其中，在形成所述多个沟槽之后，所述第二氧化物层的至少一部分被保留在所述第一氮化物层上并保护所述第一氮化物层。
16.根据权利要求14所述的方法，还包括: 在形成所述多个沟槽之后，使每个沟槽的底部角变圆。
17.根据权利要求16所述的方法，其中，所述半导体区包括硅，以及使用硅蚀刻处理使每个沟槽的所述底部角变圆，其中所述第二氧化物层在所述硅蚀刻处理过程中保护所述第一氮化物层。
18.根据权利要求14所述的方法，还包括: 沿每个沟槽的所述相对侧壁去除所述氮化物隔离物以及所述第三氧化物层； 沿每个沟槽的 所述相对侧壁形成栅氧化物层；以及 在每个沟槽中在所述TBO上形成栅电极并且所述栅电极与所述TBO接触。
19.根据权利要求18所述的方法，其中所述沟槽栅FET形成在所述半导体结构的一个或多个FET区中，以及所述半导体结构还包括一个或多个肖特基区，所述方法还包括: 在所述一个或多个FET区中: 在所述半导体区中形成体区；以及 在所述体区中毗邻每个沟槽形成多个源极区。
20.根据权利要求19所述的方法，还包括: 在所述一个或多个FET区中以及在所述一个或多个肖特基区中形成互连层，所述互连层接触在所述一个或多个肖特基区中的毗邻沟槽之间的台面结构表面以形成肖特基接触，所述互连层还接触在所述一个或多个FET区中的各所述源极区。
【文档编号】H01L21/283GK103762179SQ201410005313
【公开日】2014年4月30日 申请日期:2009年6月22日 优先权日:2008年6月20日
【发明者】潘南西, 克里斯托弗·劳伦斯·雷克塞尔 申请人:飞兆半导体公司