半导体装置制造方法
【专利摘要】本发明提供能够实现开关动作高速化的半导体装置，包括第一～第五半导体区域、多个控制电极、多个导电部、第一、第二绝缘膜、第一、第二电极。多个控制电极在第一半导体区域相互分离地设置。多个导电部设置在第一控制电极和第二控制电极之间。第二半导体区域设置在第一半导体区域。第三半导体区域设置在第二半导体区域。第四半导体区域设置在第一及第二半导体区域之间。第五半导体区域设置在第一半导体区域的与第二半导体区域相反的一侧。第一绝缘膜设置在各个控制电极与第一～第四半导体区域之间。第二绝缘膜设置在各个导电部与第一、第二及第四半导体区域之间。第一电极与第二、第三半导体区域及多个导电部导通。第二电极与第五半导体区域导通。
【专利说明】半导体装置
[0001]本申请享受以日本专利申请2013-206742号(申请日:2013年10月I日)为基础申请的优先权。本申请参照该基础申请，将基础申请的全部内容包括在内。
【技术领域】
[0002]本发明的实施方式涉及半导体装置。
【背景技术】
[0003]近年来，作为对高耐压、大电流进行控制的功率半导体装置，广泛使用IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极晶体管)。IGBT通常用作开关元件。在IGBT的半导体装置中，希望实现开关动作的进一步的高速化。
【发明内容】
[0004]本发明的实施方式提供一种能够实现开关动作的高速化的半导体装置。
[0005]实施方式的半导体装置包括第一半导体区域、多个控制电极、多个导电部、第二半导体区域、第三半导体区域、第四半导体区域、第五半导体区域、第一绝缘膜、第二绝缘膜、第一电极、第二电极。
[0006]所述第一半导体区域为第一导电型的区域。
[0007]所述多个控制电极设置在所述第一半导体区域之上，在第一方向上相互分离。
[0008]所述多个导电部设置在所述多个控制电极当中的第一控制电极和与所述第一控制电极相邻的第二控制电极之间。
[0009]所述第二半导体区域为设置在所述第一半导体区域之上的第二导电型的区域。
[0010]所述第三半导体区域为设置在所述第二半导体区域之上的第一导电型的区域。
[0011]所述第四半导体区域为设置在所述第一半导体区域和所述第二半导体区域之间的第一导电型的区域。
[0012]所述第五半导体区域为设置在所述第一半导体区域的与所述第二半导体区域相反的一侧的第二导电型的区域。
[0013]所述第一绝缘膜设置在所述多个控制电极的每个与所述第一半导体区域、所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域之间。
[0014]所述第二绝缘膜设置在所述多个导电部的每个与所述第一半导体区域、所述第二半导体区域以及所述第四半导体区域之间。
[0015]所述第一电极与所述第二半导体区域、所述第三半导体区域以及所述多个导电部导通。
[0016]所述第二电极与所述第五半导体区域导通。
【专利附图】
【附图说明】
[0017]图1是例示第一实施方式的半导体装置的结构的示意剖视图。
[0018]图2是例示第二实施方式的半导体装置的结构的示意剖视图。
[0019]图3是例示第三实施方式的半导体装置的结构的示意剖视图。
[0020]图4是例示第四实施方式的半导体装置的结构的示意剖视图。
[0021]图5是例示第五实施方式的半导体装置的结构的示意剖视图。
[0022]图6是例示第六实施方式的半导体装置的结构的示意剖视图。
[0023]图7是例示第七实施方式的半导体装置的结构的示意剖视图。
[0024]图8是例示第八实施方式的半导体装置的结构的示意剖视图。
[0025]图9是例示第九实施方式的半导体装置的结构的示意剖视图。
[0026]图10是例示第十实施方式的半导体装置的结构的示意剖视图。
【具体实施方式】
[0027]下面，基于【专利附图】
【附图说明】本发明的实施方式。此外，附图是示意图或概念图，各部分的厚度与宽度之间的关系、部分之间的大小的比率等不一定与实物相同。另外，即使是表示相同的部分的情况下，在附图中也有时相互的尺寸、比率不同。
[0028]另外，在本申请的说明书和各附图中，对于与在之前的附图中已经说明过的要素相同的要素，标注同一附图标记，适当省略详细的说明。
[0029]另外，在下面的说明中，η+、η、ιΓ以及P+、P、pi勺表述表示各导电型的杂质浓度的相对高低。S卩，表示n+与η相比η型的杂质浓度较高，η_与η相比η型的杂质浓度较低。另外，表示P +与P相比P型的杂质浓度较高，ρ_与P相比P型的杂质浓度较低。
[0030]在下面的说明中，作为一个例子，列举了第一导电型为η型，第二导电型为P型的具体例子。
[0031](第一实施方式)
[0032]图1是例示第一实施方式的半导体装置的结构的示意剖视图。
[0033]如图1所示，本实施方式的半导体装置110具备η_型基极区域(第一半导体区域)
1、多个栅电极(控制电极)6、多个导电部12、ρ型基极区域(第二半导体区域)2、η++型发射极区域(第三半导体区域)3、η型势垒(barrier)区域(第四半导体区域)13、p+型集电极区域(第五半导体区域)8、栅极绝缘膜(第一绝缘膜)5、发射极绝缘膜(第二绝缘膜)11、发射电极(第一电极)9、集电极(第二电极)14。半导体装置110例如为IGBT。
[0034]在下面说明的实施方式中，将连接n_型基极区域I和ρ型基极区域2的方向作为Z方向，将与Z方向正交的方向中的一个方向作为X方向，将与Z方向及X方向正交的方向作为Y方向。
[0035]多个栅电极6设置在ιΓ型基极区域I之上。多个栅电极6在X方向上相互分离地设置。在图1中示出了 2个栅电极6，但是也可以是，在半导体装置110中设置更多的栅电极6。在下面的说明中，将多个栅电极6当中相邻的2个栅电极称为第一栅电极61以及第二栅电极62。栅电极6例如在Y方向上延伸。
[0036]栅电极6形成在栅极沟槽(gate trench)4中，所述栅极沟槽4贯穿ρ型基极区域2以及η型势垒区域13，形成至η—型基极区域I的中途。通过栅极沟槽4，在ρ型基极区域
2、η型势垒区域13以及η_型基极区域I构成凹部。
[0037]栅电极6例如使用添加有杂质的半导体材料(例如多晶硅)。栅电极6也可以使用金属。
[0038]多个导电部12设置在第一栅电极61和第二栅电极62之间。在图1所示的例子中，在第一栅电极61和第二栅电极62之间设置有2个导电部12。导电部12例如在Y方向上延伸。
[0039]导电部12也可以设置3个以上。在下面的说明中，在设置有η个(η为正整数)导电部12的情况下,从第一栅电极61朝向第二栅电极62而依次称为第一导电部121、第二导电部122、......、第η导电部12η。在图1所不的例子中，与第一栅电极61相邻地设置第一导电部121,与第二栅电极62相邻地设置第二导电部122。
[0040]导电部12形成在发射极沟槽10中，所述发射极沟槽10贯通ρ型基极区域2以及η型势垒区域13，形成至η_型基极区域I的中途。通过发射极沟槽10，在ρ型基极区域2、η型势垒区域13以及η_型基极区域I构成凹部。
[0041]在本实施方式中，发射极沟槽10的深度(Ζ方向的长度)与栅极沟槽4的深度(Ζ方向的长度)实质相等。在下面的说明中，“实质相等”除了包括完全相等的情况之外，还包括在制造上的误差范围内相等的情况。在本实施方式中，栅电极6的下端6b在Z方向上的位置与导电部12的下端12b在Z方向上的位置实质相等。
[0042]导电部12例如使用添加有杂质的半导体材料(例如多晶硅)。导电部12也可以使用金属。在半导体装置110中，η个导电部12的组和I个栅电极6在X方向上交替地配置。
[0043]ρ型基极区域2设置在η—型基极区域I之上。ρ型基极区域2设置在栅电极6和导电部12之间、以及多个导电部12之间。在图1所示的例子中，ρ型基极区域2设置在第一栅电极61和第一导电部121之间、第一导电部121和第二导电部122之间、以及第二导电部122和第二栅电极62之间。
[0044]η+ +型发射极区域3设置在ρ型基极区域2之上。η+ +型发射极区域3设置在ρ型基极区域2的一部分之上且栅电极6侦U。
[0045]η型势垒区域13设置在η_型基极区域I和ρ型基极区域2之间。在图1所示的例子中，η型势垒区域13设置在第一栅电极61和第一导电部121之间、第一导电部121和第二导电部122之间、以及第二导电部122和第二栅电极62之间。
[0046]ρ +型集电极区域8设置在η_型基极区域I的与ρ型基极区域2相反的一侧。在P +型集电极区域8和η—型基极区域I之间也可以设置有η +型缓冲区域7。η—型基极区域I隔着η +型缓冲区域7层叠在P+型集电极区域8之上。
[0047]栅极绝缘膜5设置在多个栅电极6的每个与η_型基极区域1、ρ型基极区域2、η + +型发射极区域3及η型势垒区域13之间。栅极绝缘膜5设置在栅极沟槽4的内壁。栅电极6隔着栅极绝缘膜5设置在栅极沟槽4内。栅极绝缘膜5例如使用氧化硅、氮化硅。
[0048]发射极绝缘膜11设置在多个导电部12的各个导电部与η—型基极区域1、ρ型基极区域2及η型势垒区域13之间。发射极绝缘膜11设置在发射极沟槽10的内壁上。导电部12隔着发射极绝缘膜11设置在发射极沟槽10内。发射极绝缘膜11例如使用氧化硅、氮化硅。
[0049]发射电极9与ρ型基极区域2、η++型发射极区域3以及多个导电部12导通。发射电极9例如设置在由η_型基极区域1、ρ型基极区域2、η + +型发射极区域3、η型势垒区域13、ρ +型集电极区域8、栅电极6、导电部12构成的结构体之上的、例如整个面。
[0050]在栅电极6的上表面设置有栅极绝缘膜5。因此，发射电极9隔着栅极绝缘膜5设置在栅电极6之上，不与栅电极6导通。另一方面，在导电部12的上表面没有设置发射极绝缘膜11。因此，发射电极9与导电部12的上表面接触，与导电部12导通。另外，发射电极9与多个导电部12之间的ρ型基极区域2接触。
[0051]集电极14与p+集电极区域8导通。集电极14例如设置在由n_型基极区域1、ρ型基极区域2、n++型发射极区域3、n型势垒区域13、p+型集电极区域8、栅电极6、导电部12构成的结构体之下的、例如整个面。
[0052]在本实施方式的半导体装置110中，n_型基极区域l、p型基极区域2、n++型发射极区域3、η型势垒区域13、p+型集电极区域8、η +型缓冲区域7中例如使用掺入有杂质的娃(掺杂娃(doped silicon))。
[0053]n_型基极区域I的杂质浓度例如为I X 113CnT3以上I X 1015cm_3以下的程度。η型势垒区域13的杂质浓度比η_型基极区域I的杂质浓度高。η型势垒区域13的杂质浓度例如为IXlO17cnT3以下的程度。η++型发射极区域3的杂质浓度比η_型基极区域I的杂质浓度以及η型势垒区域13的杂质浓度高。η+ +型发射极区域3的杂质浓度例如为IXlO18cnT3以上IXlO21cnT3以下的程度。
[0054]ρ型基极区域2的杂质浓度例如为I X 117CnT3以上I X 118CnT3以下的程度。ρ +型集电极区域8的杂质浓度比ρ型基极区域2的杂质浓度高。P+型集电极区域8的杂质浓度例如为IXlO17Cnr3以上IXlO19Cnr3以下的程度。
[0055]多个栅电极6在X方向上的间隔(中心间距离)例如为I μ m以上20 μ m以下的程度。栅电极6的宽度例如为0.5μπι以上2.Ομ--以下的程度。以发射电极9的下表面9b为基准，到栅电极6的下端6b为止的长度例如为I μ m以上6 μ m以下的程度。以发射电极9的下表面9b为基准，到导电部12的下端12b为止的长度例如为I μ m以上6 μ m以下的程度。
[0056]第一栅电极51与第一导电部121在X方向上的间隔(中心间距离)例如为Ιμπι以上6μπ?以下的程度。多个导电部12在X方向上的间隔(中心间距离)例如为Ιμ--以上6ym以下的程度。导电部12的宽度例如为0.5 μ m以上2.0 μ m以下的程度。
[0057]以发射电极9的下表面9b为基准，到n_型基极区域I的下端Ib为止的长度例如为50 μ m以上500 μ m以下的程度。以发射电极9的下表面9b为基准，到ρ型基极区域2的下端2b为止的长度例如为0.5 μ m以上5.0 μ m以下的程度。以发射电极9的下表面9b为基准，到η + +型发射极区域3的下端3b为止的长度例如为2.0 μ m以下的程度。η型势垒区域13在Z方向上的长度例如为0.5 μ m以上6 μ m以下的程度。
[0058]P+集电极区域8的厚度(Z方向上的长度)例如为0.Ιμπι以上3.Ομπι以下的程度。η +型缓冲区域7的厚度(Ζ方向上的长度)例如为30 μ m以下的程度。
[0059]接着，说明本实施方式的半导体装置110的动作。
[0060]若在集电极14被施加高电位、发射电极9被施加比集电极14的电位低的低电位的状态下，对栅电极6施加阈值以上的栅极电位，则在ρ型基极区域2的与栅极绝缘膜5的界面附近形成反转层(通道)。
[0061]例如，对发射电极9施加接地电位或者负电位，对栅电极6施加正电位。对集电极14施加比栅电极6高的正电位。由此，电子从n++型发射极区域3经由通道而被注入ρ型基极区域2，成为导通(ON)状态。
[0062]此时,空穴(electron hole)还从ρ +型集电极区域8向n_型基极区域I注入。被注入n_型基极区域I的空穴经过ρ型基极区域2从η + +型发射极区域3向发射电极9流动。
[0063]在半导体装置110中，在处于导通状态时，空穴从ρ +型集电极区域8向η_型基极区域I注入，产生电导率调制(conductivity modulat1n),从而n_型基极区域I的电阻得以降低。
[0064]另一方面，若对栅电极6施加比阈值低的栅极电位，则在P型基极区域2的与栅极绝缘膜5的界面附近不形成通道，成为截止状态。
[0065]在截止状态下，将n_型基极区域I所产生的空穴从多个导电部12之间的ρ型基极区域2向发射电极9高效排出。由此，通过截止状态下的高电场，高效地去除η—型基极区域I所广生的空穴，提闻破坏耐量。
[0066]在本实施方式的半导体装置110中，由于在ρ型基极区域2的正下方设置有η型势垒区域13，所以在导通状态下，促进η—型基极区域I的载流子的蓄积。由此，改善了若集电极-发射极间饱和电压Vra (sat/变低则断开损失Etjff增加的、所谓的折中(Trade-off)的问题。另外，在半导体装置110中，在第一栅电极61和第二栅电极62之间设置有与发射电极9导通的多个导电部12，所以在ρ型基极区域2的导电部12侧不形成通道。因此，与在多个沟道的全部中设置栅电极6的情况相比，通道容量降低，实现了开关动作速度的提高。
[0067](第二实施方式)
[0068]接着，说明第二实施方式的半导体装置。
[0069]图2是例示第二实施方式的半导体装置的结构的示意剖视图。
[0070]如图2所示，在本实施方式的半导体装置120中，就栅电极6和导电部12之间的间隔与多个导电部12之间的间隔的均衡关系而言，不同于半导体装置110。此外的结构与半导体装置I1相同。
[0071]在半导体装置120中，多个导电部12在X方向上的间隔W2比第一栅电极61和多个导电部12当中与第一栅电极61相邻的第一导电部121在X方向上的间隔Wl大。在此，在导电部12为3个以上的情况下，多个导电部12的间隔当中至少I个间隔比第一栅电极61和第一导电部121的间隔Wl大即可。
[0072]在这样的半导体装置120中，在施加反向偏置电压时，与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12之间产生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，由此抑制了电流向特殊部位集中。在半导体装置120中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0073](第三实施方式)
[0074]接着，说明第三实施方式的半导体装置。
[0075]图3是例示第三实施方式的半导体装置的结构的示意剖视图。
[0076]如图3所示，在本实施方式的半导体装置130中，就栅电极6和导电部12之间的η型势垒区域13的杂质浓度与多个导电部12之间的η型势垒区域13的杂质浓度的均衡关系而言，不同于半导体装置110。此外的结构与半导体装置110相同。
[0077]在半导体装置130中，η型势垒区域13具有设置在多个导电部12之间的第一部分131和设置在第一栅电极61和第一导电部121之间的第二部分132。另外,第一部分131的杂质浓度比第二部分132的杂质浓度高。在此，在导电部12为3个以上的情况下，将多个导电部12之间当中的至少I个之间作为第一部分131即可。
[0078]第一部分131的杂质浓度例如为IX 118CnT3以下的程度。第二部分132的杂质浓度例如为lX1017cm_3以下的程度。
[0079]在这样的半导体装置130中，在施加反向偏置电压时，与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12之间产生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，由此抑制了电流向特殊部位集中。在半导体装置130中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0080](第四实施方式)
[0081]接着，说明第四实施方式的半导体装置。
[0082]图4是例示第四实施方式的半导体装置的结构的示意剖视图。
[0083]如图4所示，在本实施方式的半导体装置140中，就栅电极6和导电部12之间的ρ型基极区域2的杂质浓度与多个导电部12之间的ρ型基极区域2的杂质浓度的均衡关系而言，不同于半导体装置110。此外的结构与半导体装置110相同。
[0084]在半导体装置140中，P型基极区域2具有设置在多个导电部12之间的第三部分23和设置在第一栅电极61和第一导电部121之间的第四部分24。另外，第三部分23的杂质浓度比第四部分24的杂质浓度低。在此，在导电部12为3个以上的情况下，将多个导电部12之间当中的至少I个之间作为第三部分23即可。
[0085]第三部分23的杂质浓度例如为I X 117CnT3以下的程度。第四部分24的杂质浓度例如为IXlO17Cnr3以上IXlO18Cnr3以下的程度。
[0086]在这样的半导体装置140中，在施加反向偏置电压时，与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12之间产生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，由此抑制了电流向特殊部位集中。在半导体装置140中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0087](第五实施方式)
[0088]接着，说明第五实施方式的半导体装置。
[0089]图5是例示第五实施方式的半导体装置的结构的示意剖视图。
[0090]如图5所示，在本实施方式的半导体装置150中，设置有3个以上的导电部12，这些导电部12的长度的均衡关系具有特征。此外的结构与半导体装置110相同。
[0091]在图5所示的例子中，多个导电部12具有与第一栅电极61相邻的第一导电部
121、与第二栅电极62相邻的第三导电部123以及设置在第一导电部121和第三导电部123之间的第二导电部122。另外，第二导电部122的深度(Ζ方向上的长度)Wt2比第一导电部121的深度(Z方向上的长度)Wtl以及第三导电部123的深度(Z方向上的长度)Wt3深。
[0092]在以发射电极9的下表面9b为基准的情况下，到第二导电部122的下端122b为止的长度比到栅电极6的下端6b为止的长度长。以发射电极9的下表面9b为基准，到第一导电部121的下端121b为止的长度与到栅电极6的下端6b为止的长度实质相等。另外，以发射电极9的下表面9b为基准，到第三导电部123的下端123b为止的长度与到栅电极6的下端6b为止的长度实质相等。
[0093]在半导体装置150中，不与栅电极6相邻的导电部12 (122)的深度比与栅电极6相邻的导电部12 (121、123)的深度深。此外，在不与栅电极6相邻的导电部12为多个的情况下，这些导电部12中的至少I个的深度比与栅电极6相邻的导电部12的深度深即可。
[0094]在这样的半导体装置150中，在施加反向偏置电压时，与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12之间发生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，由此抑制了电流向特殊部位集中。在半导体装置150中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0095](第六实施方式)
[0096]接着，说明第六实施方式的半导体装置。
[0097]图6是例示第六实施方式的半导体装置的结构的示意剖视图。
[0098]如图6所示，在本实施方式的半导体装置160中，就多个导电部12之间的层结构而言，不同于半导体装置110。此外的结构与半导体装置110相同。
[0099]在半导体装置160中，多个导电部12之间的ρ型基极区域2与ιΓ型基极区域I相接触。即，多个导电部12之间的ρ型基极区域2与η—型基极区域I之间没有设置η型势垒区域13。此外，在设置有3个以上的导电部12的情况下，在多个导电部12之间当中的至少I处，P型基极区域2与η—型基极区域I相接触即可。
[0100]在这样的半导体装置160中，刚施加反向偏置电压之后就从多个导电部12之间的P型基极区域2引出残留载流子，所以与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12之间发生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，抑制了电流向特殊部位集中。在半导体装置160中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0101](第七实施方式)
[0102]接着，说明第七实施方式的半导体装置。
[0103]图7是例示第七实施方式的半导体装置的结构的示意剖视图。
[0104]如图7所示，在本实施方式的半导体装置170中，就栅电极6和导电部12之间的η型势垒区域13的深度与多个导电部12之间的η型势垒区域13的深度的均衡关系而言，不同于半导体装置110。此外的结构与半导体装置110相同。
[0105]在半导体装置170中，η型势垒区域13具有设置在多个导电部12之间的第一部分131和设置在第一栅电极61与第一导电部121之间的第二部分132。另外,第一部分131的深度(Ζ方向上的长度)Wnl比第二部分132的深度(Z方向上的长度)Wn2深。在此，在导电部12为3个以上的情况下，将多个导电部12之间当中的至少I个之间作为第一部分131即可。
[0106]第一部分131的深度Wnl例如为6 μ m以下的程度。第二部分132的深度Wn2例如为I μ m以上5 μ m以下的程度。
[0107]在这样的半导体装置170中，在施加反向偏置电压时，与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12之间发生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，由此抑制了电流向特殊部位集中。在半导体装置170中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0108](第八实施方式)
[0109]接着，说明第八实施方式的半导体装置。
[0110]图8是例示第八实施方式的半导体装置的结构的示意剖视图。
[0111]如图8所示，在本实施方式的半导体装置180中，就栅电极6和导电部12之间的P型基极区域2的深度与多个导电部12之间的P型基极区域2的深度的均衡关系而言，不同于半导体装置110。此外的结构与半导体装置110相同。
[0112]在半导体装置180中，P型基极区域2具有设置在多个导电部12之间的第三部分23和设置在第一栅电极61与第一导电部121之间的第四部分24。另外，第三部分23的深度(Z方向上的长度)Wp3比第四部分24的深度(Z方向上的长度)Wp4深。在此，在导电部12为3个以上的情况下，将多个导电部12之间当中的至少I个之间作为第三部分23即可。
[0113]第三部分23的深度Wp3例如为6 μ m以下的程度。第四部分24的深度Wp4例如Slym以上5 μ m以下的程度。
[0114]在这样的半导体装置180中，在施加反向偏置电压时，与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12之间发生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，由此抑制了电流向特殊部位集中。在半导体装置180中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0115](第九实施方式)
[0116]接着，说明第九实施方式的半导体装置。
[0117]图9是例示第九实施方式的半导体装置的结构的示意剖视图。
[0118]如图9所示，在本实施方式的半导体装置210中，在第一栅电极61和第二栅电极62之间设置2个以上的导电部12。在半导体装置210中，在多个导电部12之间设置η型势垒区域13。另一方面，在栅电极6和导电部12之间，不设置η型势垒区域13。S卩，在栅电极6与导电部12之间，η—型基极区域I与ρ型基极区域2相接触。
[0119]在图9所示的半导体装置210的例子中，设置有第一导电部121、第二导电部122、第三导电部123以及第四导电部124这4个导电部12。由此，在4个导电部12之间构成3个第一区域Rl。另外，在第一栅电极61与第一导电部121、以及第二栅电极62与第四导电部124之间分别构成第二区域R2。
[0120]在半导体装置210中，在多个第一区域Rl各自中，在η_型基极区域I与ρ型基极区域2之间设置η型势垒区域13。另一方面，在第二区域R2没有设置η型势垒区域13。在第二区域R2中，η_型基极区域I和ρ型基极区域2相互接触。
[0121]在这样的半导体装置210中，在第一区域Rl设置有η型势垒区域13，在第二区域R2没有设置有η型势垒区域13，由此，在施加反向偏置电压时，与栅电极6相比而导电部12附近的电场较强。由此，在多个导电部12附近发生雪崩击穿。由于该雪崩击穿的产生，而从多个导电部12之间向发射电极9引出空穴电流，由此抑制了电流向特殊部位集中。在半导体装置210中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0122](第十实施方式)
[0123]接着，说明第十实施方式的半导体装置。
[0124]图10是例示第十实施方式的半导体装置的结构的示意剖视图。
[0125]如图10所示，在本实施方式的半导体装置220中，在第一栅电极61和第二栅电极62之间设置3个以上的导电部12。由此,在多个导电部12之间构成多个第一区域R1。在半导体装置220中，在多个第一区域Rl当中的至少I个区域设置有η型势垒区域13。另一方面，在栅电极6和导电部12之间不设置η型势垒区域13。即，在栅电极6和导电部12之间，η-型基极区域I与ρ型基极区域2相接触。
[0126]在图10所示的半导体装置220的例子中，设置有第一导电部121、第二导电部
122、第三导电部123以及第四导电部124这4个导电部12。由此，在4个导电部12之间构成3个第一区域R1。另外，在第一栅电极61与第一导电部121之间、以及第二栅电极62和第四导电部124之间分别构成第二区域R2。
[0127]在半导体装置220中，在该3个第一区域Rl当中的I个中,在η_型基极区域I和P型基极区域2之间设置η型势垒区域13。在图10所示的例子中，在第二导电部122和第三导电部123之间的第一区域Rl中设置有η型势垒区域13。S卩，在3个第一区域Rl当中的中央的第一区域Rl中设置有η型势垒区域13。
[0128]另一方面，在第一导电部121和第二导电部122之间、以及第三导电部123和第四导电部124之间的第一区域Rl不设置η型势垒区域13。另外，在第二区域R2也不设置η型势垒区域13。在没有设置有η型势垒区域13的第一区域Rl以及第二区域R2，η_型基极区域I和P型基极区域2相互接触。
[0129]在这样的半导体装置220中，在多个第一区域Rl的至少I个中设置有η型势垒区域13，在其以外的第一区域Rl以及第二区域R2中不设置η型势垒区域13，所以，在施加反向偏置电压时，与栅电极6相比，与设置有η型势垒区域13的第一区域Rl相邻的导电部12附近的电场较强。
[0130]由此，在与设置有η型势垒区域13的第一区域Rl相邻的导电部12附近发生雪崩击穿。由于该雪崩击穿的产生，而从与设置有η型势垒区域13的第一区域Rl相邻的多个导电部12之间向发射电极9引出空穴电流，所以抑制了电流向特殊部位集中。在半导体装置220中，与半导体装置110相同，能够提高开关动作速度，并且能够提高切断耐量。
[0131]此外，在构成有多个第一区域Rl的情况下，优选相对于构成有多个第一区域Rl的范围的中心而言，对称地设置η型势垒区域13。由此，容易在从第一栅电极61以及第二栅电极62分别均等地离开的部位发生雪崩击穿，能够提高切断耐量。
[0132]另外，在图10所示的例子中，说明了在多个第一区域Rl当中的I个中设置有η型势垒区域13的结构，但是也可以是在2个以上的第一区域Rl中设置有η型势垒区域13的结构。
[0133]如以上说明的那样，根据实施方式的半导体装置，能够实现开关动作的高速化。
[0134]此外，以上说明了各实施方式，但是本发明不限定于这些例子。例如，关于本领域技术人员对上述各实施方式适当地追加、删除构成要素或进行设计变更而形成的方案、将各实施方式的特征适当组合而形成的方案，只要具备本发明的宗旨，就包含在本发明的范围内。
[0135]虽然说明了本发明的几个实施方式，但这些实施方式为示例，不用于限定发明的范围。这些新的实施方式能够以其他的各种形式实施，在不脱离发明的宗旨的范围，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和宗旨中，并且也包含在权利要求书记载的发明及其等同的范围内。
【权利要求】
1.一种半导体装置，其特征在于，具备: 第一导电型的第一半导体区域； 多个控制电极，设置在所述第一半导体区域之上，在第一方向上相互分离； 多个导电部，设置在所述多个控制电极当中的第一控制电极和与所述第一控制电极相邻的第二控制电极之间； 第二导电型的第二半导体区域，设置在所述第一半导体区域之上； 第一导电型的第三半导体区域，设置在所述第二半导体区域之上； 第一导电型的第四半导体区域，设置在所述第一半导体区域和所述第二半导体区域之间； 第二导电型的第五半导体区域，设置在所述第一半导体区域的与所述第二半导体区域相反的一侧； 第一绝缘膜，设置在所述多个控制电极的每个与所述第一半导体区域、所述第二半导体区域、所述第三半导体区域及所述第四半导体区域之间； 第二绝缘膜，设置在所述多个导电部的每个与所述第一半导体区域、所述第二半导体区域及所述第四半导体区域之间； 第一电极，与所述第二半导体区域、所述第三半导体区域及所述多个导电部导通；以及 第二电极，与所述第五半导体区域导通。
2.根据权利要求1所述的半导体装置，其特征在于， 所述多个导电部在所述第一方向上的间隔比所述第一控制电极和所述多个导电部当中的与所述第一控制电极相邻的第一导电部之间在所述第一方向上的间隔大。
3.根据权利要求1所述的半导体装置，其特征在于， 所述第四半导体区域具有: 第一部分，设置在所述多个导电部之间；以及 第二部分，位于所述第一控制电极和所述多个导电部当中的与所述第一控制电极相邻的第一导电部之间； 所述第一部分的杂质浓度比所述第二部分的杂质浓度高。
4.根据权利要求1所述的半导体装置，其特征在于， 所述第二半导体区域具有: 第三部分，设置在所述多个导电部之间；以及 第四部分，位于所述第一控制电极和所述多个导电部当中的与所述第一控制电极相邻的第一导电部之间； 所述第三部分的杂质浓度比所述第四部分的杂质浓度低。
5.根据权利要求1所述的半导体装置，其特征在于， 所述多个导电部具有: 第一导电部，与所述第一控制电极相邻； 第三导电部，与所述第二控制电极相邻；以及 第二导电部，设置在所述第一导电部和所述第三导电部之间； 所述第二导电部的深度比所述第一导电部的深度以及所述第三导电部的深度深。
6.根据权利要求1所述的半导体装置，其特征在于， 在所述多个导电部之间，所述第二半导体区域与所述第一半导体区域相接触。
7.根据权利要求1所述的半导体装置，其特征在于， 所述第四半导体区域具有: 第一部分，设置在所述多个导电部之间；以及 第二部分，位于所述第一控制电极和所述多个导电部当中的与所述第一控制电极相邻的第一导电部之间； 所述第一部分的深度比所述第二部分的深度深。
8.根据权利要求1所述的半导体装置，其特征在于， 所述第二半导体区域具有: 第三部分，设置在所述多个导电部之间；以及 第四部分，位于所述第一控制电极和所述多个导电部当中的与所述第一控制电极相邻的第一导电部之间； 所述第三部分的深度比所述第四部分的深度深。
9.根据权利要求1所述的半导体装置，其特征在于， 在所述多个导电部当中相邻的2个所述导电部之间的区域为多个的情况下，所述第四半导体区域设置在所述多个区域当中的至少I个区域。
10.根据权利要求1所述的半导体装置，其特征在于， 在所述第一控制电极和所述多个导电部当中的与所述第一控制电极相邻的导电部之间、以及所述第二控制电极和所述多个导电部当中的与所述第二控制电极相邻的导电部之间，所述第一半导体区域与所述第二半导体区域相接触。
【文档编号】H01L29/739GK104518015SQ201410017484
【公开日】2015年4月15日 申请日期:2014年1月14日 优先权日:2013年10月1日
【发明者】下条亮平, 中村和敏, 小仓常雄, 末代知子 申请人:株式会社东芝