半导体装置制造方法
半导体装置制造方法
【专利摘要】本发明提供防止多层布线工艺中因熔丝开口部引起的水分浸入带来的长期可靠性的变差的半导体装置。为了防止水分从熔丝开口部侵入，蚀刻由氧化膜构成的层间绝缘膜使得留下等离子体TEOS氧化膜层的一部分，其后淀积钝化氮化膜并构图后，通过部分地除去钝化氮化膜，形成以钝化氮化膜覆盖熔丝开口部的层间绝缘膜的侧壁及侧底面的构造。由此，可抑制水分从层叠的层间绝缘膜的界面或SOG层浸入，可防止因水分导致的IC特性的变差。
【专利说明】半导体装置【技术领域】
[0001]本发明涉及具有CMOS晶体管、电阻以及激光微调用的熔丝的半导体装置。
【背景技术】
[0002]在电压检测器等的高精度的模拟IC中，为了组合晶体管和电阻器而得到期望的特性，例如一般采用如下的措施:通过用激光照射来熔断由多晶硅的薄膜构成的激光微调用的熔丝调节电阻器的组合图案，调节因作为半导体晶片的加工工序的先前工序的制造偏差而带来的特性偏差或电路的目标值。
[0003]参考图4至图6说明这样的模拟IC中的激光微调用的熔丝。图4是平面图，图5是沿切断线C-C的截面示意图，而图6是沿切断线D-D的截面示意图。在形成于P型半导体衬底201表面的场绝缘膜203之上配置由多晶硅的薄膜电阻构成的熔丝206。为了从表面部分地蚀刻作为保护膜的氮化膜220、氧化膜219及多层布线间的层间绝缘膜216、214以能够向熔丝206照射激光，形成了熔丝开口部222，但在熔丝开口部222中氮化膜、层间绝缘膜的侧壁裸露出来。这里，在双金属工艺或其以上的多层布线工艺中，作为平坦化的I个技术，例如使用覆盖由SOG (Spin on Glass:旋涂玻璃)构成的SOG层后进行回蚀的技术。SOG作为回蚀所用的材料具有优异的特性，但一般具有吸湿性高的特征。因此，回蚀后，由于残留有层叠的层间绝缘膜间的SOG层217，水分从该SOG层浸入，发生IC的元件特性变动，产生与长期可靠性相关的问题。特别为人所知的是，在PMOS晶体管中的高温状态下，因在施加负的栅极偏置时发生的NBTI (Negative Bias Temperature Instability:负偏压温度不稳定性)而产生晶体管的阈值电压偏移。
[0004]进一步说明熔丝开口部。在用光刻构图熔丝开口部222后进行蚀刻，调节熔丝上的层间绝缘膜的膜厚，不会产生激光微调时的切屑等的微调不良现象。而且在现有构造中，在淀积作为最终保护膜的钝化氮化膜220后，部分地除去熔丝开口 222和未图示的Pad(焊点)部的钝化氮化膜220后，进行蚀刻，再次使熔丝上部的层间绝缘膜成为固定的厚度。
[0005]此外，在熔丝开口部222和IC芯片间配置用防止水分侵入的第I及第2金属布线形成的保护环221。由于具有该保护环221，如图5所示，作为层间绝缘膜使用的SOG层217被切断，而不会到达芯片内部。
[0006]然而，在熔丝开口部的层间绝缘膜的侧壁中，作为绝缘膜的氧化膜处于露出的状态，在进行SOG回蚀的绝缘膜层中，SOG层露出，因而发生水分浸入，不仅产生NBTI，还产生金属布线的腐蚀等，有导致IC的特性变差的可能性。
[0007]为了不因从该熔丝开口部侵入的水分而导致长期可靠性变差，例如，在专利文献I及专利文献2中公开了如下的对策:利用熔丝开口部，在IC的内部使用金属形成保护环以使其成为障壁，防止水分的侵入。
[0008]现有技术文献 专利文献
专利文献1:日本特开平05-63091号公报； 专利文献2:日本特开平07-22508号公报。
【发明内容】
[0009]在模拟IC中，芯片尺寸缩小，必须缩小各单元电路部，但为了抑制因水分从熔丝部浸入而导致元件特性的变动或金属布线的腐蚀，确保离熔丝开口部的距离，则芯片尺寸放大，失去竞争力。
[0010]另外，作为防止水分经由SOG浸入的对策，在形成用金属布线形成障壁的保护环的方法中，对因NBTI等导致的特性偏移的抑制也有效果，但在熔丝开口部露出SOG层，因而具有金属布线的保护环发生布线腐蚀的可能性。
[0011]因此本发明的目的在于，提供可防止因熔丝开口部导致的水分浸入带来的长期可靠性的变差及布线腐蚀的半导体装置。
[0012]为了达到该目的，半导体装置的特征在于，具有:
半导体衬底；
设于所述半导体衬底的表面的场绝缘膜；
配置在所述场绝缘膜之上的电阻器及熔丝；
设于所述熔丝之上的第一层间绝缘膜；
设于所述第一层间绝缘膜之上的第二层间绝缘膜；
设于所述第二层间绝缘膜之上的、其间具有SOG层的第三层间绝缘膜；
形成于所述第三层间绝缘膜上的钝化氧化膜；
在所述熔丝之上，通过从所述钝化氧化膜到所述第二层间绝缘膜的中途为止除去其间的膜而设置的熔丝开口部；以及
覆盖所述钝化氧化膜之上和所述熔丝开口部的侧面及侧底面的钝化氮化膜，
在所述熔丝开口部的底面，以所述第二层间绝缘膜从所述钝化氮化膜露出的方式，除去所述钝化氮化膜。
[0013]另外，半导体装置的特征在于，所述熔丝由第一多晶硅形成。
[0014]另外，半导体装置的特征在于，所述电阻器由与所述第一多晶硅不同的第二多晶娃形成。
[0015]另外，半导体装置的特征在于，所述第一层间绝缘膜由BPSG及NSG层形成，所述第二层间绝缘膜由等离子体TEOS氧化硅膜形成，所述第三层间绝缘膜由等离子体TEOS氧化硅膜、SOG和等离子体TEOS氧化硅膜构成。
[0016]另外，半导体装置的特征在于，还具有包围所述熔丝开口部的周围的、由金属布线材料构成的保护环。
[0017]在形成多层布线的IC中，可靠地截断引起长期可靠性变差的、从熔丝开口部到层叠的层间绝缘膜侧壁的水分进入路径，能够防止因NBTI及布线腐蚀带来的IC的特性变差。
【专利附图】
【附图说明】
[0018]图1是本发明的实施例1涉及的熔丝部的示意平面图；
图2是沿着包含本发明的实施例1涉及的熔丝部的半导体装置的A-A的示意截面图； 图3是沿着包含本发明的实施例1涉及的熔丝部的半导体装置的B-B的示意截面图； 图4是现有的熔丝部的示意平面图；
图5是沿着包含现有的熔丝部的半导体装置的C-C的示意截面图；
图6是沿着包含现有的熔丝部的半导体装置的D-D的示意截面图；
图7是本发明的实施例2涉及的熔丝部的示意平面图；
图8是沿着包含本发明的实施例2涉及的熔丝部的半导体装置的A-A的示意截面图； 图9是沿着包含本发明的实施例2涉及的熔丝部的半导体装置的B-B的示意截面图； 图10是本发明的实施例3涉及的熔丝部的示意平面图；
图11是本发明的实施例3的变形例涉及的熔丝部的示意平面图。
【具体实施方式】
[0019]以下基于【专利附图】
【附图说明】本发明的实施方式。
[0020]实施例1
图1示出作为本发明的实施例的半导体装置的熔丝部的平面图，在图2及图3示出同一半导体装置的示意截面图。
[0021]图2是图1的切断线A-A的半导体装置的示意截面图，图3是图1的切断线B-B的半导体装置的示意截面图。在P型硅半导体衬底101上，将在PMOS区域形成的N型阱扩散层102，以及虽未特别记载但在NMOS区域形成P型阱扩散层并利用LOCOS法形成的氧化膜的场绝缘膜103，形成为例如4000?8000 左右。
[0022]然后，采用热氧化形成100?400 左右的栅极绝缘膜104，在进行离子注入以得到期望的阈值电压后，用CVD法使成为栅极电极的多晶硅膜淀积，用光致抗蚀剂实施构图而形成栅极电极105和用激光微调进行切割的熔丝106。此时在成为栅极电极105及熔丝106的多晶硅膜中，用离子注入或掺杂CVD法使磷及硼扩散，使电极的极性为N型或P型。其后，淀积第2多晶硅，向第2多晶硅离子注入低浓度杂质，使其成为电阻器。这里，不论是P型电阻器还是N型电阻器，形成任一种均可。另外，也可用掺杂CVD法进行形成。其后，在光刻工序后，实施蚀刻而形成图案，生成高电阻电阻器107。
[0023]其后，形成成为PMOS晶体管的漏极/源极的P型高浓度杂质区域108，以及虽未特别图示但成为NMOS晶体管的源极及漏极的N型高浓度杂质区域。另外，为了实现电阻器的接触部部分的低电阻化，同时对电阻器的低浓度区域109进行P型或N型的高浓度杂质的离子注入，在电阻器的两端形成高浓度区域110。
[0024]接着，例如用常压CVD法使第一层间绝缘膜111淀积为5000?20000 的厚度来进行形成。第一层间绝缘膜可用包含硼和磷的BPSG膜的单层构造，或非掺杂的NSG膜和BPSG膜的2层构造来构成。而且在层叠第一层间绝缘膜后，设为在CMP工序中进行平坦化处理的期望的厚度，例如从硅衬底起10000 的厚度。此外，这里，使用CMP作为平坦化处理，但也可用以往使用的回流处理进行平坦化。
[0025]其后，形成连接孔112 (接触孔)，形成埋入例如钨等的高熔点金属的所谓的插塞构造，例如用溅射法淀积3000 ?8000 的第I金属布线113。为了防止接触部的刺突，也可在埋入前涂敷由Ti及TiN构成的阻挡金属层。金属布线113可使用Al-S1、Al-S1-Cu或者Al-Cu。然后，用光刻、蚀刻工序形成第I金属布线113。
[0026]接着，为了形成多层布线，用例如采用等离子体CVD法的TEOS氧化膜以5000?15000的厚度形成第二层间绝缘膜114，与第一层间绝缘膜时同样，以采用CMP工序的处理进行平坦化，形成成为例如5000 程度的期望的厚度的层间绝缘膜。其后，形成用于与第I金属布线连接的连接孔，并形成埋入例如钨等的高融点金属的插塞构造后，以例如溅射法按3000 ?8000的厚度淀积第2金属布线115。在形成插塞构造前，也可涂敷由Ti及TiN构成的阻挡金属层，对金属布线115使用Al-S1、Al-S1-Cu或者Al_Cu。而且用光刻工序及蚀刻工序形成第2金属布线115的图案。
[0027]在形成第2金属布线115后，以采用等离子体CVD法的TEOS氧化膜淀积第三层间绝缘膜116。此时，在第三层间绝缘膜的表面，为了平坦化，采用在覆盖S0G(Spin On Glass)层117后实施回蚀，进而淀积TEOS氧化膜116的构造。SOG法中，为了对CMP工序简单地进行平坦化，在多层布线工艺中，有时对淀积最上层的金属布线的层间绝缘膜使用SOG法。
[0028]然后，在由等离子体CVD法形成的TEOS氧化膜和由SOG层构成的第三层间绝缘膜形成连接孔，在形成埋入例如钨等的高融点金属的插塞构造后，与第I及第2金属布线同样，例如用溅射法以3000?30000 的厚度淀积第3金属布线118。第3金属布线118例如也可以是Al-S1、Al-S1-Cu或者Al-Cu。然后，用光刻工序及蚀刻工序形成第3金属布线118的图案。
[0029]然后，经过作为最终保护膜的钝化氧化膜119和钝化氮化膜120的2层钝化膜的形成，以及Pad开口部及熔丝开口部122中的钝化氧化膜、绝缘膜及钝化氮化膜的构图，形成半导体装置。
[0030]这里，在熔丝开口部122的周围，为了防止水分从熔丝开口部122侵入IC芯片内部，以包围熔丝开口部122的方式，矩形状地配置由第I及第2金属布线形成的保护环121。通过配置该保护环121，如图2中所示，以作为层间绝缘膜使用的SOG层117向IC芯片内部直接延伸而不到达的方式，切断SOG层117。
[0031]而且，在本实施例中，如图1、图2及图3所示，采用以钝化氮化膜120覆盖熔丝开口部122的层间绝缘膜露出的侧壁以及作为底面和侧壁相交的底面熔丝周边区域的侧底面的构造。在熔丝开口部122的底面(除侧底面外)除去钝化氮化膜120。钝化氮化膜120在熔丝开口部122的底面中，具有与熔丝开口部122不同形状的开口部123。因此，在熔丝开口部122露出的膜，仅是除去了侧底面的底面的第二层间绝缘膜。通过这样的结构，可防止由于层叠的第一、第二及第三层间绝缘膜的界面的密合性下降而经由产生的间隙的水分浸入。另外，对SOG层也同样采用以钝化氮化膜120覆盖的构造，也能够抑制经由SOG层的水分浸入。
[0032]另外，熔丝开口部122的蚀刻在第二层间绝缘膜的中途停止。这是因为，在到达第一层间绝缘膜时，具有吸湿性的BPSG层露出，即使用钝化氮化膜120覆盖侧壁，水分也容易经由BPSG层浸入IC芯片内。另外，在第三层间绝缘膜116止住熔丝开口部122的蚀刻时，SOG层117最终露出而可能成为水分浸入路径，但通过在作为即使是氧化膜但水分浸入也少的等离子体TEOS层的第二层间绝缘膜停止开口的蚀刻，可抑制熔丝调节不良，并防止因水分浸入带来的IC特性的变差。
[0033]虽未图示本实施例示出的半导体装置的制造方法，但在形成第3金属布线后，在2层钝化膜中首先用等离子体CVD法淀积钝化氧化膜119后，将熔丝的开口蚀刻到第二层间绝缘膜的中途为止而形成熔丝开口部122。其后在淀积钝化氮化膜后，为了形成Pad和熔丝部分的开口，通过部分地除去钝化氮化膜，由本实施例示出的半导体装置成为最终方式。
[0034]实施例2
接着，使用图7至图9说明作为实施例2的、从上述实施例1所示的实施方式的变形例。图7是示出变形例的熔丝部的平面图，图8是图7的切断线A-A的半导体装置的示意截面图，图9是图7的切断线B-B的半导体装置的示意截面图。
[0035]从图7可知，在本变形例中，在熔丝开口部的周围未配置由第I及第2金属布线形成的保护环(图1至图3中如符号121所示)。而且，关于其他的部分，与实施例1为同样的结构。这是因为，在能够确认对钝化氮化膜120的水分的浸入的耐性足够时，可省略作为对水分的浸入的二重防御之一的、由第I及第2金属布线形成的保护环。在熔丝开口部的周围没有保护环时，SOG层未被切断，如图8及图9所示那样，有SOG层向IC芯片内部延伸的可能性，但在熔丝开口部形成的钝化氮化膜120充分地防止水分的浸入，因而不需要担心水分经由SOG层浸入。
[0036]在实施例2的结构中，具有如下的效果:可对沿着切断线A-A的熔丝整体的长度，在制造工序中容许的范围内缩短省略了保护环的量。
[0037]实施例3
接着，使用图10及图11说明实施例3。图10是示出实施例3的熔丝部的平面图，图11是示出作为其变形例的熔丝部的平面图。在实施例3中，将各个熔丝中独立的开口部配置成决定熔丝开口部的最终形状的钝化氮化膜120的开口部123的形状。各个熔丝中的开口部123的形状在图10中是矩形(长方形)，在作为变形例的图11中为圆形。开口部123的形状由钝化氮化膜120的构图决定，因而不产生追加的工序。通过这样配置在各个熔丝中独立的开口，可露出在激光微调中切断的熔丝的部分的量，其周围由钝化氮化膜120覆盖，因高温熔断的熔丝的残渣带来的污染的影响变小，而且还具有抑制因熔断的熔丝的周围的温度上升带来的膨胀的影响的效果。
[0038]在以上所示的实施例中，以3层的金属布线工艺为例进行了说明，但当然在4层以上的多层布线工艺中也可同样适用本发明。
[0039]附图标记说明 101,201 P型硅半导体衬底 102 N型阱扩散层 103、203场绝缘膜
104栅极绝缘膜
105栅极电极
106熔丝
107高电阻电阻器
108P型高浓度杂质区域
109电阻器的低浓度区域
110电阻器的高浓度区域 111、211第一层间绝缘膜
112连接孔
113第一金属布线114,214第二层间绝缘膜
115第二金属布线116、216第三层间绝缘膜
117,217SOG 层
118第三金属布线
119、219钝化氧化膜
120、220钝化氮化膜121,221保护环122,222熔丝开口部
123钝化氮化膜的开口部。
【权利要求】
1.一种半导体装置，其特征在于，具有: 半导体衬底； 设于所述半导体衬底的表面的场绝缘膜； 配置在所述场绝缘膜之上的电阻器及熔丝； 设于所述熔丝之上的第一层间绝缘膜； 设于所述第一层间绝缘膜之上的第二层间绝缘膜； 设于所述第二层间绝缘膜之上的、其间具有SOG层的第三层间绝缘膜； 形成于所述第三层间绝缘膜上的钝化氧化膜； 在所述熔丝之上，通过从所述钝化氧化膜到所述第二层间绝缘膜的中途为止除去其间的膜而设置的熔丝开口部；以及 覆盖所述钝化氧化膜之上和所述熔丝开口部的侧面及侧底面的钝化氮化膜， 在所述熔丝开口部的底面，以所述第二层间绝缘膜从所述钝化氮化膜露出的方式，除去所述钝化氮化膜，所述钝化氮化膜具有与所述熔丝开口部不同形状的开口部。
2.如权利要求1所述的半导体装置，其特征在于，所述熔丝利用第一多晶硅形成。
3.如权利要求2所述的半导体装置，其特征在于，所述电阻器由与所述第一多晶硅不同的第二多晶硅形成。
4.如权利要求1至3的任一项所述的半导体装置，其特征在于，还具有包围所述熔丝开口部的周围的、由金属布线材料构成的保护环。
5.如权利要求1至4的任一项所述的半导体装置，其特征在于，配置多个所述熔丝，所述钝化氮化膜具有的所述开口部成为在各个所述熔丝中独立的开口部。
6.如权利要求1至5的任一项所述的半导体装置，其特征在于，所述第一层间绝缘膜由BPSG及NSG层形成，所述第二层间绝缘膜由等离子体TEOS氧化硅膜形成，所述第三层间绝缘膜由等离子体TEOS氧化硅膜、SOG和等离子体TEOS氧化硅膜构成。
【文档编号】H01L23/525GK103972211SQ201410033375
【公开日】2014年8月6日 申请日期:2014年1月24日 优先权日:2013年1月25日
【发明者】长谷川尚 申请人:精工电子有限公司
【专利摘要】本发明提供防止多层布线工艺中因熔丝开口部引起的水分浸入带来的长期可靠性的变差的半导体装置。为了防止水分从熔丝开口部侵入，蚀刻由氧化膜构成的层间绝缘膜使得留下等离子体TEOS氧化膜层的一部分，其后淀积钝化氮化膜并构图后，通过部分地除去钝化氮化膜，形成以钝化氮化膜覆盖熔丝开口部的层间绝缘膜的侧壁及侧底面的构造。由此，可抑制水分从层叠的层间绝缘膜的界面或SOG层浸入，可防止因水分导致的IC特性的变差。
【专利说明】半导体装置【技术领域】
[0001]本发明涉及具有CMOS晶体管、电阻以及激光微调用的熔丝的半导体装置。
【背景技术】
[0002]在电压检测器等的高精度的模拟IC中，为了组合晶体管和电阻器而得到期望的特性，例如一般采用如下的措施:通过用激光照射来熔断由多晶硅的薄膜构成的激光微调用的熔丝调节电阻器的组合图案，调节因作为半导体晶片的加工工序的先前工序的制造偏差而带来的特性偏差或电路的目标值。
[0003]参考图4至图6说明这样的模拟IC中的激光微调用的熔丝。图4是平面图，图5是沿切断线C-C的截面示意图，而图6是沿切断线D-D的截面示意图。在形成于P型半导体衬底201表面的场绝缘膜203之上配置由多晶硅的薄膜电阻构成的熔丝206。为了从表面部分地蚀刻作为保护膜的氮化膜220、氧化膜219及多层布线间的层间绝缘膜216、214以能够向熔丝206照射激光，形成了熔丝开口部222，但在熔丝开口部222中氮化膜、层间绝缘膜的侧壁裸露出来。这里，在双金属工艺或其以上的多层布线工艺中，作为平坦化的I个技术，例如使用覆盖由SOG (Spin on Glass:旋涂玻璃)构成的SOG层后进行回蚀的技术。SOG作为回蚀所用的材料具有优异的特性，但一般具有吸湿性高的特征。因此，回蚀后，由于残留有层叠的层间绝缘膜间的SOG层217，水分从该SOG层浸入，发生IC的元件特性变动，产生与长期可靠性相关的问题。特别为人所知的是，在PMOS晶体管中的高温状态下，因在施加负的栅极偏置时发生的NBTI (Negative Bias Temperature Instability:负偏压温度不稳定性)而产生晶体管的阈值电压偏移。
[0004]进一步说明熔丝开口部。在用光刻构图熔丝开口部222后进行蚀刻，调节熔丝上的层间绝缘膜的膜厚，不会产生激光微调时的切屑等的微调不良现象。而且在现有构造中，在淀积作为最终保护膜的钝化氮化膜220后，部分地除去熔丝开口 222和未图示的Pad(焊点)部的钝化氮化膜220后，进行蚀刻，再次使熔丝上部的层间绝缘膜成为固定的厚度。
[0005]此外，在熔丝开口部222和IC芯片间配置用防止水分侵入的第I及第2金属布线形成的保护环221。由于具有该保护环221，如图5所示，作为层间绝缘膜使用的SOG层217被切断，而不会到达芯片内部。
[0006]然而，在熔丝开口部的层间绝缘膜的侧壁中，作为绝缘膜的氧化膜处于露出的状态，在进行SOG回蚀的绝缘膜层中，SOG层露出，因而发生水分浸入，不仅产生NBTI，还产生金属布线的腐蚀等，有导致IC的特性变差的可能性。
[0007]为了不因从该熔丝开口部侵入的水分而导致长期可靠性变差，例如，在专利文献I及专利文献2中公开了如下的对策:利用熔丝开口部，在IC的内部使用金属形成保护环以使其成为障壁，防止水分的侵入。
[0008]现有技术文献 专利文献
专利文献1:日本特开平05-63091号公报； 专利文献2:日本特开平07-22508号公报。
【发明内容】
[0009]在模拟IC中，芯片尺寸缩小，必须缩小各单元电路部，但为了抑制因水分从熔丝部浸入而导致元件特性的变动或金属布线的腐蚀，确保离熔丝开口部的距离，则芯片尺寸放大，失去竞争力。
[0010]另外，作为防止水分经由SOG浸入的对策，在形成用金属布线形成障壁的保护环的方法中，对因NBTI等导致的特性偏移的抑制也有效果，但在熔丝开口部露出SOG层，因而具有金属布线的保护环发生布线腐蚀的可能性。
[0011]因此本发明的目的在于，提供可防止因熔丝开口部导致的水分浸入带来的长期可靠性的变差及布线腐蚀的半导体装置。
[0012]为了达到该目的，半导体装置的特征在于，具有:
半导体衬底；
设于所述半导体衬底的表面的场绝缘膜；
配置在所述场绝缘膜之上的电阻器及熔丝；
设于所述熔丝之上的第一层间绝缘膜；
设于所述第一层间绝缘膜之上的第二层间绝缘膜；
设于所述第二层间绝缘膜之上的、其间具有SOG层的第三层间绝缘膜；
形成于所述第三层间绝缘膜上的钝化氧化膜；
在所述熔丝之上，通过从所述钝化氧化膜到所述第二层间绝缘膜的中途为止除去其间的膜而设置的熔丝开口部；以及
覆盖所述钝化氧化膜之上和所述熔丝开口部的侧面及侧底面的钝化氮化膜，
在所述熔丝开口部的底面，以所述第二层间绝缘膜从所述钝化氮化膜露出的方式，除去所述钝化氮化膜。
[0013]另外，半导体装置的特征在于，所述熔丝由第一多晶硅形成。
[0014]另外，半导体装置的特征在于，所述电阻器由与所述第一多晶硅不同的第二多晶娃形成。
[0015]另外，半导体装置的特征在于，所述第一层间绝缘膜由BPSG及NSG层形成，所述第二层间绝缘膜由等离子体TEOS氧化硅膜形成，所述第三层间绝缘膜由等离子体TEOS氧化硅膜、SOG和等离子体TEOS氧化硅膜构成。
[0016]另外，半导体装置的特征在于，还具有包围所述熔丝开口部的周围的、由金属布线材料构成的保护环。
[0017]在形成多层布线的IC中，可靠地截断引起长期可靠性变差的、从熔丝开口部到层叠的层间绝缘膜侧壁的水分进入路径，能够防止因NBTI及布线腐蚀带来的IC的特性变差。
【专利附图】
【附图说明】
[0018]图1是本发明的实施例1涉及的熔丝部的示意平面图；
图2是沿着包含本发明的实施例1涉及的熔丝部的半导体装置的A-A的示意截面图； 图3是沿着包含本发明的实施例1涉及的熔丝部的半导体装置的B-B的示意截面图； 图4是现有的熔丝部的示意平面图；
图5是沿着包含现有的熔丝部的半导体装置的C-C的示意截面图；
图6是沿着包含现有的熔丝部的半导体装置的D-D的示意截面图；
图7是本发明的实施例2涉及的熔丝部的示意平面图；
图8是沿着包含本发明的实施例2涉及的熔丝部的半导体装置的A-A的示意截面图； 图9是沿着包含本发明的实施例2涉及的熔丝部的半导体装置的B-B的示意截面图； 图10是本发明的实施例3涉及的熔丝部的示意平面图；
图11是本发明的实施例3的变形例涉及的熔丝部的示意平面图。
【具体实施方式】
[0019]以下基于【专利附图】
【附图说明】本发明的实施方式。
[0020]实施例1
图1示出作为本发明的实施例的半导体装置的熔丝部的平面图，在图2及图3示出同一半导体装置的示意截面图。
[0021]图2是图1的切断线A-A的半导体装置的示意截面图，图3是图1的切断线B-B的半导体装置的示意截面图。在P型硅半导体衬底101上，将在PMOS区域形成的N型阱扩散层102，以及虽未特别记载但在NMOS区域形成P型阱扩散层并利用LOCOS法形成的氧化膜的场绝缘膜103，形成为例如4000?8000 左右。
[0022]然后，采用热氧化形成100?400 左右的栅极绝缘膜104，在进行离子注入以得到期望的阈值电压后，用CVD法使成为栅极电极的多晶硅膜淀积，用光致抗蚀剂实施构图而形成栅极电极105和用激光微调进行切割的熔丝106。此时在成为栅极电极105及熔丝106的多晶硅膜中，用离子注入或掺杂CVD法使磷及硼扩散，使电极的极性为N型或P型。其后，淀积第2多晶硅，向第2多晶硅离子注入低浓度杂质，使其成为电阻器。这里，不论是P型电阻器还是N型电阻器，形成任一种均可。另外，也可用掺杂CVD法进行形成。其后，在光刻工序后，实施蚀刻而形成图案，生成高电阻电阻器107。
[0023]其后，形成成为PMOS晶体管的漏极/源极的P型高浓度杂质区域108，以及虽未特别图示但成为NMOS晶体管的源极及漏极的N型高浓度杂质区域。另外，为了实现电阻器的接触部部分的低电阻化，同时对电阻器的低浓度区域109进行P型或N型的高浓度杂质的离子注入，在电阻器的两端形成高浓度区域110。
[0024]接着，例如用常压CVD法使第一层间绝缘膜111淀积为5000?20000 的厚度来进行形成。第一层间绝缘膜可用包含硼和磷的BPSG膜的单层构造，或非掺杂的NSG膜和BPSG膜的2层构造来构成。而且在层叠第一层间绝缘膜后，设为在CMP工序中进行平坦化处理的期望的厚度，例如从硅衬底起10000 的厚度。此外，这里，使用CMP作为平坦化处理，但也可用以往使用的回流处理进行平坦化。
[0025]其后，形成连接孔112 (接触孔)，形成埋入例如钨等的高熔点金属的所谓的插塞构造，例如用溅射法淀积3000 ?8000 的第I金属布线113。为了防止接触部的刺突，也可在埋入前涂敷由Ti及TiN构成的阻挡金属层。金属布线113可使用Al-S1、Al-S1-Cu或者Al-Cu。然后，用光刻、蚀刻工序形成第I金属布线113。
[0026]接着，为了形成多层布线，用例如采用等离子体CVD法的TEOS氧化膜以5000?15000的厚度形成第二层间绝缘膜114，与第一层间绝缘膜时同样，以采用CMP工序的处理进行平坦化，形成成为例如5000 程度的期望的厚度的层间绝缘膜。其后，形成用于与第I金属布线连接的连接孔，并形成埋入例如钨等的高融点金属的插塞构造后，以例如溅射法按3000 ?8000的厚度淀积第2金属布线115。在形成插塞构造前，也可涂敷由Ti及TiN构成的阻挡金属层，对金属布线115使用Al-S1、Al-S1-Cu或者Al_Cu。而且用光刻工序及蚀刻工序形成第2金属布线115的图案。
[0027]在形成第2金属布线115后，以采用等离子体CVD法的TEOS氧化膜淀积第三层间绝缘膜116。此时，在第三层间绝缘膜的表面，为了平坦化，采用在覆盖S0G(Spin On Glass)层117后实施回蚀，进而淀积TEOS氧化膜116的构造。SOG法中，为了对CMP工序简单地进行平坦化，在多层布线工艺中，有时对淀积最上层的金属布线的层间绝缘膜使用SOG法。
[0028]然后，在由等离子体CVD法形成的TEOS氧化膜和由SOG层构成的第三层间绝缘膜形成连接孔，在形成埋入例如钨等的高融点金属的插塞构造后，与第I及第2金属布线同样，例如用溅射法以3000?30000 的厚度淀积第3金属布线118。第3金属布线118例如也可以是Al-S1、Al-S1-Cu或者Al-Cu。然后，用光刻工序及蚀刻工序形成第3金属布线118的图案。
[0029]然后，经过作为最终保护膜的钝化氧化膜119和钝化氮化膜120的2层钝化膜的形成，以及Pad开口部及熔丝开口部122中的钝化氧化膜、绝缘膜及钝化氮化膜的构图，形成半导体装置。
[0030]这里，在熔丝开口部122的周围，为了防止水分从熔丝开口部122侵入IC芯片内部，以包围熔丝开口部122的方式，矩形状地配置由第I及第2金属布线形成的保护环121。通过配置该保护环121，如图2中所示，以作为层间绝缘膜使用的SOG层117向IC芯片内部直接延伸而不到达的方式，切断SOG层117。
[0031]而且，在本实施例中，如图1、图2及图3所示，采用以钝化氮化膜120覆盖熔丝开口部122的层间绝缘膜露出的侧壁以及作为底面和侧壁相交的底面熔丝周边区域的侧底面的构造。在熔丝开口部122的底面(除侧底面外)除去钝化氮化膜120。钝化氮化膜120在熔丝开口部122的底面中，具有与熔丝开口部122不同形状的开口部123。因此，在熔丝开口部122露出的膜，仅是除去了侧底面的底面的第二层间绝缘膜。通过这样的结构，可防止由于层叠的第一、第二及第三层间绝缘膜的界面的密合性下降而经由产生的间隙的水分浸入。另外，对SOG层也同样采用以钝化氮化膜120覆盖的构造，也能够抑制经由SOG层的水分浸入。
[0032]另外，熔丝开口部122的蚀刻在第二层间绝缘膜的中途停止。这是因为，在到达第一层间绝缘膜时，具有吸湿性的BPSG层露出，即使用钝化氮化膜120覆盖侧壁，水分也容易经由BPSG层浸入IC芯片内。另外，在第三层间绝缘膜116止住熔丝开口部122的蚀刻时，SOG层117最终露出而可能成为水分浸入路径，但通过在作为即使是氧化膜但水分浸入也少的等离子体TEOS层的第二层间绝缘膜停止开口的蚀刻，可抑制熔丝调节不良，并防止因水分浸入带来的IC特性的变差。
[0033]虽未图示本实施例示出的半导体装置的制造方法，但在形成第3金属布线后，在2层钝化膜中首先用等离子体CVD法淀积钝化氧化膜119后，将熔丝的开口蚀刻到第二层间绝缘膜的中途为止而形成熔丝开口部122。其后在淀积钝化氮化膜后，为了形成Pad和熔丝部分的开口，通过部分地除去钝化氮化膜，由本实施例示出的半导体装置成为最终方式。
[0034]实施例2
接着，使用图7至图9说明作为实施例2的、从上述实施例1所示的实施方式的变形例。图7是示出变形例的熔丝部的平面图，图8是图7的切断线A-A的半导体装置的示意截面图，图9是图7的切断线B-B的半导体装置的示意截面图。
[0035]从图7可知，在本变形例中，在熔丝开口部的周围未配置由第I及第2金属布线形成的保护环(图1至图3中如符号121所示)。而且，关于其他的部分，与实施例1为同样的结构。这是因为，在能够确认对钝化氮化膜120的水分的浸入的耐性足够时，可省略作为对水分的浸入的二重防御之一的、由第I及第2金属布线形成的保护环。在熔丝开口部的周围没有保护环时，SOG层未被切断，如图8及图9所示那样，有SOG层向IC芯片内部延伸的可能性，但在熔丝开口部形成的钝化氮化膜120充分地防止水分的浸入，因而不需要担心水分经由SOG层浸入。
[0036]在实施例2的结构中，具有如下的效果:可对沿着切断线A-A的熔丝整体的长度，在制造工序中容许的范围内缩短省略了保护环的量。
[0037]实施例3
接着，使用图10及图11说明实施例3。图10是示出实施例3的熔丝部的平面图，图11是示出作为其变形例的熔丝部的平面图。在实施例3中，将各个熔丝中独立的开口部配置成决定熔丝开口部的最终形状的钝化氮化膜120的开口部123的形状。各个熔丝中的开口部123的形状在图10中是矩形(长方形)，在作为变形例的图11中为圆形。开口部123的形状由钝化氮化膜120的构图决定，因而不产生追加的工序。通过这样配置在各个熔丝中独立的开口，可露出在激光微调中切断的熔丝的部分的量，其周围由钝化氮化膜120覆盖，因高温熔断的熔丝的残渣带来的污染的影响变小，而且还具有抑制因熔断的熔丝的周围的温度上升带来的膨胀的影响的效果。
[0038]在以上所示的实施例中，以3层的金属布线工艺为例进行了说明，但当然在4层以上的多层布线工艺中也可同样适用本发明。
[0039]附图标记说明 101,201 P型硅半导体衬底 102 N型阱扩散层 103、203场绝缘膜
104栅极绝缘膜
105栅极电极
106熔丝
107高电阻电阻器
108P型高浓度杂质区域
109电阻器的低浓度区域
110电阻器的高浓度区域 111、211第一层间绝缘膜
112连接孔
113第一金属布线114,214第二层间绝缘膜
115第二金属布线116、216第三层间绝缘膜
117,217SOG 层
118第三金属布线
119、219钝化氧化膜
120、220钝化氮化膜121,221保护环122,222熔丝开口部
123钝化氮化膜的开口部。
【权利要求】
1.一种半导体装置，其特征在于，具有: 半导体衬底； 设于所述半导体衬底的表面的场绝缘膜； 配置在所述场绝缘膜之上的电阻器及熔丝； 设于所述熔丝之上的第一层间绝缘膜； 设于所述第一层间绝缘膜之上的第二层间绝缘膜； 设于所述第二层间绝缘膜之上的、其间具有SOG层的第三层间绝缘膜； 形成于所述第三层间绝缘膜上的钝化氧化膜； 在所述熔丝之上，通过从所述钝化氧化膜到所述第二层间绝缘膜的中途为止除去其间的膜而设置的熔丝开口部；以及 覆盖所述钝化氧化膜之上和所述熔丝开口部的侧面及侧底面的钝化氮化膜， 在所述熔丝开口部的底面，以所述第二层间绝缘膜从所述钝化氮化膜露出的方式，除去所述钝化氮化膜，所述钝化氮化膜具有与所述熔丝开口部不同形状的开口部。
2.如权利要求1所述的半导体装置，其特征在于，所述熔丝利用第一多晶硅形成。
3.如权利要求2所述的半导体装置，其特征在于，所述电阻器由与所述第一多晶硅不同的第二多晶硅形成。
4.如权利要求1至3的任一项所述的半导体装置，其特征在于，还具有包围所述熔丝开口部的周围的、由金属布线材料构成的保护环。
5.如权利要求1至4的任一项所述的半导体装置，其特征在于，配置多个所述熔丝，所述钝化氮化膜具有的所述开口部成为在各个所述熔丝中独立的开口部。
6.如权利要求1至5的任一项所述的半导体装置，其特征在于，所述第一层间绝缘膜由BPSG及NSG层形成，所述第二层间绝缘膜由等离子体TEOS氧化硅膜形成，所述第三层间绝缘膜由等离子体TEOS氧化硅膜、SOG和等离子体TEOS氧化硅膜构成。
【文档编号】H01L23/525GK103972211SQ201410033375
【公开日】2014年8月6日 申请日期:2014年1月24日 优先权日:2013年1月25日
【发明者】长谷川尚 申请人:精工电子有限公司
相关技术
网友询问留言
已有0条留言
- 还没有人留言评论。精彩留言会获得点赞！
1