半导体装置与其制造方法
【专利摘要】一种半导体装置包含基板、异质结构体、保护层、源极、漏极与栅极。异质结构体置于基板上，异质结构体包含第一半导体层、遮罩层、成长层与第二半导体层。第一半导体层置于基板上。遮罩层置于部分的第一半导体层上。成长层置于第一半导体层上，且毗邻遮罩层设置。成长层包含主体部与至少一倾斜部。第二半导体层置于遮罩层与成长层上。保护层置于第二半导体层上，且至少置于遮罩层与成长层的倾斜部的上方。源极与漏极分别与异质结构体电性耦合。栅极置于保护层上，置于源极与漏极之间，并至少置于成长层的倾斜部上方。
【专利说明】半导体装置与其制造方法
【技术领域】
[0001]本发明涉及一种半导体装置及其制造方法。
【背景技术】
[0002]高电子迁移晶体管(highelectron mobility transistor, HEMT)为场效晶体管(field effect transistor, FET)的一类，因其具有高电子迁移率与低电阻，因此被广泛应用于【技术领域】中。高电子迁移晶体管的优势之一在于其为一种由二具有不同能隙的材料而组成的异质结构，而非用于传统场效晶体管的Pn结。一般用于异质结构的二种材料结合为氮化铝镓(AlGaN)与氮化镓(GaN)。因由氮化铝镓与氮化镓组成为异质结构能够于氮化镓边缘的导电带形成量子讲(quantum well),因此二维电子气(two-dimens1nal electrongas, 2DEG)便能存在于氮化铝镓与氮化镓之间的界面上。
[0003]增强型(enhancement-mode)场效晶体管(也就是HEMT)在零栅源电压时为常关型晶体管，其可应用于逻辑电路的开关元件。传统上，制作增强型AlGaN/GaN高电子迁移晶体管的方法包含:(I)提供一薄层氮化铝镓层，(2)形成一栅极凹槽，(3)利用氟化物电浆工艺，(4)利用氧气电浆工艺，(5)提供一 pn结的栅极，(6)提供一金属/绝缘层/半导体层的栅极结构，以及(7)提供一退火的钼基栅极金属。然而上述的方法皆具有不易控制的临界电压、空间分布不均匀、以及在工艺中可能会出现表面损坏等缺点。
【发明内容】
[0004]本发明的一态样提供一种半导体装置，包含基板、异质结构体、保护层、源极、漏极与栅极。异质结构体置于基板上，异质结构体包含第一半导体层、遮罩层、成长层与第二半导体层。第一半导体层置于基板上。遮罩层置于部分的第一半导体层上。成长层置于第一半导体层上，且毗邻遮罩层设置。成长层包含主体部与至少一倾斜部。主体部与倾斜部皆具有上表面。遮罩层具有面向第一半导体层的下表面，主体部的上表面与遮罩层的下表面非共平面，且倾斜部的上表面自主体部的上表面，沿着一夹角倾斜至遮罩层的下表面。第二半导体层置于遮罩层与成长层上。保护层置于第二半导体层上，且至少置于遮罩层与成长层的倾斜部的上方。源极与漏极分别与异质结构体电性耦合。栅极置于保护层上，置于源极与漏极之间，并至少置于成长层的倾斜部上方。
[0005]在一或多个实施方式中，成长层的数量为多个。遮罩层置于二成长层之间。第二半导体层具有至少二贯穿孔，贯穿孔分别暴露出二成长层的至少一部分，且源极与漏极分别置于被二贯穿孔暴露的二成长层的二部分上。
[0006]在一或多个实施方式中，遮罩层具有一宽度，且宽度小于2微米。
[0007]在一或多个实施方式中，异质结构体还包含第三半导体层，置于遮罩层与第一半导体层之间。第一半导体层具有二凹槽，且部分的二成长层分别置于凹槽中。
[0008]在一或多个实施方式中，第一半导体层具有至少一凹槽，成长层的一部分置于凹槽中。
[0009]在一或多个实施方式中，第二半导体层具有至少一贯穿孔。贯穿孔暴露至少部分的成长层，第三半导体层具有至少一贯穿孔，且遮罩层具有至少一贯穿孔。第三半导体层的贯穿孔与遮罩层的贯穿孔共同暴露出至少部分的第一半导体层。源极与漏极其中一者置于被第三半导体层暴露的部分的第一半导体层上，且源极与漏极其中另一者置于被第二半导体层暴露的部分的成长层上。
[0010]在一或多个实施方式中，第二半导体层的材质与第三半导体层的材质相同。
[0011]在一或多个实施方式中，半导体装置更包含缓冲层，置于基板与异质结构体之间。
[0012]在一或多个实施方式中，遮罩层的材质为氧化物、氮化物或上述的任意组合。
[0013]在一或多个实施方式中，倾斜部的上表面与遮罩层的下表面之间的夹角为约60度。
[0014]在一或多个实施方式中，成长层的材质与第一半导体层的材质相同。
[0015]本发明的另一态样提供一种半导体装置的制造方法，包含下列步骤:
[0016](a)提供基板。
[0017](b)形成异质结构体于基板上。形成异质结构体包含下列步骤:
[0018](b.1)形成第一半导体层于基板上。
[0019](b.2)形成遮罩层于部分的第一半导体层上。
[0020](b.3)形成至少一成长层。成长层毗邻遮罩层，其中成长层包含主体部与至少一倾斜部。
[0021](b.4)形成第二半导体层于成长层与遮罩层上。
[0022](c)形成保护层于第二半导体层上，且至少置于遮罩层与成长层的倾斜部上方。
[0023](d)形成源极与漏极，以分别与异质结构体电性耦合。
[0024](e)形成栅极于保护层上，置于源极与漏极之间，且至少置于成长层的倾斜部的上方。
[0025]在一或多个实施方式中，步骤(b.3)包含:
[0026](b.3.1)形成二成长层于遮罩层的相对两侧。
[0027]其中制造方法还包含:
[0028](f)形成二贯穿孔于第二半导体层中，使得二贯穿孔暴露出至少部分的二成长层。
[0029]其中步骤(d)包含:
[0030](d.1)分别形成源极与漏极于被二贯穿孔暴露的二成长层的二部分上。
[0031]在一或多个实施方式中，制造方法还包含下列步骤:
[0032](g)形成第三半导体层于第一半导体层与遮罩层之间。
[0033](h)形成至少一凹槽于第一半导体层中。
[0034]其中步骤(b.3)包含:
[0035](b.3.2)形成至少部分的成长层于凹槽中。
[0036]在一或多个实施方式中，其中步骤(h)包含:
[0037](h.1)形成二凹槽于遮罩层的相对两侧。
[0038]其中步骤(b.3)更包含:
[0039](b.3.3)分别形成至少部分的二成长层于二凹槽中。
[0040]其中步骤(d)包含:
[0041](d.2)分别形成源极与漏极于二成长层的二部分上。
[0042]在一或多个实施方式中，步骤(d)包含:
[0043](d.3)形成源极与漏极其中一者于第一半导体层上。
[0044](d.4)形成源极与漏极其中另一者于成长层上。
[0045]在一或多个实施方式中，第二半导体层的材质与第三半导体层的材质相同。
[0046]在一或多个实施方式中，制造方法还包含:
[0047](i)形成缓冲层于基板与异质结构体之间。
[0048]在一或多个实施方式中，遮罩层的材质为氧化物、氮化物或上述的任意组合。
[0049]在一或多个实施方式中，成长层的材质与第一半导体层的材质相同。
[0050]上述实施方式的成长层能够以磊晶方式而非蚀刻方式形成，因此，成长层的表面可避免因蚀刻而形成的表面伤害，以提升半导体装置的品质。再加上，于磊晶工艺中形成的成长层的上表面即为现成的倾斜表面，因此也就可不需再加入其他形成倾斜表面的工艺。换句话说，在形成成长层的工艺中，不但可避免蚀刻伤害，亦能同时形成倾斜部。
【专利附图】
【附图说明】
[0051]图1A至图1E为本发明第一实施方式的半导体装置的制造剖面流程图。
[0052]图2A至图2E为本发明第二实施方式的半导体装置的制造剖面流程图。
[0053]图3A至图3E为本发明第三实施方式的半导体装置的制造剖面流程图。
[0054]其中，附图标记说明如下:
[0055]100:基板
[0056]200:异质结构体
[0057]210:第一半导体层
[0058]212a、212b:凹槽
[0059]220:遮罩层
[0060]221:下表面
[0061]222、242a、242b、252、302a、302b:贯穿孔
[0062]230,230a,230b:成长层
[0063]232,232a,232b:主体部
[0064]233、233a、233b、235、235a、235b:上表面
[0065]234>234a>234b:倾斜部
[0066]240:第二半导体层
[0067]250:第三半导体层
[0068]292、294: 二维电子气
[0069]300:保护层
[0070]400:源极
[0071]500:漏极
[0072]600:栅极
[0073]700:缓冲层
[0074]W:宽度
[0075]θ:夹角
【具体实施方式】
[0076]以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示之。
[0077]应注意的是，在本文中的化学元素可由元素符号表示之。亦即，Al表示铝，In表示铟，Ga表示镓，N表示氮，Si表示娃，C表示碳，O表示氧，Ti表示钛，Ni表示镍，以及Au表示金。
[0078]第一实施方式
[0079]图1A至图1E为本发明第一实施方式的半导体装置的制造剖面流程图。如图1A所示，一制造者可先提供一基板100。接着，制造者可选择性地形成一缓冲层700于基板100上。在本实施方式中，基板100的材质可为蓝宝石(Sapphire)、娃(Si)、碳化娃(SiC)或氮化镓(GaN)。缓冲层700的材质可为氮化铝(AlN)或其他合适的材料。
[0080]之后，制造者可形成一异质结构体200 (如图1C所绘示)于基板100上。详细而言，制造者可先形成一第一半导体层210于基板100上。举例而言,在图1A中，第一半导体层210形成于基板100上方以及缓冲层700上。接着，制造者可形成一遮罩层220于部分的第一半导体层210上。举例而言，制造者可先形成一全面覆盖第一半导体层210表面的遮罩层，接着再以微影蚀刻法去除部分的遮罩层，以形成遮罩层220于第一半导体层210上。在本实施方式中，第一半导体层210的材质可为氮化镓，而遮罩层220的材质可为氧化物、氮化物或上述的任意组合，例如为二氧化硅。
[0081]接着请参照图1B。制造者可形成毗邻遮罩层220的至少一成长层。举例而言，如图1B所绘示，制造者可形成二成长层230a与230b于遮罩层220的相对两侧。成长层230a (230b)包含主体部232a (232b)与至少一倾斜部234a (234b)。成长层230a与230b可以高温磊晶方式形成。因在磊晶过程中，通过磊晶参数的控制可使成长层230a与230b在水平方向并不会产生过度成长的情况，因此磊晶后的成长层230a与230b的倾斜部234a与234b可分别更精准地毗邻遮罩层220。在本实施方式中，成长层230a与230b的材质可与第一半导体层210的材质相同，也就是说，成长层230a与230b的材质可皆为氮化镓。
[0082]请参照图1C。制造者可接着形成第二半导体层240于成长层230a、230b与遮罩层220上。如此一来，形成异质结构体200的步骤便可完成。在本实施方式中，第二半导体层240的材质可为氮化铝镓(AlGaN)，而第二半导体层240可以磊晶方式形成。
[0083]请参照图1D。制造者可形成保护层300于第二半导体层240上，且保护层300至少置于遮罩层220与成长层230a、230b的倾斜部234a、234b的上方。在本实施方式中，保护层300的材质可为氧化铝(Al2O3)、氮化硅(SiNx)、氧化硅(S12)或上述的任意组合。
[0084]请参照图1E。接着，制造者可形成源极400与漏极500。源极400与漏极500分别与异质结构体200电性耦合。举例而言，如图1E所示，制造者可先于第二半导体层240中形成贯穿孔242a与242b，因此至少一部分的成长层230a被第二半导体层240的贯穿孔242a所暴露，且至少一部分的成长层230b被第二半导体层240的贯穿孔242b所暴露。更进一步地，若保护层300全面覆盖第二半导体层240，则制造者可于保护层300中形成贯穿孔302a与302b，其中贯穿孔302a与242a共同暴露出成长层230a的该部分，且贯穿孔302b与242b共同暴露出成长层230b的该部分。接着，制造者可形成源极400于贯穿孔242a与302a中，且形成漏极500于贯穿孔242b与302b中。在本实施方式中，源极400与漏极500的材质可为金属，例如钛(Ti)、招(Al)、镍(Ni)、金(Au)或上述的任意组合。
[0085]接着，制造者可形成栅极600于保护层300上、位于源极400与漏极500之间，且至少形成于成长层230a与230b的倾斜部234a与234b上。如此一来，半导体装置的工艺便可完成。在本实施方式中，栅极600的材质可为金属，例如钛(Ti)、铝(Al)、镍(Ni)、金(Au)或上述的任意组合。
[0086]从结构上来看，半导体装置包含基板100、异质结构体200、保护层300、源极400、漏极500与栅极600。异质结构体200置于基板100上，异质结构体200包含第一半导体层210、遮罩层220、成长层230a、230b与第二半导体层240。第一半导体层210置于基板100上。遮罩层220置于部分的第一半导体层210上。成长层230a与230b置于第一半导体层210上，且分别毗邻遮罩层220设置。成长层230a (230b)包含主体部232a (232b)与至少一倾斜部234a (234b)。主体部232a (232b)具有上表面233a (233b)，且倾斜部234a (234b)具有上表面235a (235b)。遮罩层220具有面向第一半导体层210的下表面221，主体部232a (232b)的上表面233a (233b)与遮罩层220的下表面221非共平面，且倾斜部234a (234b)的上表面235a (235b)自主体部232a (232b)的上表面233a (233b)，沿着一夹角Θ倾斜至遮罩层220的下表面221。第二半导体层240置于遮罩层220与成长层230a与230b上。保护层300置于第二半导体层240上，且至少置于遮罩层220与成长层230a与230b的倾斜部234a与234b的上方。源极400与漏极500分别与异质结构体200电性耦合。栅极600置于保护层300上，置于源极400与漏极500之间，并至少置于成长层230a与230b的倾斜部234a与234b上方。更进一步地，在一或多个实施方式中，半导体装置可更包含缓冲层700。缓冲层700置于基板100与异质结构体200之间。
[0087]在本实施方式中，第二半导体层240的材质为氮化铝镓(AlGaN)，且成长层230a与230b的材质皆为氮化镓(GaN)。第二半导体层240与每一成长层230a、230b皆分别形成一异质结构层。因此，二维电子气(Two-Dimens1nal Electron Gas, 2DEG) 292会出现在异质结构体200内，且位于成长层230a与230b的主体部232a与232b。然而，因第二半导体层240与成长层230a、230b的晶格方向的缘故，二维电子气于成长层230a与230b的倾斜部234a与234b的浓度会降低。二维电子气292会于位于栅极600下方的成长层230a与230b的倾斜部234a与234b实质中断。同样的，位于遮罩层220下方的部分第一半导体层210不具有二维电子气，因此本实施方式的半导体装置为常关型晶体管。通过施加栅极600一适当的临界电压，不只于成长层230a与230b的倾斜部234a与234b的二维电子气能够导通，而且于遮罩层220下方的部分第一半导体层210也能够形成一通道层，藉此开启半导体装置。
[0088]在一或多个实施方式中，遮罩层220具有一宽度W，且宽度W小于2微米。因宽度W对应至第一半导体层210的通道层的长度，因此当宽度W小于2微米时，半导体装置能够更有效率地被开启。
[0089]在一或多个实施方式中，倾斜部234a (234b)的上表面235a (235b)与遮罩层220的下表面221之间的夹角Θ能够控制半导体装置的临界电压。更具体的说，当夹角Θ越接近90度时，于成长层230a与230b的倾斜部234a与234b的二维电子气浓度便越低。也就是说，当夹角Θ越接近90度时，半导体装置的临界电压就越高。因此，在一或多个实施方式中，夹角Θ可为约60度。
[0090]综合上述，本实施方式的成长层230a与230b能够以磊晶方式而非蚀刻方式形成，因此，成长层230a与230b的表面可避免因蚀刻而形成的表面伤害，以提升半导体装置的品质。再加上，对于以氮化镓形成的成长层230a与230b而言，于磊晶工艺中形成的夹角Θ即为约60度，亦即上表面235a或235b为现成的倾斜表面，因此也就可不需再加入其他形成倾斜表面的工艺。换句话说，在形成成长层230a与230b的工艺中，不但可避免蚀刻伤害，亦能同时形成倾斜部234a与234b。
[0091]第二实施方式
[0092]图2A至图2E为本发明第二实施方式的半导体装置的制造剖面流程图。如图2A所示，一制造者可先提供一基板100。接着，制造者可选择性地形成一缓冲层700于基板100上。在本实施方式中，基板100的材质可为蓝宝石(Sapphire)、娃(Si)、碳化娃(SiC)或氮化镓(GaN)。缓冲层700的材质可为氮化铝(AlN)或其他合适的材料。
[0093]之后，制造者可形成一异质结构体200 (如图2C所绘示)于基板100上。详细而言，制造者可先形成一第一半导体层210于基板100上。举例而言，在图2A中，第一半导体层210形成于基板100上方以及缓冲层700上。接着，制造者可形成一第三半导体层250于部分的第一半导体层210上,且形成一遮罩层220于第三半导体层250上。举例而言，制造者可先依序形成全面覆盖第一半导体层210表面的第三半导体层与遮罩层，接着再以微影蚀刻法一并去除二部分的遮罩层、二部分的第三半导体层与二部分的第一半导体层210，以形成第三半导体层250于第一半导体层210上、形成遮罩层220于第三半导体层250上，以及形成二凹槽212a与212b于第一半导体层210中。在本实施方式中，第一半导体层210的材质可为氮化镓，第三半导体层250的材质可为氮化铝镓，而遮罩层220的材质可为氧化物、氮化物或上述的任意组合，例如为二氧化硅。
[0094]接着请参照第2B图。制造者可形成毗邻遮罩层220的二成长层230a与230b于遮罩层220的相对两侧，其中至少一部分的成长层230a置于凹槽212a中，且至少一部分的成长层230b置于凹槽212b中。成长层230a (230b)包含主体部232a (232b)与至少一倾斜部234a(234b)。成长层230a与230b可以闻温嘉晶方式形成。因在嘉晶过程中，通过嘉晶参数的控制可使成长层230a与230b在水平方向并不会产生过度成长的情况，因此磊晶后的成长层230a与230b的倾斜部234a与234b可分别更精准地毗邻遮罩层220。在本实施方式中，成长层230a与230b的材质可与第一半导体层210的材质相同，也就是说，成长层230a与230b的材质可皆为氮化镓。
[0095]请参照图2C。制造者可接着形成第二半导体层240于成长层230a、230b与遮罩层220上。如此一来，形成异质结构体200的步骤便可完成。在本实施方式中，第二半导体层240的材质可与第三半导体层250的材质相同，也就是说，第二半导体层240的材质可为氮化铝镓(AlGaN)，而第二半导体层240可以磊晶方式形成。
[0096]请参照图2D。制造者可形成保护层300于第二半导体层240上，且保护层300至少置于遮罩层220与成长层230a、230b的倾斜部234a、234b的上方。在本实施方式中，保护层300的材质可为氧化铝(Al2O3)、氮化硅(SiNx)、氧化硅(S12)或上述的任意组合。
[0097]请参照图2E。接着，制造者可形成源极400与漏极500。源极400与漏极500分别与异质结构体200电性耦合。举例而言，如图2E所示，制造者可先于第二半导体层240中形成贯穿孔242a与242b，因此至少一部分的成长层230a被第二半导体层240的贯穿孔242a所暴露，且至少一部分的成长层230b被第二半导体层240的贯穿孔242b所暴露。更进一步地，若保护层300全面覆盖第二半导体层240，则制造者可于保护层300中形成贯穿孔302a与302b，其中贯穿孔302a与242a共同暴露出成长层230a的该部分，且贯穿孔302b与242b共同暴露出成长层230b的该部分。接着，制造者可形成源极400于贯穿孔242a与302a中，且形成漏极500于贯穿孔242b与302b中。在本实施方式中，源极400与漏极500的材质可为金属，例如钛(Ti)、招(Al)、镍(Ni)、金(Au)或上述的任意组合。
[0098]接着，制造者可形成栅极600于保护层300上、位于源极400与漏极500之间，且至少形成于成长层230a与230b的倾斜部234a与234b上。如此一来，半导体装置的工艺便可完成。在本实施方式中，栅极600的材质可为金属，例如钛(Ti)、铝(Al)、镍(Ni)、金(Au)或上述的任意组合。
[0099]从结构上来看，半导体装置包含基板100、异质结构体200、保护层300、源极400、漏极500与栅极600。异质结构体200置于基板100上，异质结构体200包含第一半导体层210、遮罩层220、成长层230a、230b、第二半导体层240与第三半导体层250。第一半导体层210置于基板100上。第一半导体层210具有二凹槽212a与212b，部分的成长层230a与230b分别置于凹槽212a与212b中。遮罩层220置于部分的第一半导体层210上方。第三半导体层250置于第一半导体层210与遮罩层220之间。成长层230a与230b分别毗邻遮罩层220设置。成长层230a (230b)包含主体部232a (232b)与倾斜部234a (234b)。主体部232a (232b)具有上表面233a (233b)，且倾斜部234a (234b)具有上表面235a (235b)。遮罩层220具有面向第一半导体层210的下表面221，主体部232a (232b)的上表面233a (233b)与遮罩层220的下表面221非共平面，且倾斜部234a (234b)的上表面235a (235b)自主体部232a(232b)的上表面233a(233b)，沿着一夹角Θ倾斜至遮罩层220的下表面221。第二半导体层240置于遮罩层220与成长层230a与230b上。保护层300置于第二半导体层240上，且至少置于遮罩层220与成长层230a与230b的倾斜部234a与234b的上方。源极400与漏极500分别与异质结构体200电性耦合。栅极600置于保护层300上，置于源极400与漏极500之间，并至少置于成长层230a与230b的倾斜部234a与234b上方。更进一步地，在一或多个实施方式中，半导体装置可更包含缓冲层700。缓冲层700置于基板100与异质结构体200之间。
[0100]在本实施方式中，第二半导体层240的材质为氮化铝镓(AlGaN)，且成长层230a与230b的材质皆为氮化镓(GaN)。第二半导体层240与每一成长层230a、230b皆分别形成一异质结构层。因此，二维电子气(Two-Dimens1nal Electron Gas, 2DEG) 292会出现在异质结构体200内，且位于成长层230a与230b的主体部232a与232b。另一方面，在本实施方式中，第三半导体层250的材质为氮化铝镓，且第一半导体层210的材质为氮化镓。第三半导体层250与第一半导体层210可形成另一异质结构层。因此,二维电子气(Two-Dimens1nalElectron Gas, 2DEG) 294会出现在异质结构体200内，且位于在第三半导体层250下的第一半导体层210中。然而，因第二半导体层240与成长层230a、230b的晶格方向的缘故，二维电子气于成长层230a与230b的倾斜部234a与234b的浓度会降低。二维电子气292会于位于栅极600下方的成长层230a与230b的倾斜部234a与234b实质中断，因此本实施方式的半导体装置为常关型晶体管。通过施加栅极600 —适当的临界电压，于成长层230a与230b的倾斜部234a与234b的二维电子气能够导通，以导通二维电子气292与294，藉此开启半导体装置。
[0101]在一或多个实施方式中，倾斜部234a(234b)的上表面235a(235b)与遮罩层220的下表面221之间的夹角Θ能够控制半导体装置的临界电压。更具体的说，当夹角Θ越接近90度时，于成长层230a与230b的倾斜部234a与234b的二维电子气浓度便越低。也就是说，当夹角Θ越接近90度时，半导体装置的临界电压就越高。因此，在一或多个实施方式中，夹角Θ可为约60度。
[0102]综合上述，本实施方式的成长层230a与230b能够以磊晶方式而非蚀刻方式形成，因此，成长层230a与230b的表面可避免因蚀刻而形成的表面伤害，以提升半导体装置的品质。再加上，对于以氮化镓形成的成长层230a与230b而言，于磊晶工艺中形成的夹角Θ即为约60度，亦即上表面235a或235b为现成的倾斜表面，因此也就可不需再加入其他形成倾斜表面的工艺。换句话说，在形成成长层230a与230b的工艺中，不但可避免蚀刻伤害，亦能同时形成倾斜部234a与234b。
[0103]第三实施方式
[0104]图3A至图3E为本发明第三实施方式的半导体装置的制造剖面流程图。如图3A所示，一制造者可先提供一基板100。接着，制造者可选择性地形成一缓冲层700于基板100上。在本实施方式中，基板100的材质可为蓝宝石(Sapphire)、娃(Si)、碳化娃(SiC)或氮化镓(GaN)。缓冲层700的材质可为氮化铝(AlN)或其他合适的材料。
[0105]之后，制造者可形成一异质结构体200 (如第3C图所绘示)于基板100上。详细而言，制造者可先形成一第一半导体层210于基板100上。举例而言，在图3A中，第一半导体层210形成于基板100上方以及缓冲层700上。接着，制造者可形成一第三半导体层250于部分的第一半导体层210上,且形成一遮罩层220于第三半导体层250上。举例而言，制造者可先依序形成全面覆盖第一半导体层210表面的第三半导体层与遮罩层，接着再以微影蚀刻法一并去除一部分的遮罩层、一部分的第三半导体层与一部分的第一半导体层210，以形成第三半导体层250于第一半导体层210上、形成遮罩层220于第三半导体层250上，以及形成凹槽212于第一半导体层210中。在本实施方式中，第一半导体层210的材质可为氮化镓，第三半导体层250的材质可为氮化铝镓，而遮罩层220的材质可为氧化物、氮化物或上述的任意组合，例如为二氧化硅。
[0106]接着请参照第3B图。制造者可形成成长层230于第一半导体层210上，且成长层230毗邻遮罩层220设置，其中至少一部分的成长层230置于凹槽212中。成长层230包含主体部232与至少一倾斜部234。成长层230可以高温磊晶方式形成。因在磊晶过程中，通过磊晶参数的控制可使成长层230在水平方向并不会产生过度成长的情况，因此磊晶后的成长层230的倾斜部234可更精准地毗邻遮罩层220。在本实施方式中，成长层230的材质可与第一半导体层210的材质相同，也就是说，成长层230的材质可为氮化镓。
[0107]请参照第3C图。制造者可接着形成第二半导体层240于成长层230与遮罩层220上。如此一来，形成异质结构体200的步骤便可完成。在本实施方式中，第二半导体层240的材质可与第三半导体层250的材质相同，也就是说，第二半导体层240的材质可为氮化铝镓(AlGaN)，而第二半导体层240可以磊晶方式形成。
[0108]请参照第3D图。制造者可形成保护层300于第二半导体层240上，且保护层300至少置于遮罩层220与成长层230的倾斜部234的上方。在本实施方式中，保护层300的材质可为氧化铝(Al2O3)、氮化硅(SiNx)、氧化硅(S12)或上述的任意组合。
[0109]请参照第3E图。接着，制造者可形成源极400与漏极500。源极400与漏极500分别与异质结构体200电性耦合。举例而言，如第3E图所示，制造者可先于第三半导体层250中形成贯穿孔252，并于遮罩层220中形成贯穿孔222，贯穿孔252与222共同暴露出部分的第一半导体层210。更进一步地，若保护层300与第二半导体层240皆全面覆盖遮罩层220，则制造者可于保护层300中形成贯穿孔302a，且于第二半导体层240中形成贯穿孔242a，其中贯穿孔302a、242a、252与222共同暴露出第一半导体层210的该部分。另一方面，制造者可于第二半导体层240中形成另一贯穿孔242b，以暴露出部分的成长层230。更进一步地，若保护层300全面覆盖第二半导体层240，则制造者可于保护层300中形成贯穿孔302b，其中贯穿孔302b与242b共同暴露成长层230的该部分。接着，制造者可形成源极400于被贯穿孔252、222、242a与302a共同暴露的部分第一半导体层210上，且形成漏极500于被贯穿孔242b与302b暴露的部分成长层230上。在本实施方式中，源极400与漏极500的材质可为金属，例如钛(Ti)、铝(Al)、镍(Ni)、金(Au)或上述的任意组合。
[0110]接着，制造者可形成栅极600于保护层300上、位于源极400与漏极500之间，且至少形成于成长层230的倾斜部234上。如此一来，半导体装置的工艺便可完成。在本实施方式中，栅极600的材质可为金属，例如钛(Ti)、铝(Al)、镍(Ni)、金(Au)或上述的任意组合。
[0111]从结构上来看，半导体装置包含基板100、异质结构体200、保护层300、源极400、漏极500与栅极600。异质结构体200置于基板100上，异质结构体200包含第一半导体层210、遮罩层220、成长层230、第二半导体层240与第三半导体层250。第一半导体层210置于基板100上。第一半导体层210具有凹槽212，部分的成长层230置于凹槽212中。遮罩层220置于部分的第一半导体层210上方。第三半导体层250置于第一半导体层210与遮罩层220之间。成长层230毗邻遮罩层220设置。成长层230包含主体部232与倾斜部234。主体部232具有上表面233，且倾斜部234具有上表面235。遮罩层220具有面向第一半导体层210的下表面221,主体部232的上表面233与遮罩层220的下表面221非共平面，且倾斜部234的上表面235自主体部232的上表面233，沿着一夹角Θ倾斜至遮罩层220的下表面221。第二半导体层240置于遮罩层220与成长层230上。保护层300置于第二半导体层240上，且至少置于遮罩层220与成长层230的倾斜部234的上方。源极400与漏极500分别与异质结构体200电性耦合。栅极600置于保护层300上，置于源极400与漏极500之间，并至少置于成长层230的倾斜部234上方。更进一步地，在一或多个实施方式中，半导体装置可更包含缓冲层700。缓冲层700置于基板100与异质结构体200之间。
[0112]在本实施方式中，第二半导体层240的材质为氮化铝镓(AlGaN)，且成长层230的材质为氮化镓(GaN)。第二半导体层240与成长层230形成一异质结构层。因此，二维电子气(Two-Dimens1nal Electron Gas, 2DEG) 292会出现在异质结构体200内，且位于成长层230的主体部232。另一方面，在本实施方式中，第三半导体层250的材质为氮化铝镓，且第一半导体层210的材质为氮化镓。第三半导体层250与第一半导体层210可形成另一异质结构层。因此，二维电子气(Two-Dimens1nal Electron Gas, 2DEG) 294会出现在异质结构体200内，且位于在第三半导体层250下的第一半导体层210中。然而，因第二半导体层240与成长层230的晶格方向的缘故，二维电子气于成长层230的倾斜部234的浓度会降低。二维电子气292会于位于栅极600下方的成长层230的倾斜部234实质中断，因此本实施方式的半导体装置为常关型晶体管。通过施加栅极600 —适当的临界电压，于成长层230的倾斜部234的二维电子气能够导通，以导通二维电子气292与294，藉此开启半导体装置。
[0113]在一或多个实施方式中，倾斜部234的上表面235与遮罩层220的下表面221之间的夹角Θ能够控制半导体装置的临界电压。更具体的说，当夹角Θ越接近90度时，于成长层230的倾斜部234的二维电子气浓度便越低。也就是说，当夹角Θ越接近90度时，半导体装置的临界电压就越高。因此，在一或多个实施方式中，夹角Θ可为约60度。
[0114]综合上述，本实施方式的成长层230能够以磊晶方式而非蚀刻方式形成，因此，成长层230的表面可避免因蚀刻而形成的表面伤害，以提升半导体装置的品质。再加上，对于以氮化镓形成的成长层230而言，于磊晶工艺中形成的夹角Θ即为约60度，亦即上表面235为现成的倾斜表面，因此也就可不需再加入其他形成倾斜表面的工艺。换句话说，在形成成长层230的工艺中，不但可避免蚀刻伤害，亦能同时形成倾斜部234。
[0115]虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
【权利要求】
1.一种半导体装置，包含: 一基板； 一异质结构体，置于该基板上，该异质结构体包含: 一第一半导体层，置于该基板上； 一遮罩层，置于部分的该第一半导体层上； 一成长层，置于该第一半导体层上，且毗邻该遮罩层设置，该成长层包含一主体部与至少一倾斜部，该主体部与该倾斜部皆具有一上表面，其中该遮罩层具有面向该第一半导体层的一下表面，该主体部的该上表面与该遮罩层的该下表面非共平面，且该倾斜部的该上表面自该主体部的该上表面，沿着一夹角倾斜至该遮罩层的该下表面；以及一第二半导体层，置于该遮罩层与该成长层上； 一保护层，置于该第二半导体层上，且至少置于该遮罩层与该成长层的该倾斜部的上方； 一源极与一漏极，分别与该异质结构体电性耦合；以及 一栅极，置于该保护层上，置于该源极与该漏极之间，并至少置于该成长层的该倾斜部上方。
2.如权利要求1所述的半导体装置，其中该成长层的数量为多个，该遮罩层置于二该些成长层之间，该第二半导体层具有至少二贯穿孔，该二贯穿孔分别暴露出该二成长层的至少一部分，且该源极与该漏极分别置于被该二贯穿孔暴露的该二成长层的该二部分上。
3.如权利要求2所述的半导体装置，其中该遮罩层具有一宽度，且该宽度小于2微米。
4.如权利要求2所述的半导体装置，其中该异质结构体还包含: 一第三半导体层，置于该遮罩层与该第一半导体层之间；以及 其中该第一半导体层具有二凹槽，且部分的该二成长层分别置于该二凹槽中。
5.如权利要求1所述的半导体装置，其中该异质结构体还包含: 一第三半导体层，置于该遮罩层与该第一半导体层之间；以及 其中该第一半导体层具有至少一凹槽，该成长层的一部分置于该凹槽中。
6.如权利要求5所述的半导体装置，其中该第二半导体层具有至少一贯穿孔，该贯穿孔暴露至少部分的该成长层，该第三半导体层具有至少一贯穿孔，且该遮罩层具有至少一贯穿孔，该第三半导体层的该贯穿孔与该遮罩层的该贯穿孔共同暴露出至少部分的该第一半导体层，该源极与该漏极其中一者置于被该第三半导体层暴露的该部分的该第一半导体层上，且该源极与该漏极其中另一者置于被该第二半导体层暴露的该部分的该成长层上。
7.如权利要求5所述的半导体装置，其中该第二半导体层的材质与该第三半导体层的材质相同。
8.如权利要求1所述的半导体装置，还包含: 一缓冲层，置于该基板与该异质结构体之间。
9.如权利要求1所述的半导体装置，其中该遮罩层的材质为氧化物、氮化物或上述的任意组合。
10.如权利要求1所述的半导体装置，其中该倾斜部的该上表面与该遮罩层的该下表面之间的该夹角为约60度。
11.如权利要求1所述的半导体装置，其中该成长层的材质与该第一半导体层的材质相同。
12.—种半导体装置的制造方法，包含: 提供一基板； 形成一异质结构体于该基板上，其中形成该异质结构体包含: 形成一第一半导体层于该基板上； 形成一遮罩层于部分的该第一半导体层上； 形成至少一成长层，该成长层毗邻该遮罩层，其中该成长层包含一主体部与至少一倾斜部；以及 形成一第二半导体层于该成长层与该遮罩层上； 形成一保护层于该第二半导体层上，且至少置于该遮罩层与该成长层的该倾斜部上方； 形成一源极与一漏极，以分别与该异质结构体电性耦合；以及形成一栅极于该保护层上，置于该源极与该漏极之间，且至少置于该成长层的该倾斜部的上方。
13.如权利要求12 所述的制造方法，其中形成该成长层的步骤包含: 形成二该成长层于该遮罩层的相对两侧； 其中该制造方法还包含: 形成二贯穿孔于该第二半导体层中，使得该二贯穿孔暴露出至少部分的该二成长层；以及 其中形成该源极与该漏极的步骤包含: 分别形成该源极与该漏极于被该二贯穿孔暴露的该二成长层的该二部分上。
14.如权利要求12所述的制造方法，还包含: 形成一第三半导体层于该第一半导体层与该遮罩层之间；以及 形成至少一凹槽于该第一半导体层中；以及 其中形成该成长层的步骤包含: 形成至少部分的该成长层于该凹槽中。
15.如权利要求14所述的制造方法，其中形成至少一凹槽的步骤包含: 形成二该凹槽于该遮罩层的相对两侧； 其中形成该成长层的步骤还包含: 分别形成至少部分的该二成长层于该二凹槽中；以及 其中形成该源极与该漏极的步骤包含: 分别形成该源极与该漏极于该二成长层的该二部分上。
16.如权利要求14所述的制造方法，其中形成该源极与该漏极的步骤包含: 形成该源极与该漏极其中一者于该第一半导体层上；以及 形成该源极与该漏极其中另一者于该成长层上。
17.如权利要求14所述的制造方法，其中该第二半导体层的材质与该第三半导体层的材质相同。
18.如权利要求12所述的制造方法，还包含: 形成一缓冲层于该基板与该异质结构体之间。
19.如权利要求12所述的制造方法，其中该遮罩层的材质为氧化物、氮化物或上述的任意组合 。
20.如权利要求12所述的制造方法，其中该成长层的材质与该第一半导体层的材质相同。
【文档编号】H01L21/336GK104051514SQ201410042076
【公开日】2014年9月17日 申请日期:2014年1月27日 优先权日:2013年3月13日
【发明者】綦振瀛, 李庚谚, 沈炜凯, 薛清全, 邢泰刚 申请人:中央大学, 台达电子工业股份有限公司