微电子器件的制造方法

微电子器件的制造方法
【专利摘要】本发明涉及制造微电子装置的方法，微电子装置包括基板和堆，堆包括至少一个导电层和至少一个介电层，该方法包括：从所述基板的一个表面形成至少一个相对于所述基板表面水平面为凹陷的图案，所述图案的壁包括底部和侧面部分，侧面部分位于所述底部和所述基板的表面之间，所述侧面部分包括至少一个倾斜直至基板的表面的倾斜壁；形成所述堆，所述堆的多个层有助于至少部分地填充所述图案；将所述堆打薄到至少所述基板表面的水平面，以完全暴露所述至少一个在一个平面中齐平的导电层的边缘；和在所述基板上形成至少一个电连接件，与所述至少一个导电层的边缘接触。
【专利说明】微电子器件的制造方法
【技术领域】
[0001]本发明一般涉及电触点和导电层的形成，电触点位于导电层和绝缘层交替的层状结构的每个导电层上，尤其涉及多层电容器或密集路由结构的生产。
【背景技术】
[0002]微电子工业通常使用金属/绝缘体/金属(MM)型式的层状结构，其中，交替绝缘和导电的多个层堆叠，由于这些层的重叠提供的表面积的节省，以合理成本价形成尤其是大容量的电容器。
[0003]这种形式的结构已经有描述，特别是这些基于薄陶瓷层应用的结构，这些薄陶瓷层被导电片隔开以生产大容量电容器。至于侧面的接触点，为了连接所有的导电电极以将单独的电容器并联设置，有必要求助于来自于微电子学外的方法。采用的技术通常是复杂的并且因此也是昂贵的，例如递交至美国专利商标局(USPTO)的专利申请US2012/0257324A1中描述的内容。
[0004]US2012/014548A1和W02011/090440A1公开了利用基板上的凹处通过将导电和非导电部分交替设置且这些导电部分以梳状交织形成的堆叠层来制造电容器的方法。由此产生的器件包括连接引脚，连接引脚仅用在导电部分的一部分，与基板的表面齐平地配合。有可能基于交替的若干导电层(两个连续的导电层从不电连接)生产电容器成为可能，以随着减小的尺寸提供高电容值。然而，通过加在表面上的引脚实现连接包含制造导电层的复杂的制备以产生掩 模和/或蚀刻。

【发明内容】

[0005]因此，本发明的一个目的是提出解决这个问题的装置和方法，能够不增加该方法的步骤的数目，并且有利地使用微电子产业使用的传统方法。
[0006]通过下列描述和相应附图将展现出本发明的其他目的、特征及优势。当然还可能包括其它优势。
[0007]本发明的第一方面涉及生产微电子器件的方法，微电子器件包括基板和堆，堆包括至少一个导电层和至少一个介电层。
[0008]有利地，该方法包括以下步骤:
[0009]从所述基板的一个表面形成至少一个相对于所述基板表面水平面为凹陷的图案，所述图案的壁包括底部和侧面部分，所述侧面部分位于所述底部和所述基板的表面之间，所述侧面部分包括至少一个直至所述基板的表面的倾斜壁；
[0010]形成所述堆，所述堆的多个层有助于至少部分地填充所述图案；
[0011]将所述堆打薄至少到所述基板表面的水平面，以完全暴露在一个平面中齐平的所述至少一个导电层的边缘；
[0012]在所述基板上形成至少一个电连接件，与所述至少一个导电层的边缘接触，并完全离开在所述平面中齐平的所述至少一个导电层的边缘。[0013]根据本发明，微电子学意指所有微电子学和纳米电子学技术。
[0014]利用本发明，与绝缘层交替的导电层可通过处于同一水平面的基板的表面自外部接触到。这显然便于进行后续的连接，触点在基板表面的平面中生产。打薄有利地由例如通过平刨调平的单个步骤完成。类似地，连续的淀积层有利地为固体板类型以使制造大大简化。
[0015]而且，由于该方法使获得与一个或多个边缘完全暴露在表面上的导电层的电连接成为可能，并避免了制备这些层而要涉及多个掩模或蚀刻板的复杂步骤掩模。在一种有利的情况下，掩模本发明可通过形成限定了单个开口的图案的单个掩模和用于形成电连接的简化的连续淀积和定型(finalisation)来实施,对于能够实现的连接构造而言,该方法快速而灵活。
[0016]本发明的另一方面涉及微电子器件，包括基板和堆，堆包括相继的至少一个导电层、介电层和另一个导电层。有利地，该基板包括位于关于基板表面的平面凹陷处的图案，图案的壁包括底部和侧面部分，侧面部分位于底部和基板的表面之间，侧面部分优选包括至少一个倾斜壁，堆位于图案处，堆的第一层完全覆盖图案限定的凹处，堆的其它层完全覆盖紧靠其下的堆的层，所述至少一个导电层的边缘完全暴露于在一个水平面齐平的所述基板的表面且连接至电连接件。
[0017]本发明的另一方面涉及系统，包括集成电路，该集成电路设置有至少一个用于该集成电路的连接引线，至少一个输入/输出焊盘和至少一个根据本发明的器件，该器件的连接件之一连接至该连接引线，该器件的连接件中的另一个连接至所述输入/输出焊盘。
【专利附图】

【附图说明】
[0018]下列附图阐明的实施例的详细描述，将更清晰地呈现本发明的目的、特征及优点，
[0019]图1图示了根据本发明的生产器件的堆的原理；
[0020]图2显示了交替淀积导电层和绝缘层后获得的层堆的一个例子；
[0021]图3显示了在前述的步骤结束时通常获得的图案的对称结构；
[0022]图4图示了通常通过化学机械抛光(CMP)执行的打薄器件表面步骤的结果；
[0023]图5显示了在CMP后刚淀积了一层绝缘层的步骤的结果，在该绝缘层中可以制成导电层的触点；
[0024]图6显示了绝缘层内的触点开口的结果；
[0025]图7显示了器件表面互连的结果；
[0026]图8为可由本发明的方法生产的电容器形式的器件的一个例子的平面图；
[0027]图9图示了应用本发明以实现高密度连接路径的例子；
[0028]附图以示例形式给出但不限制本发明。
【具体实施方式】
[0029]开始详细讨论本发明的实施例前，先说明那些纯粹可选的特征这些特征在需要的情况下可以根据所有的组合彼此相关或替换地使用。
[0030]-基板表面是导电的，通过至少一次由绝缘层和导电层的相继交替，在基板上形成堆；[0031]-图案的壁是电绝缘的，且随着导电层、介电层和导电层至少一次相继交替，在基板上形成堆；
[0032]-倾斜壁是一个平面；
[0033]-倾斜壁和基板表面的水平面间形成的角介于30°~90°之间；
[0034]-倾斜壁形成以从底部的壁伸展至基板表面；
[0035]-形成电连接件的步骤包括:
[0036]-淀积电气绝缘材料，其中，通过光刻法和蚀刻法，对于堆的暴露的导电层的至少一个边缘，限定至少一个开口以在所述边缘提供电触点；
[0037]-淀积导电材料，以形成电连接件，所述淀积配置为能够通过所述至少一个开口；
[0038]-堆包括两个被介电层间隔的导电层，配置所述至少一个开口以在两个导电层中第一个的边缘设置触点，而在两个导电层中的第二个上不设置触点；
[0039]-包括第二开口，第二开口配置成在两个导电层中第二个的边缘设置触点，而在两个导电层中的第一个上不设置触点；
[0040]-在堆形成前并且在凹陷图案形成后，还包括形成完成基板的电绝缘层。
[0041]-形成堆的步骤在整个基板的表面执行，打薄步骤包括平滑化；平滑化的处理可在停止面上停止，如果有层150存在，停止面有利地位于层上或低于层，或者停止面位于层150下的基底表面或位于其下；
[0042]-堆中的多个层是连续的。因此它们有利的是覆盖凹处的整个表面的层；
[0043]-打薄步骤包括调平(levelling);
[0044]-形成图案的步骤包括蚀刻基板的步骤；
[0045]-该方法涉及制造多层电容器件；
[0046]-该方法涉及制造用于路由和/或部件供电的器件；
[0047]-电连接件至少包括第一和第二电触点，每个所述触点电连接所述堆中一系列不同的的导电层，每个不同的导电层系列形成电容器电极或电气路径；
[0048]-连续的淀积层是相同的；
[0049]-形成图案的步骤包括蚀刻基板的步骤；
[0050]-两个导电层与介电层串联连接以形成电容器的电极；
[0051]-至少一个导电层的边缘连接至至少两个连接件以形成电气路径；
[0052]-两个连接件之一可连接至集成电路(Cl)的输入/输出焊盘，两个连接件中另外一个可连接至所述集成电路的连接引线；
[0053]_底壁为平面，
[0054]-基板导电，且在逐次连续的淀积前，淀积电绝缘材料层，
[0055]-基板电绝缘，
[0056]-堆包括两个以上导电层和至少两个介电层，每个介电层插入两个导电层之间，
[0057]-凹陷图案是一个凹部(cavity)且在侧面部分有利地包括两个倾斜壁，两个侧面部分关于底部相对，
[0058]-整个侧面部分是倾斜的，
[0059]-逐次连续淀积的最后一层是导电的，
[0060]-图案的深度等于或大于所述堆的厚度。[0061 ] 该系统还可包括集成电路(Cl)，该集成电路(Cl)设置有至少一个输入/输出焊盘和至少一个连接引脚及至少一个器件，该器件的第一和第二电触点之一连接至连接引脚，该器件的第一和第二电触点中的另一个连接至所述输入/输出焊盘。
[0062]本发明的上下文中，术语“在…上”或“在…上面”不一定意味着“与…接触”。因此，例如在凹部的壁上连续淀积多个层形成凹陷图案不一定意味着多个层与所述壁直接相互接触，但这意味着多个层至少部分地覆盖壁，并且要么直接接触壁要么被另一层(如绝缘层或另一兀件)与其分开。
[0063]通常的术语中，“高度”意思是沿着基板厚度的尺寸。基板通常沿厚度包括两个相对面，一个面用于实施本发明。这个面有利地为平面，有利地沿着垂直于基板厚度的面。
[0064]术语“凹陷图案”的意思是在基板厚度上形成凹入型(re-entrant)几何构型。凹陷图案将特别是非通孔型凹部。“其深度”的意思是进入基板厚度的尺寸。“基板”是通用术语，用在制造器件期间的支撑部分和在制造结束时保持至少其一部分以作为所述器件的一部分。
[0065]根据本发明的一方面，凹陷图案使得能够淀积至少多个导电层中的一些，并使它们有向着基板表面上升的凹形，从而相关的单层或多个层在基板表面的水平面上定向为使其边缘在所述表面的平面中。术语“边缘”在这里的意思是堆的层的边缘部分。
[0066]图1图示了根据本发明生产多层结构的原理，即从具有基部的基板110开始。基部可包括一个或多个层。在这些层中，首先，较优选的是通过蚀刻制造图案120，其限定了在从基板表面以此方法在基板厚度的一部分112上形成的凹陷处或凹部的几何形状。图3~图9更完整地显示了凹陷图 案形式的例子，其中图案包括底壁和侧面部分，底壁在这里是平面且与基板110的平面平行。后者从底部连接基板表面。在沿与基板110表面的平面平行的平面的截面中，该图案具体采用矩形轮廓，如图8中可见的方形轮廓或图9中的伸长形貌。优选调整蚀刻法以使凹部凹陷，并具有至少一个倾斜部分130，其优选侧面是平坦的。
[0067]在第一实施例中，该倾斜使得倾斜部分130延伸至基板110的表面。
[0068]在另一实施例中，倾斜是相反的，倾斜部分在基板110表面的方向上相对于凹部的底部再凹入。例如，倾斜壁130相对于基板110表面的法线的角度在第一种情况下可在0°到60°之间，在第二种情况下可在0°到-60°之间。
[0069]在侧面部分上可以有几个间隔或不间隔的倾斜壁130。它们可以例如为小平面，这些小平面可以具有不同倾斜。此外，这些倾斜壁不一定是平面，且倾斜壁意味着利用该倾斜壁，单层或多个层能够从图案120的底部上升至基板110的表面，这意味着壁或多个壁130沿着基板110厚度(图案120深度)具有非零部件。在特定的情况下，至少一个壁130可在沿着基板110厚度方向的截面上具有曲线形状，曲线形状即例如凹面。
[0070]在壁130是平面的情况下,在对着(vis-0-vis)基板表面的平面的方向，蚀刻角140通常在30°到90°之间。在本发明的极限情况下，底部在侧面部分的壁交界处减小。例如，可以使用金字塔形凹部，锥尖向下，底部为顶点。
[0071]具体地(但不是唯一地)，如果基板110的基部在其收纳图案120的厚度部分是导电的且附着于其表面112的多个层的第一层(即层150)也与基底以这种方式设置在基板中，并且要与基板110电绝缘，则将形成多层结构或堆。这里需要指出的是，蚀刻的深度160较为有利的是等于或大于在该方法的以下步骤中将要形成的堆的总体厚度，即蚀刻的深度160必须等于或大于组成希望制造的堆的一对绝缘层/导电层的厚度和。
[0072]可用来形成本发明的所有或一部分电介质元件的材料为绝缘体，如硅(Si)及其氧化物(SiO2)或氮化物(SiN)。其它例子在下文给出。所有已知的生长、淀积和蚀刻这些材料及所有这些用在微电子学的导电的或绝缘的材料的技术可使用基板，基板通常由单晶硅组成或基于单晶硅，为通常的英文术语所称的“thin wafer”(薄晶片)的形式。本专利尤其由使用掩模模和曝光的光刻法限定，可使用电子束、电敏树脂或甚至通过从模具打印图案(纳米压印)。
[0073]为获得倾斜壁或多个壁130，求助可以是特别是KOH或TMAH类型化学腐蚀或电浆蚀刻，电浆蚀刻在腐蚀反应器中形成，在那里要被蚀刻的器件暴露于等离子体(电浆)中。 [0074]图2显示了交替淀积导电层210和绝缘层220后获得的层堆的一个例子，导电层210形成电容器的电极，绝缘层220构成其电介质。如已经看到的，层150必要的话使整个基板110绝缘，在本例中基板110由硅构成，首先，在上述淀积之前，蚀刻图案120并形成倾斜壁130。如前所述，蚀刻深度合适以使层堆的上表面201保持在某个水平面203，水平面203比可能被覆盖的基板的未蚀刻部分低，如本例，绝缘层150补充基底。
[0075]堆200的形成配置成组织一系列导电层(至少一个，如果基板在其划定凹部的部分导电)，该一系列层与在导电层中间的电绝缘层一样设置，以使导电层通过绝缘层电绝缘。
[0076]举例说明，堆200的绝缘层可由化学淀积或处理操作，特别是氧化或氮化处理形成。因此，淀积相例如可限于创建导电层，然后在每个淀积间其部分厚度被处理以便形成绝缘层。
[0077]这里，应该注意的是，导电和绝缘材料的相继淀积优选调整为相同的，即无论淀积发生的表面的方向，可以获得大体相等的淀积厚度。尤其是，图案120侧面的淀积厚度与其外部的大体相同。但是这一情况并不是本发明的限制，例如倾斜壁或多个壁130上的厚度相对于底部不同。
[0078]形成的堆的第一层完全覆盖由凹陷图案120限定的凹部。接着的层完全覆盖之前的层的表面。
[0079]组成电极210的导电材料包括特别是微电子学中使用的金属或合金:铝(Al)、金(Au)、铜(Cu)、钼(Pt)及大概所有种类的自然导电或人工导电材料，特别是通过掺杂质如半导体材料及特别是添加硅或导电氧化物。根据材料，使用一种或另一种微电子工业通常使用的技术来淀积这些材料淀积，这些技术通常称为PVD、CVD、PECVD和ALD、E⑶，分别是“物理蒸汽淀积、““化学汽相淀积”、““等离子增强化学汽相淀积”、“微粒子层淀积”及“电化学淀积”的英文首字母缩写。淀积也可通过旋涂来完成，即通过淀积液体或粘性形式的材料的离心力(centrifugation)淀积在基板表面。淀积厚度通常为从0.2 μ m(微米，即0.2xl(T6米)至2 μ m范围内的值。
[0080]可构成介电层220的材料包括:氮化硅(SiN), 二氧化硅(SiO2),三氧化二铝(Al2O3), 二氧化铪(HfO2),锆钛酸铅等陶瓷(PZT)或钛酸钡锶(BST)。它们采用例如与上述相同的方法或通过PLD淀积，PLD为脉冲激光淀积的英文首字母缩写。淀积厚度通常为从IOnm (纳米，即0.2xl(T9米)至2 μ m范围内的值。
[0081]图3显示了较为有利的对称结构310的一个例子，对称结构310在上述步骤结束时获得。
[0082]图4图示了将器件表面调平至停止面420的调平步骤的结果，该调平优选采用机械或化学机械抛光，通常用首字母缩写CMP称谓，CMP表示化学机械抛光。
[0083]CMP操作410，或者其它形式的打薄提供相同结果，因此可在单个平面中接触到上述步骤中形成的具有多个层的堆200的所有层。尤其是，可通过它们的边缘接近所有或部分导电层210。此外，这些边缘在该表面的每个水平面上都可接触到。它形成闭合线形式的轮廓并因此经过相关层的整个周边。优选地，位于堆200的剩余部分上方的上部导电层不需要边缘曝光，且可通过其上表面接触到，该上表面形成了堆200的上表面201。
[0084]这里值得注意的是，最初的图案120的蚀刻壁130的倾斜140的角度控制金属层的边缘的宽度，这些金属层可通过刚被平坦化处理的表面420接触到。用于电触点的可用宽度212也取决于在相应的导电层形成期间淀积的厚度214淀积。比这个更宽较为有利，因为它乘以角140的正弦的倒数，角140由初始图案的倾斜壁130和基板平面形成。
[0085]例如，如果蚀刻角140为45°且淀积的绝缘层厚度224为0.15 μ m，那么该表层的平截面或边缘222为0.2 μ m。同样，如果淀积的导电层的厚度214为例如0.56 μ m，那么该表层的平截面或边缘212为0.8μπι。对于较为有利地分别具有相同高度的导电层和绝缘层，获得重复的段(step):0.2+0.8=1 μ m。如下面的步骤描述的一样，然后可以在导电层中生产触点，导电层宽度例如为0.3μπι，且在这种情况下可由宽度大于0.7μπι的绝缘体隔开。相应设计在导电层上较优地提供触点的光刻量，如下文所述。
[0086]因此，本发明的方法在每个导电层210上提供单独的触点，如同可接触的区域已由光刻法分别获 得那样。每个单独电容器可能的电气配置可能在如下文将看到的一个光刻步骤中获得，特别是，为了使蚀刻图案表面获得最大电容量而将它们并行放置。
[0087]图5显示了下述步骤的结果，在CMP后仅淀积了绝缘体的层510，将有可能在该层中通过光刻法和蚀刻法形成能够接触到每个导电层210的触点的开口。如，层510由二氧化硅(Si02)通过例如PECVD淀积超过200nm的厚度而形成。
[0088]图6显示了刚刚淀积的绝缘层510内的电触点的开口的结果。这步可由常规的光刻操作执行。限定绝缘层510上开口的图案612和614首先转移至层610，层610构成掩模，根据需蚀刻的材料，掩模要么由光敏树脂制成，要么由所谓的硬模制成。光敏树脂通过掩模或光刻掩模绝缘并显影，硬模本身由光刻法获得。不管哪一种都能够蚀刻下述材料，在本例中为二氧化硅。需要注意的是，在本例中，对导电层的接触分布在层堆200的任一侧，以在每一侧连出两个导电层之一，并使所有单独的电容器能够并行放置。
[0089]图7显示了连接件的触点产品，该连接件提供器件表面上的互连。移除掩模610和淀积物后蚀刻金属层更好，金属层在刚打开的导电层上提供良好电气接触。可使用的金属包括钛(Ti)、镍(Ni)、金(Au)、铝(Al)、铜(Cu)和它们的组合。淀积的金属层的厚度有利地介于0.5至2 μ m之间。触体的图案(在本例中710和720)例如由选定材料的光刻法和蚀刻法标准限定。
[0090]图8为电容式器件的一个例子的平面图，该器件可由本发明的方法生产。连接件由两个触体(也称为触点)710，720形成，两个触体710，720出现在上一附图的截面中，并位于堆200轮廓的相对的两边。触点可安排在堆200表面的四周，例如触体810设置在堆200的一侧，与设置有触体710，720的各侧相邻。[0091]有利地，在该表面上，至少一个连接件配置为提供与一些层的共同的电连接，且为此具有穿过开口的数个导电部分共有的表面部分。在电容器的情况下，两个导电层之一连接至电连接件，另一导电层(另一个交替设置中)连接至另一电连接件。因此，如图7中可看到的，这两个元件满足所有层的连接。本发明为元件形状和布设提供了很大的自由。需要重申的是，层的边缘表面在电连接至元件(710，720，810)步骤期间是可接触到的。元件(710, 720,810)具有单一表面部分，可利用本发明以连接不连续和/或不在器件表面相同区域连接但却是齐平的各导电层。
[0092]图9图示了应用本发明以实现模块的输入/输出焊盘920间的高密度路由，该模块包含集成电路(Cl)和连接引脚910，连接引脚910能够将Cl连接至外部电路。在本例中，根据本发明制造两个多层堆930和940，多层堆930和940与输入/输出焊盘及引脚互连且无互相限制。这种情况下，同一导电层可连接至若干电触点以作为若干电器元件间的路径选择线。
[0093]对于本发明这一类型申请，即对于高密度互联的路由，不同于在先申请，限制各种导电轨道间的电容变得有利。设计根据本发明的多层堆以限制相对的表面，并使用低介电常数的介质材料如二氧化硅(Si02)。而且，优选采用工艺允许的介电层的最大厚度以减少杂散电容。这可取决于信号传输的频率；例如，大于Iym的厚度是可能的，而更为有利的是几微米。
[0094]除上述路由应用之外，根据本发明的多层结构可有利地以电容器的形式应用作为众多电子产品中的蓄能器或过滤元件或被汽车工业及电信行业，众多电子产品如集成电源、信号放大器和射频(RF)电路滤波器及各种各样国内应用，电信行业的微型化提供可靠性优势及成本降低。可形成的器件可适合微电子机械系统类型(被称为MEMS)。
【权利要求】
1.制造微电子器件的方法，所述微电子装置包括基板和堆，所述堆包括至少一个导电层和至少一个介电层，该方法包括: 从所述基板的一个表面形成至少一个相对于所述基板表面水平面为凹陷的图案，所述图案的壁包括底部和侧面部分，所述侧面部分位于所述底部和所述基板的表面之间，所述侧面部分包括至少一个直至所述基板的表面的倾斜壁； 形成所述堆，所述堆的多个层有助于至少部分地填充所述图案； 将所述堆打薄到至少所述基板表面的水平面，以便在一个平面中齐平的所述至少一个导电层的边缘完全露出； 其中，在所述打薄之后，所述方法包括在所述基板上形成至少一个电连接件，与所述至少一个导电层的边缘接触，并完全离开在所述平面中齐平的所述至少一个导电层的边缘。
2.根据权利要求1所述的方法，其中，所述基板的表面是导电的，在所述基板上形成所述堆，随后是绝缘层和导电层的至少一次交错。
3.根据权利要求1所述的方法，其中，所述图案的壁是电绝缘的，并且在所述基板上形成所述堆，随后是导电层、介电层和导电层的至少一次相继交替。
4.根据权利要求1所述的方法，其中，所述倾斜壁由平整表面形成。
5.根据权利要求1所述的方法，其中，所述倾斜壁和所述基板表面的水平面间形成的角介于30°~90°之间。
6.根据权利要求1所述的方法，其中，所述形成电连接件的步骤包括: -淀积电气绝缘材料，其中，通过光刻法和蚀刻法，对于所述堆的暴露的导电层的至少一个边缘，限定至少一个开口以在所述边缘提供电触点； -淀积导电材料，以形成电连接件，所述淀积配置为能够通过所述至少一个开口。
7.根据权利要求6所述的方法，其中，所述堆包括两个被介电层间隔的导电层，配置所述至少一个开口以在所述两个导电层的第一个边缘上提供触点，而不在该两个导电层的第二个上提供触点。
8.根据权利要求7所述的方法，包括配置第二开口，所述第二开口配置成在所述两个导电层的所述第二个的边缘提供触点，而不在该两个导电层的第一个上提供触点。
9.根据权利要求1所述的方法，还包括:在所述堆形成前和所述凹陷图案形成后，形成电绝缘层以完成所述基板。
10.根据权利要求1所述的方法，其中，形成所述图案的步骤包括蚀刻所述基板的步骤。
11.根据权利要求1所述的方法制造多层电容器件的方法。
12.根据权利要求1所述的方法在制造用于部件的路由和/或电源的应用。
13.根据权利要求1所述的方法，其中，所述打薄步骤包括调平。
14.微电子器件，包括基板和堆，所述堆包括至少一个导电层和一个介电层， 其中，所述堆包括图案，所述图案的壁包括底部和侧面部分，所述侧面部分位于所述底部和所述基板的表面之间，所述侧面部分包括至少一个倾斜壁，所述堆位于图案处，所述堆的第一层完全覆盖所述图案限定的凹处，所述堆的其它层完全覆盖紧靠于其下方的所述堆的层，所述至少一个导电层的边缘完全暴露在所述基板的在一个水平面中齐平的表面，且连接至电连接件。
15.根据权利要求14所述的器件，其中所述电连接件至少包括第一和第二电触点，每个所述触点电连接所述堆中的一系列不同的导电层，每个不同系列的导电层形成电容器电极或电气路径。
16.根据权利要求15所述的器件，其中，所述第一和第二电触点之一可连接至集成电路(Cl)的输入/输出焊盘，该第一和第二电触点中的另一个可连接至至少一个设置在基板上的连接引脚。
17.包含集成电路(Cl)的系统，具有至少一个输入/输出焊盘和至少一个连接引脚，以及至少一个根据 权利要求16所述的器件，所述第一和第二电触点之一连接至所述连接引脚，另一个连接至所述输入/输出焊盘。
【文档编号】H01L21/822GK104022073SQ201410073575
【公开日】2014年9月3日 申请日期:2014年2月28日 优先权日:2013年2月28日
【发明者】亨利·席卜耶特 申请人:法国原子能源和替代能源委员会