应力记忆工艺的制作方法
【专利摘要】本发明涉及应力记忆工艺，公开一种方法，其包括提供一种包括设置在半导体区域上方的栅极结构的半导体结构。进行离子注入制程，其非晶化邻近该栅极结构的该半导体区域的第一部分及邻近该栅极结构的该半导体区域的第二部分，以使第一非晶区域及第二非晶区域在邻近该栅极结构处形成。进行原子层沉积制程，其在该半导体结构上方沉积具有内部应力的材料层，且选定进行该原子层沉积制程的至少一部分的温度及该原子层沉积制程的至少一部分的持续时间，以使该第一非晶区域及该第二非晶区域在该原子层沉积制程期间重新结晶。
【专利说明】应力记忆工艺
【技术领域】
[0001]一般来说，本发明涉及集成电路的领域，更特定来说，涉及形成集成电路的方法，其中应力记忆工艺被用于在半导体材料中提供应力。
【背景技术】
[0002]集成电路包含大量电路组件，其特定来说，包括场效应晶体管。在场效应晶体管中设置有栅电极。栅电极可藉由在栅电极及沟道区域之间提供电性绝缘的栅极绝缘层，而从沟道区域分开。在邻近该沟道区域处，设置有源极区域及漏极区域。
[0003]沟道区域、源极区域及漏极区域是由半导体材料形成，其中沟道区域的掺杂不同于源极区域及漏极区域的掺杂。取决于施加到栅电极的电压，场效应晶体管可在打开及关闭状态之间切换，其中在打开状态中的沟道区域的电导率大于在关闭状态中的沟道区域的电导率。
[0004]针对在打开状态中提高通过场效应晶体管的沟道区域的电流，已经提出了在沟道区域中提供弹性应力。拉伸应力可增加在如硅的半导体材料中的电子迁移率。在N沟道晶体管的沟道区域中提供拉伸应力可有助于提高沟道区域的电导率，以得到较大的电流在打开状态中通过场效应晶体管的沟道区域。在如硅的半导体材料中，压缩应力可提高空穴的迁移率，故在P沟道晶体管的沟道区域中提供压缩应力可有助于得到较大的电流在打开状态中通过场效应晶体管的沟道区域。
[0005]接下来，用于在N沟道晶体管及P沟道晶体管中设置应力沟道区域的方法将参照图1a及Ib而描述。
[0006]图1a显示在制造过程的第一阶段中，半导体结构100的示意性剖视图。半导体结构100包括形成在基板101的半导体区域104中的晶体管组件102及形成在基板101的半导体区域105中的晶体管组件103。沟槽隔离结构106在晶体管组件102及晶体管组件103之间提供电性绝缘，且在晶体管组件102和103及半导体结构100中的其它电路组件(未图标)之间提供电性绝缘。
[0007]在制造过程中，N沟道晶体管可从晶体管组件102中形成，且P沟道晶体管可从晶体管组件103中形成。半导体区域104及半导体区域105可依据晶体管组件102及晶体管组件103的掺杂方式而掺杂，而晶体管组件102及晶体管组件103的掺杂取决于将要形成的晶体管类型。因此，半导体区域104可为P型掺杂，而半导体区域105可为N型掺杂。
[0008]其中设置有半导体区域104及半导体区域105的基板可包括如硅的半导体材料。在晶体管组件103中，可设置如硅/锗的应力产生材料层133。由于在应力产生材料层133的材料与基板的材料之间的晶格失配，可在半导体区域105中提供压缩应力。
[0009]晶体管组件102包括栅极结构107。栅极结构107包括栅电极111。栅电极111包括金属部分110。栅电极111的其它部分可由多晶硅形成。栅极绝缘层109将栅电极111从半导体区域104中分开。在栅电极111的顶表面上，可设置盖帽层112。邻近栅电极111处可设置二氧化硅侧壁间隔件118，其可藉由包含氮化硅的衬垫层117而从栅电极111中分开。
[0010]类似地，晶体管组件103包括栅极结构108，该栅极结构108包括具有金属部分114、栅极绝缘层113、二氧化硅侧壁间隔件120及衬垫层119的栅电极115。此外，在栅电极115的顶表面上，可设置盖帽层116。
[0011]在邻近于晶体管组件102的栅极结构107处，可设置源极延伸区123及漏极延伸区124。源极延伸区123及漏极延伸区124可为N掺杂。另外,可设置可为P掺杂的晕区127及晕区128。晶体管组件103可包括可为P掺杂的源极延伸区125及漏极延伸区126，以及可包括可为N掺杂的晕区129及晕区130。
[0012]如上所述，应力产生材料层133可在P沟道晶体管组件103的沟道区域中提供压缩应力。在N沟道晶体管组件102的沟道区域中可提供拉伸应力。为了达到此目的，可使用将要在以下所描述的应力记忆工艺。
[0013]非晶区域131可形成在栅极结构107的源极侧上，并且非晶区域132可形成在栅极结构107的漏极侧上。为了形成非晶区域131及非晶区域132，可进行离子注入制程，非掺杂元素(如氙或锗)的离子被注入进半导体结构的100内。
[0014]在半导体区域104中半导体材料带有离子的放射可能会使原子从它们在晶格中的位置移位放射，使得半导体材料的结晶秩序受到破坏。栅极结构107下方的半导体区域104的部分可由栅极结构107保护而免于离子的放射，故非晶区域131及非晶区域132可藉由栅极结构107下方基本上结晶的区域而彼此分开。非晶区域131及非晶区域132的深度可藉由适当选定使用于离子注入制程中的离子能量而控制。
[0015]在形成非晶区域131及非晶区域132之后，可在半导体结构100上方形成包含二氧化硅的衬垫层121及受应力的氮化硅层122。衬垫层121及受应力的氮化硅层122可借助化学气相沉积及/或等离子体增强化学气相沉积的手段而形成。用于形成受应力的氮化硅层122的沉积制程参数可适配，以在受应力的氮化硅层122中得到拉伸应力。
[0016]由受应力的氮化硅层122提供的拉伸应力可在基板101的半导体材料的部分中产生拉伸应力。特别是，可在非晶区域131及非晶区域132中产生拉伸应力。
[0017]图1b显示在制造过程的稍后阶段中的半导体结构100的示意性剖视图。在受应力的氮化硅层122形成之后，可进行用于使非晶区域131及非晶区域132重新结晶的退火制程。该退火制程是在受应力的氮化硅层122形成完成后进行。
[0018]既然，非晶区域131及非晶区域132的重新结晶发生在存在有由受应力的氮化硅层122所提供的拉伸应力的情况下，拉伸应力可影响在重新结晶制程中得到的晶格结构。因此，可在晶体管组件102的栅极结构107的源极侧及漏极侧上设置应力区域138及应力区域139。应力区域138及应力区域139可在晶体管组件102的沟道区域中提供拉伸应力。
[0019]此后，可进行各向异性刻蚀制程，以从受应力的氮化硅层122的部分中在邻接栅极结构107处形成侧壁间隔件140，及在邻接栅极结构108处形成侧壁间隔件141的。然后，可进行离子注入制程，以在晶体管组件102中形成N掺杂源极区134及N掺杂漏极区135，且在晶体管组件108中形成P掺杂源极区136及P掺杂漏极区137。
[0020]此后，可去除未受栅极结构107及栅极结构108的侧壁间隔件140、侧壁间隔件141、盖帽层112及盖帽层116所覆盖的衬垫层121的部分，并且可在晶体管组件102及晶体管组件103的源极区域、漏极区域及栅电极中形成硅化部分142、硅化部分143、硅化部分144、硅化部分145、硅化部分146及硅化部分147。
[0021]而应力区域138及应力区域139甚至可在去除受应力氮化硅层122的部分之后保持其内部应力，因此保持从晶体管组件102中形成的晶体管的沟道区域中的拉伸应力，而该等被去除的氮化硅层122的部分是不同于该等侧壁间隔件140及侧壁间隔件141可由其所形成的部分。这种效应被称为“应力记忆“。在从晶体管组件103中形成的晶体管的沟道区域中的应力可基本上相当于是由应力产生层133所提供的，故可在晶体管组件103中形成的晶体管的沟道区域中得到压缩应力。
[0022]以上描述的应力记忆工艺问题为用于形成受应力氮化硅层122的化学气相沉积及等离子体增强化学气相沉积工艺可能受到负荷的影响，其中受应力氮化硅层122的厚度取决于相邻晶体管组件之间的间距。这可能会导致如单间距及双间距的晶体管器件的不同间距的晶体管之间的阈值电压改变。这可对在半导体结构100中形成的集成电路的性能产生不利影响，及可减少制造过程中的产量。
[0023]以上描述的应力记忆工艺的进一步的问题为:进行作为制造过程的独立步骤的用于非晶区域131及非晶区域132重新结晶的退火制程可能会增加制造过程的复杂性。
[0024]本发明提供可避免或至少减少如上述问题其中的至少一部分的制造过程。
【发明内容】
[0025]为了提供本发明的某些方面的基本认识，下文介绍本发明的简化总结。本总结并不是本发明的一个详尽的概述。其并非意图指出本发明的主要或关键要素，或者打算划定本发明的范畴。其唯一目的是提出一些简化形式的概念，就好象作为后文中更详细的论述
的前言一般。
[0026]本文公开一种示例性的方法，其包括:提供一种半导体结构。该半导体结构包括设置在半导体区域上方的栅极结构。进行离子注入制程，其非晶化邻近该栅极结构的该半导体区域的第一部分及邻近该栅极结构的该半导体区域的第二部分，以使第一非晶区域及第二非晶区域在邻近该栅极结构处形成。进行原子层沉积制程，其在该半导体结构上方沉积具有内部应力的材料层。选定进行该原子层沉积制程的至少一部分的温度及该原子层沉积制程的至少一部分的持续时间以使该第一非晶区域及该第二非晶区域在该原子层沉积制程期间重新结晶。
[0027]本文公开另一种示例性的方法，其包括:提供半导体结构。该半导体结构包括第一晶体管组件及第二晶体管组件，该第一晶体管组件包括设置在第一半导体区域上的第一栅极结构，且该第二晶体管组件包括设置在第二半导体区域上的第二栅极结构。该方法还包括:在邻近该第一栅极结构的该第一半导体区域中形成第一非晶区域，且在邻近该第一栅极结构的该第一半导体区域中形成第二非晶区域，其中，在该第二半导体区域中不形成非晶区域。进行原子层沉积制程，其在该第一半导体区域及该第二半导体区域上方沉积具有内部应力的材料层。选定进行该原子层沉积制程的至少一部分的温度及该原子层沉积制程的至少一部分的持续时间，以使该第一非晶区域及该第二非晶区域在该原子层沉积制程期间基本上完全地重新结晶。
【专利附图】
【附图说明】[0028]本发明可通过参照与附图结合所得的以下描述而理解，在附图中类似的组件符号代表类似的组件，且其中:
[0029]图1a及Ib显示在传统制造工艺阶段中的半导体结构的示意性剖视图；以及
[0030]图2a至2c显示在根据本发明的方法的阶段中的半导体结构的示意性剖视图。
[0031]在本文中公开的主题容易受到各种修饰和替代形式影响，其特定【具体实施方式】已由附图中的范例的方式表示并在本文中详细地描述。然而可理解的是，本文所描述的具体实施例并不打算把本发明限制为特定形式，但相反的，目的是包含所有落在由所附权利要求界定的本发明的精神及范畴内的修饰、等效及替换。
【具体实施方式】
[0032]本发明的各种说明性具体实施例描述如下。为清楚起见，并非所有实际实行的特征都在本说明书中描述。当然也可以理解，在任何这些实际说明性具体实施例下，
[0033]必须作出许多实行的特定决定以达成开发者的特定目标，如符合系统相关及商业相关的约束，其将随实行而异。此外，可以理解的是，这样的开发努力可能是复杂且耗时的，但绝不会是那些在本发明中得到益处的本领域的普通技术人员来的例行任务。
[0034]本发明的主题现在将参照附图而描述。各种结构、系统和设备是针对仅为解释以便不混淆对那些熟悉本领域的技术人员来说为公知的本发明细节的目的而示意性描绘于附图中。尽管如此，附图的加入可以描述及解释本发明的说明性范例。这里所用的用词和短语应被理解及阐释为具有对由那些熟悉本领域的技术人员所理解的用词和短语来说为一致的含义。本文中一致用法的术语或短语并没有意图暗指术语或短语的特别定义，即由那些本领域的普通技术人员所理解为不同于普通和习惯的意思的定义。当词语或短语意图具有特殊含义，即不同于熟悉本领域的技术人员所理解的意思，此种特别定义将以直接及明确地提供该术语或短语的特别定义的定义方式而在说明书中专门阐述。
[0035]在朝向20纳米技术节点及/或在14纳米技术节点的集成电路晶体管的持续缩放可能增加边缘性问题(marginalities)、变异性和制造能力的挑战。在晶体管器件之间的多间距中的持续缩放可能导致空间最小化，其中数种植入物、应力记忆技术、硅化物形成、双应力衬垫及受应力的接触都必须在这找到它们的容身之处。因此，进一步的尺寸缩放可能需要大量的努力去想办法解决每一道工序步骤中的所有边缘性问题以及减少变异性及边缘性，以建立非常鲁棒的制程。
[0036]本发明的各方面涉及藉由使用非常适形的间隔件材料而减少隔离及密集嵌套的晶体管器件之间的变异性。在28nm及其以下的技术节点中，在晶体管器件的源极和漏极区域的形成中使用非常适形的氮化硅间隔件可有利于在单一间距及双间距的晶体管器件之间减少间隔件特征的变异性。
[0037]用于氮化硅沉积的传统的化学气相沉积制程程及/或等离子体增强化学气相沉积制程可能导致对不同的间距器件的负载效应。这样可能会导致晶体管器件的阈值电压漂移，及导致对相似的晶体管器件来说有不同的达成目标(targeting)与性能。此外，还可能导致产品性能的退化及可能减少生产过程中的产量。
[0038]使用其中采用原子层沉积的适形氮化硅侧壁间隔件以沉积氮化硅可能有助于减少隔离及密集嵌套的晶体管器件之间的变化，这样除了可有助于改善不同间距的晶体管器件的达成目标也可有助于提高其性能。
[0039]氮化硅的适形原子层沉积可在相对低的温度下完成，其中可能须要相对比较长的沉积时间，或者在一些具体实施例中，增高的温度可获得更快的沉积。
[0040]当氮化硅的整个原子层沉积是在约400°C的相对较低的温度下进行时，可能需要参照图1a及Ib的如上所述的单独的热退火，以实现可提高晶体管器件性能的应力记忆效应。
[0041]本发明的各态样提供可在不同温度条件下进行的原子层沉积制程。通过在增高的温度下进行氮化硅的原子层沉积，可在沉积制程期间得到在半导体结构中的非晶区域的再结晶。
[0042]由原子层沉积的氮化硅层可具有甚至比藉由化学气相沉积或等离子增强化学气相沉积方法所形成的氮化硅层更大的内部应力。由于由氮化硅层提供的应力及在原子层沉积制程期间非晶区域的再结晶，在藉由原子层沉积方法的氮化硅层沉积期间可得到已形成在半导体材料中的内部应力区域。因此，不需要针对非晶区域再结晶的独立退火制程并可省去该制程，而同时仍可产生应力记忆效应及提高晶体管器件的性能。
[0043]此外，由于原子层沉积可允许非常适形的氮化硅层的形成，使用原子层沉积制程来沉积氮化硅可有助于减少隔离及密集嵌套的晶体管器件之间的变化。
[0044]原子层沉积制程完成后，氮化硅层可用于形成侧壁间隔件，其可在之后用于在栅极与藉由离子注入所形成的源极及漏极区域之间提供想要的距离。
[0045]氮化硅原子层沉积法可在约400°C的相对较低的沉积温度下进行，其中须要长达约七小时的沉积制程的相对较长期间来得到想要的氮化硅层厚度。在相对较低的温度下进行原子层沉积制程可有助于晶体管器件的宽度在阈值电压上的影响，其归因于氧的热触发扩散，该氧的热触发扩散是从以二氧化硅填充的沟槽隔离结构进入晶体管的沟道区。除了需要长期间的沉积制程，由于在温度为400°C下基本上不发生非晶的再结晶，则若整个原子层沉积制程是在低温下进行，可能需要相似于参照图1a和Ib的如上所述的额外热退火以用于进行应变记忆工艺。
[0046]本发明提供数个方法，其中例如为氮化硅层(其可用于应力记忆工艺，并且侧壁间隔件也可由其所形成)的适形材料层是在可落于约500°C至600°C范围的较高温度下沉积。
[0047]在较高的温度下，可能发生非晶区域的再结晶，以及既然由原子层沉积制程沉积的适形氮化硅层可具有相对高的内部应变，可能会发生原位应力记忆效应。可省略如参照图1a和Ib所述的额外热退火。因此，可减少生产时间及制造过程中的成本。此外，在一些具体实施例中，也可减少原子层沉积制程的时间。
[0048]在一些具体实施例中，在半导体材料中的非晶区域形成中，除了例如为惰性气体离子或元素周期表中的碳族元素离子(如碳、硅及/或锗)的非掺杂元素的离子之外，还可将氟及/或氮离子注入到半导体材料内。这可有助于防止氧从沟槽隔离结构扩散到半导体材料中，并且可有助于减少伴随晶体管器件沟道区域的宽度不同而变化的晶体管器件阈值电压的变异。
[0049]可在一些具体实施例中得到的进一步优点包含增进的制造能力及较低的成本、在器件及产品性能的提升、在复杂的设计结构中较低的整体漏电(由于整体较佳的器件达成目标)及产品产量的增加。在具体实施例中，相同的达成目标可用于隔离及密集嵌套的晶体管器件，并可提供高k金属栅极结构的稳固封盖。
[0050]进一步的具体实施例将参照图2a至2c描述。图2a显示在根据本发明的方法的一阶段的半导体结构200的示意剖视图。半导体结构200包括基板201。而基板201可包含娃。
[0051]在一些具体实施例中，基板201可为例如为硅晶圆或硅晶粒的块体(bulk)半导体基板。在其它具体实施例中，基板201可为绝缘体上半导体(SOI)的基板，其中例如为硅的半导体材料的相对薄层形成在例如为二氧化硅的电性绝缘材料层的上方。电性绝缘材料层可在半导体材料层与SOI基板(例如其上设有半导体材料层及电性绝缘材料层的硅晶圆)的其它部分之间提供电性绝缘。
[0052]半导体结构200包括晶体管组件202及晶体管组件203。在接下来所描述的方法中，N沟道晶体管可从晶体管组件202中形成，而P沟道晶体管可从晶体管组件203中形成。
[0053]晶体管组件202包括设置在半导体区域204上方的栅极结构207。依据从晶体管组件202中形成的N沟道晶体管的沟道区域的掺杂，半导体区域204可以被P型掺杂物掺杂。
[0054]同样，晶体管组件203包括设置在半导体区域205上方的栅极结构208。依据从晶体管组件203中形成的P沟道晶体管的沟道区域的掺杂，半导体区域205可以被N型掺杂物惨杂。
[0055]沟槽隔离结构206可将半导体区域204及半导体区域205彼此电性绝缘。此外，沟槽隔离结构206可在半导体结构200中的半导体区域204、半导体区域205及其它电路组件之间提供电性绝缘。沟槽隔离结构206可为浅沟槽隔离结构，其中二氧化硅为提供电性绝缘的介电材料。
[0056]半导体区域204及半导体区域205可藉由离子注入制程而受到掺杂，其中掺杂物材料的离子被注入到半导体结构200内。针对掺杂半导体区域204，半导体结构200可以P型掺杂物的离子放射，其中半导体区域205可由掩膜覆盖以使P型掺杂物基本上不注入到半导体区域205内。
[0057]针对掺杂半导体区域205，半导体结构200可以N型掺杂物的离子放射，其中半导体区域204可由掩膜覆盖以基本上防止N型掺杂物注入到半导体区域204内。
[0058]沟槽隔离结构206可借助光刻，蚀刻，氧化及沉积工艺形成。
[0059]半导体区域205可包括应力产生层231，其包含与半导体区域205其余部分不同的半导体材料。在一些具体实施例中，应力产生层231可包含硅/锗半导体，而半导体区域205其余部分可包含硅。硅/锗具有比硅大的晶格常数。因此，在应力产生层231的材料与半导体区域205的其余部分的材料之间存在晶格失配。晶格失配可产生压缩应力，特别是在应力产生层231与半导体区域205的其余部分之间的接面的附近。压缩应力可在从晶体管组件203中形成的P型晶体管的沟道区域中增加空穴迁移率。
[0060]应力产生层231可藉由用于在硅上生长硅/锗的选择性外延生长制程的方法所形成。在选择性外延生长制程期间，半导体区域204可由例如为包含二氧化硅或氮化硅的硬掩膜覆盖。由于外延生长制程中的选择性，在掩膜上可得到基本上没有锗的沉积或只有少量硅/锗的沉积。在应力产生层231形成后，可去除掩膜。[0061]晶体管组件202的栅极结构207可包括栅电极211及设置在栅电极211与半导体区域204之间的栅极绝缘层209。栅极绝缘层209可在栅电极211与半导体区域204之间提供电性绝缘。栅电极211可包括在相邻栅极绝缘层209的栅电极211的下部部分的金属部分210，而栅电极211的其余部分可包含多晶硅。在栅电极211的顶表面上，可设置可包含二氧化硅的盖帽层212。在栅电极211的侧壁处，可设置包含二氧化硅的侧壁间隔件218，且该侧壁间隔件218可藉由衬垫层217而从栅电极211分开。衬垫层217可包含氮化硅。
[0062]类似地，晶体管组件203的栅极结构208可包括栅极绝缘层213、可包括金属部分214的栅电极215、盖帽层216、侧壁间隔件220及衬垫层219。
[0063]栅极结构207及栅极结构208可在半导体区域204、205的掺杂之后及可在沟槽隔离结构206与应力产生层231的形成之后形成。为了形成栅极结构207及栅极结构208，可例如藉由化学气相沉积制程或等离子体增强化学气相沉积制程来形成包含有栅极绝缘层209及栅极绝缘层213的材料的层，例如是如同氮氧硅铪的高k材料层。
[0064]此后，包含栅极结构的207的金属部分210的材料可形成在半导体区域204上方，而包含栅电极215的金属部分214的材料可形成在半导体区域205上方。
[0065]在一些具体实施例中，金属部分210及金属部分214可包括相同的材料，如氮化钛。在这样的具体实施例中，金属部分210及金属部分214的邻接层可藉由例如化学气相沉积制程或等离子体增强化学气相沉积制程的方法而沉积在半导体结构200上方。
[0066]在其它具体实施例中，金属部分210及金属部分214可包含不同的材料。例如，N沟道晶体管组件202的栅电极211的金属部分210可包含镧(La)或氮化镧(LaN)，而P沟道晶体管组件203的栅电极215的金属部分214可包含铝(Al)或氮化铝(AlN)。在这样的具体实施例中，可使用光刻、蚀刻及沉积等工艺以用于在半导体区域204上方但不在半导体区域205上方形成金属部分210的材料层，以及用于在半导体区域205上方但不在半导体区域204上方形成金属部分214的材料层。
[0067]此外，由栅电极211及栅电极215的其余部分中形成的例如为多晶硅层的材料层，以及由盖帽层212及盖帽层216的其余部分中形成的例如为二氧化硅层的材料层可被沉积在半导体结构200上方。此后，包含有栅极绝缘层209及栅极绝缘层213的材料的层、包含有金属部分210及金属部分214的一或更多的材料的一或更多的层、包含有栅电极211及栅电极215的其余部分的材料的层与包含有盖帽层212及盖帽层216的材料的层可藉由光刻制程的方法而图案化，以形成由盖帽层212及盖帽层216覆盖的栅电极211及栅电极215。
[0068]此后，例如为氮化硅层的衬垫层217及衬垫层219的材料层与例如为二氧化硅层的侧壁间隔件218及侧壁间隔件220的材料层可沉积在半导体结构200上方，并可进行一或多道蚀刻制程来形成邻近栅电极211及栅电极215的侧壁间隔件218及侧壁间隔件220，该蚀刻制程可包括各向异性蚀刻制程，该各向异性蚀刻制程适于从具有基本水平表面的半导体结构200的一部分去除侧壁间隔件218及侧壁间隔件220的材料。
[0069]在栅极结构207及栅极结构208形成后，源极延伸区223及漏极延伸区224可形成在半导体区域204中。同样，源极延伸区225及漏极延伸区226可形成在半导体区域205中。在N沟道晶体管组件202中的源极延伸区223及漏极延伸区224可包括N型掺杂物，并且在P沟道晶体管组件203的源极延伸区225及漏极延伸区226可包括P型掺杂物。此夕卜，可在N沟道晶体管组件202中形成包含有P型掺杂物的晕区227及晕区228，并且可在P沟道晶体管组件203中形成包含有N型掺杂物的晕区229及晕区230。源极延伸区223、漏极延伸区224、源极延伸区225、漏极延伸区226、晕区227、228、229、230可藉由习知的离子注入制程而形成。
[0070]在栅极结构207及栅极结构208形成后，可在邻近晶体管组件202的栅极结构207处形成非晶区域234及非晶区域235。非晶区域234可设置在源极延伸区223所在的栅极结构207的源极侧，并且非晶区域235可设置在漏极延伸区224所在的栅极结构207的漏极侧。
[0071]在非晶区域234及非晶区域235的形成中，半导体区域204的半导体材料的晶格结构可在非晶区域234及非晶区域235中破坏，使得非晶区域234及非晶区域235包含例如为非晶硅的非晶半导体材料。沿着基板201的厚度方向(在图2a的平面中为垂直)的延伸区，其也可表示成非晶区域234及非晶区域235的深度，可大于源极延伸区223及漏极延伸区224的深度与晕区227及晕区228的深度，使得源极延伸区223、漏极延伸区224、晕区227及晕区228的至少一部分是位于非晶区域234及非晶区域235内。
[0072]而在晶体管组件203中未形成非晶化区域。
[0073]为了在晶体管组件202中但不在晶体管组件203中形成非晶区域234及非晶区域235，可形成掩膜232。掩膜232可包括光阻，并可藉由光刻制程的方法形成。掩膜232覆盖晶体管组件203，且不覆盖晶体管组件202。
[0074]在形成掩膜232后，可如图2a中之箭头233所示意性表示地进行离子注入制程。
[0075]在离子注入制程233中，以非掺杂物质的高能离子放射半导体结构200，该非掺杂物质的高能离子基本上不改变在半导体区域204的半导体材料中的电荷载子浓度，或者当其包含在半导体材料内时对电荷载子浓度具有仅为相对小的影响。
[0076]在一些具体实施例中，离子注入制程233可包括以例如为惰性气体离子(例如氦、氖、氩、氪及/或氙)的非掺杂元素的离子放射半导体结构200。可替换地或附加地，离子注入制程233可包括以来自元素周期表中碳族元素的离子放射半导体结构200，特别是以碳、硅及/或锗离子放射。
[0077]用于离子注入制程233的离子能量可在约25至80千电子伏的范围内，且离子剂量可落于从大约5xl014个离子/平方公分至约117个离子/平方公分的范围中。
[0078]除了惰性气体离子或来自元素周期表碳族中的元素离子之外，在离子注入制程233中，可进行共注入制程，其中半导体结构200是以氟及/或氮离子放射。氟及/或氮离子的剂量可落于从大约114个离子/平方公分至约117个离子/平方公分的范围中，且氟及/或氮离子的能量可落于与非掺杂元素的离子能量相同的范围中。
[0079]在离子注入制程233的期间进行氟及/或氮离子的共注入可有助于减少在半导体结构200中所形成的晶体管的阈值电压的变异，该形成在半导体结构200中的晶体管的沟道区域(在垂直于从源极区至漏极区的长度方向的方向上的晶体管组件的沟道区域延伸区)具有不同宽度，其尤其可能对于如同从晶体管组件202中所形成的晶体管的N勾道晶体管而言是一个问题。
[0080]其沟道区域具有不同宽度的晶体管器件的阈值电压的变异归因于在晶体管器件的部分中所积累的氧。氧的积累可能是由于从沟槽隔离结构206进入半导体区域204及半导体区域205的半导体材料内的氧的热扩散所导致。纳入特定晶体管的半导体区域内的氧含量可取决于晶体管的沟道区宽度，使得晶体管的阈值电压可取决于沟道区域的宽度。
[0081]氟及/或氮的存在可有助于减少氧的存在对于阈值电压上的影响。因此，离子注入制程233期间中提供氟及/或氮的共注入可有助于避免在制造过程中的后期阶段(例如在将参照图2b的如下所述的原子层外延制程期间)中使半导体结构200暴露于相对高温的不利影响。
[0082]图2b显示在制造过程中的后期阶段中半导体结构200的示意剖视图。在非晶区域234及非晶区域235形成后，可去除掩膜232。其后，可形成衬垫层234。衬垫层234可包含二氧化硅，且可藉由化学气相沉积制程或等离子体增强化学气相沉积制程的方法而形成。
[0083]在衬垫层234形成后，可进行由图2b中的箭头236所示意地标示的原子层沉积制程。在原子层沉积制程236中，具有内部应力的材料层235是沉积在半导体结构上方。层235可包含氮化硅，且氮化硅可具有约IGPa的内部拉伸应力。
[0084]在原子层沉积制程236中，交替地供给第一前驱体及第二前驱体到半导体表面结构200的表面。在示例性具体实施例中，其中层235包含氮化硅，而该第一前驱体可包含硅但不包含氮，且该第二前驱体可包含氮但不包含硅。举例来说，第一前驱体可包含一氯甲硅烷(SiClH3)、二氯硅烷(SiC12H2)、三氯硅烷(SiC13H)及/或四氯硅烷(SiC14)。第二前驱体可包含氨(NH3)及/或肼(N2H4)。
[0085]原子层沉积制程236包括多个原子层沉积运转周期(cycle)。每个运转周期包括第一阶段及第二阶段。在第一阶段期间，供给该第一前驱体到半导体表面结构200的表面但不供给该第二前驱体。而在第二阶段中，供给第二前驱体到半导体表面结构200的表面但不供给该第一前驱体。
[0086]诸如进行原子层沉积制程中的温度、运转周期的持续时间和运转周期的阶段、以及在各个原子层沉积运转周期中的第一阶段及第二阶段的第一前驱体及该第二前驱体的压力等的原子层沉积制程参数可被适配，使得在各个原子层沉积运转周期中的第一阶段期间，可在半导体表面结构200的表面上形成该第一前驱体的单一层。与已形成在半导体表面结构200的表面上的该第一前驱体的单一层结合的该第一前驱体的分子键结可能比与半导体表面结构200的未覆盖表面结合的该第一前驱体的分子键结还要弱。因此，在形成单一层该第一前驱体后，基本上不再将该第一前驱体沉积到半导体结构200的表面上。
[0087]在各个原子层沉积运转周期的第二阶段，该第二前驱体与吸附在在半导体结构200的表面上的该第一前驱体反应，且层235的材料是在该反应中形成。原子层沉积制程的参数可被适配，使得该第二前驱体的量在与沉积在半导体结构200的表面上的该第一前驱体反应中消耗殆尽。
[0088]因此，在各个原子层沉积运转周期中形成的层235的材料量是基本上受限于由在第一阶段期间沉积在半导体结构200的表面上的该第一前驱体的量。故原子层沉积制程是以自我限制方式进行，其中，在各个原子层沉积运转周期中，沉积特定量的层235的材料。
[0089]可藉由适当选定在原子层沉积制程236的期间所进行的原子层沉积运转周期的数目而控制层235的厚度。在一些具体实施例中，层235可具有约22奈米的厚度。
[0090]由于原子层沉积制程236的自我限制生长机制，可得到沉积制程的相对好的适形性。在适形沉积制程中，沉积材料层的厚度(在垂直于材料层所沉积的表面部分上的方向来测量)基本上是独立于表面部分的取向(orientat1n)。因此,在原子层沉积制程236中所形成的材料层235的厚度可基本上等于半导体结构200的表面的基本水平部分，举例来说为栅极结构207及栅极结构208的顶表面、邻近栅极结构207及栅极结构208的半导体区域204及半导体区域205的表面以及在半导体结构200的表面的倾斜部分上(例如栅极结构207及栅极结构208的侧壁)。此外，层235的材料厚度可基本上独立于相邻的晶体管器件之间的间距。
[0091]原子层沉积可在相对大的温度范围内进行。特定来说，氮化硅的原子层沉积可在落于约400°C至700°C的温度范围中进行。在各个原子层沉积制程运转周期的第一阶段期间的该第一前驱体的压力、在各个原子层沉积制程运转周期的第二阶段期间的该第二前驱体的压力、原子层沉积运转周期的持续时间以及各个个别温度下的原子层沉积运转周期的第一阶段及第二阶段的持续时间可被适配，以得到在温度范围内的层235的材料的自我限制生长。
[0092]在原子层沉积制程是落在约500°C至550°C的温度范围中进行的具体实施例中，原子层沉积制程可在具有落在约50至SOTorr的压力范围中的气体环境下进行，该气体环境可包括如分子氮(N2)的惰性气体加上可作为如上所述的前驱体的氨气(NH3)及二氯硅烷(SiC12H2)的各别其中之一。原子层沉积制程的持续时间可能会落在约一小时至约七小时的范围中，特定来说是落在约两小时至约七小时的范围内。
[0093]在其它具体实施例中，例如在原子层沉积制程是在不同温度下进行的具体实施例中，可使用不同的原子层沉积制程参数，其可借由常规实验手段而优化，其中，可选地，上述参数可作为起始值。
[0094]在进行原子层沉积制程236的至少一部分的温度及原子层沉积制程236的至少一部分的持续时间可选定，使得非晶区域234及非晶区域235在原子层沉积制程236的期间中重新结晶。特定来说，可选定原子层沉积制程236的至少一部分的温度及持续时间，使得非晶区域234及非晶区域235在原子层沉积制程236的期间中基本上完全重新结晶。因此，在原子层沉积制程236后，非晶区域234及非晶区域235的材料可具有晶体结构，而不需要进行额外的退火制程。
[0095]非晶区域234及非晶区域235的重新结晶是热触发程序。在半导体区域204包含硅的具体实施例中，非晶区域234及非晶区域235的重新结晶可在当半导体结构200暴露于约500°C或更高的温度时发生。用于达到基本上完全重新结晶非晶区域234及非晶区域235的所须时间可取决于温度，其中，在较高的温度下，可更快地得到非晶区域234及非晶区域235的重新结晶。
[0096]在一些具体实施例中，原子层沉积制程236的至少一部分可在落在约500°C至600°C的温度范围中进行。在一些具体实施例中，原子层沉积制程的至少一部分可在落在约550°C至600 V的温度范围中进行。
[0097]在约60(TC或更低温度下进行原子层沉积制程236可有助于减少掺杂物的扩散，特别是来自源极延伸区223及源极延伸区225、漏极延伸区224、漏极延伸区226以及晕区227、228、229、230的掺杂物的扩散。然而，在一些具体实施例中，可在原子层沉积制程236的至少一部分期间提供高于约600°C的温度。[0098]在一些具体实施例中，进行原子层沉积制程236时的温度可落于从约500°C至700°C的范围中，且原子层沉积制程的持续时间可落于从约一小时至约七小时的范围中。
[0099]当非晶区域234及非晶区域235在原子层沉积制程236期间重新结晶时，材料层235的内部应力可在当非晶区域234及非晶区域235中的非结晶半导体材料重新结晶时在形成的结晶半导体材料中产生内部应力。因此，在原子层沉积制程236期间，应力区域245及应力区域246可形成在半导体区域204中。应力区域245及应力区域246可在栅极结构207下方的晶体管组件202的沟道区域中提供内部应力，特别是内部拉伸应力。而该内部拉伸应力可提高从晶体管组件202中形成的N沟道晶体管的性能。
[0100]类似于以参照图1a及Ib的如上所述的应力记忆工艺而形成的应力区域138及应力区域139，当材料层235的部分在制造过程的较后阶段中去除以用于如将要以参照图2c的如下所述地从材料层235形成侧壁间隔件时，形成在半导体区域204中的应力区域245及应力区域246可保持其内部应力。
[0101]在一些具体实施例中，基本上可在整个原子层沉积制程236期间提供恒定的半导体结构200的温度。在这些具体实施例中，原子层沉积制程236的持续时间可落于从约一小时至约七小时的范围中。
[0102]然而，本发明为非限制的具体实施例，其中，在进行原子层沉积制程期间的温度在原子层沉积制程236期间中保持基本上地恒定。
[0103]在一些具体实施例中，原子层沉积制程236的第一部分可在相对低的温度下进行。原子层沉积制程236的该第一部分可在低于约500°C的温度下进行，例如在落于从约400 0C至500 0C的温度范围中及/或在落于从约400 °C至450 °C的温度范围中，其中，基本上不会在非晶区域234及非晶区域235中得到材料的重新结晶，或者仅发生相对小量的重新结晶。
[0104]在原子层沉积制程236的第一部分期间，可进行一些适于沉积材料层235的一部分的原子层沉积运转周期。形成在原子层沉积制程的第一部分期间的材料层235的部分可具有内部应力，故在原子层沉积制程236的第一部分结束时，基本上整个非晶区域234及非晶区域235或者非晶区域234及非晶区域235的至少相对大的部分是暴露于由材料层235的第一部分所提供的应力。
[0105]原子层沉积制程236的第二部分可在足以在原子层沉积制程236的第二部分期间得到基本上完全重新结晶的非晶区域234及非晶区域235的相对高的温度下进行。原子层沉积制程236的第二部分可在温度高于约50(TC及/或在温度高于约550°C下进行。特定来说，原子层沉积制程236的第二部分可在落于从约500°C至700°C的温度范围中、在落于从约500°C至600°C的温度范围中及/或在落于从约550°C至600°C的温度范围中进行。在原子层沉积制程236的第二部分中，可形成材料层235的第二部分，其也可具有内部应力。
[0106]相比于原子层沉积制程是在基本上恒定温度下进行的具体实施例，在原子层沉积制程236期间增加温度可有助于在半导体区域204的应力区域245及应力区域246中提供较大的内部应力。这是因为，在这样的具体实施例中，具有内部应力的材料层235的较大部分可在非晶区域234及非晶区域235中基本数量的材料重新结晶期间表现内部应力。
[0107]在一些具体实施例中，可在原子层沉积制程236的第一部分期间提供基本恒定的温度，并可在原子层沉积制程236的第二部分期间提供基本恒定的温度，其中，在原子层沉积制程236的第二部分中的温度是大于在原子层沉积制程的第一部分中的温度。可替换地，可在原子层沉积制程236期间持续增加半导体结构200的温度。举例来说，可在原子层沉积制程236期间提供温度的线性增加。
[0108]当半导体结构200的温度是在原子层沉积制程236期间增加时，例如为在各个原子层沉积程运转周期的第一阶段及第二阶段中各自提供的该第一前驱体及该第二前驱体的压力、原子层沉积运转周期的持续时间及/或原子层沉积运转周期的阶段的持续时间等的其它原子层沉积制程236的参数可依据温度的增加而变化，以使在整个原子层沉积制程236期间可达到材料的自我限制生长。因此，可得到高度适形的材料层235。
[0109]图2c显示了在生产过程较后阶段的半导体结构200的示意性剖视图。在原子层沉积制程236后，可进行各向异性刻蚀制程以用于从材料层235中形成邻近晶体管组件202的栅极结构207的侧壁间隔件237及邻近晶体管组件203的栅极结构208的侧壁间隔件238。可使各向异性刻蚀制程的持续时间适配以令半导体结构200表面的基本上水平部分上的材料层235的部分被去除，其中衬垫层234可使用作为蚀刻停止层。在栅极结构207及栅极结构208的侧壁上的材料层235的部分可留存在半导体结构200上并形成侧壁间隔件237及侧壁间隔件238。
[0110]此后，可进行离子注入制程以用于在晶体管组件202中形成源极区域247及漏极区域248，且用于在晶体管组件203中形成源极区域249及漏极区域250。
[0111]在晶体管组件202是N沟道晶体管组件的具体实施例中，N型掺杂物可注入到半导体区域204内以形成源极区域247及漏极区域248。而在晶体管组件203是P沟道晶体管组件的具体实施例中，P型掺杂物可注入到半导体区域205内以形成源极区域249及漏极区域250。半导体区域205可在形成源极区域247及漏极区域248的期间由掩膜覆盖，且半导体区域204可在形成源极区域249及漏极区域250的期间由掩膜覆盖。
[0112]在形成源极区域247、源极区域249、漏极区域248及漏极区域250期间的可足以在半导体区域204的部分中得到N型传导性，其中源极区域247及漏极区域248与晕区227及晕区228重迭，且该注入离子剂量可足以在半导体区域205的部分中得到P型传导性，其中源极区域249及漏极区域250与晕区229及晕区230重迭。
[0113]此后，可进行清洗制程，该清洗制程可为适配于选择性去除衬垫层234、盖帽层212及盖帽层216的蚀刻制程。在盖帽层212、盖帽层216及衬垫层234包含二氧化硅的具体实施例中，该清洗制程可包括暴露半导体结构200于稀释的氢氟酸。在该清洗制程中，暴露在半导体区域204、半导体区域205、栅电极211及栅电极215中的半导体材料。
[0114]此后，可在栅极结构207的源极侧形成硅化物部分239，且可在栅电极211形成硅化物部分240，另可在栅极结构207的漏极侧形成硅化物部分241。类似地，可在栅极结构208的源极侧形成硅化物部分242，且可在栅电极215形成硅化物部分243，另可在栅极结构208的漏极侧形成硅化物部分244。这可藉由沉积一层如镍、钨、钴及/或钼的耐火金属以及进行退火制程(例如用于起始由金属及半导体结构200的半导体材料产生硅化物的化学反应的快速热退火制程)而达成。此后，可进行蚀刻制程以去除在硅化物的形成中尚未消耗的金属。
[0115]以上公开的特定具体实施例仅为示例性的，对于可由本文教示得益的熟悉本领域的技术人员来说，可以不同但等效的方式来修饰及实行本发明。举例来说，如上阐述的制程步骤可以不同顺序进行。此外，除了如前述的权利要求书所述以外，本发明并不打算对本文所示的结构或设计的细部作限制。因此，明显的，以上所披露的特定实施例可被改变或修改，并且所有此种的变化都被视为在本发明的范畴与精神内。因此，本文所寻求的保护如上述的权利要求书所阐述。
【权利要求】
1.一种方法，其包括: 提供一种半导体结构，其包括设置在半导体区域上方的栅极结构； 进行离子注入制程，其非晶化邻近该栅极结构的该半导体区域的第一部分及邻近该栅极结构的该半导体区域的第二部分，以使第一非晶区域及第二非晶区域在邻近该栅极结构处形成；以及 进行原子层沉积制程，其在该半导体结构上方沉积具有内部应力的材料层，且选定进行该原子层沉积制程的至少一部分的温度及该原子层沉积制程的至少一部分的持续时间，以使该第一非晶区域及该第二非晶区域在该原子层沉积制程期间重新结晶。
2.如权利要求1所述的方法，其中，该第一非晶区域及该第二非晶区域在该原子层沉积制程期间基本上完全地重新结晶。
3.如权利要求2所述的方法，其中，该第一非晶区域及该第二非晶区域的重新结晶在邻近该栅极结构处形 第一应力区域及第二应力区域，该第一应力区域及该第二应力区域具有内部应力。
4.如权利要求3所述的方法，其中，由该原子层沉积制程所沉积的该材料层的内部应力为拉伸应力，且其中，该第一应力区域及该第二应力区域的内部应力为拉伸应力。
5.如权利要求1所述的方法，其中，该原子层沉积制程的至少一部分是在大于500°C及550°C的至少其中之一的温度下进行。
6.如权利要求5所述的方法，其中，该原子层沉积制程的至少一部分是在落于大约500°C至700°C的范围、落于大约500°C至600°C的范围及落于大约550°C至600°C的范围的至少其中之一的温度下进行。
7.如权利要求6所述的方法，其中，在该原子层沉积制程期间，进行该原子层沉积制程时的温度保持基本上恒定，且该原子层沉积制程的持续时间落于大约一小时至七小时的范围内。
8.如权利要求1所述的方法，其中，通过该原子层沉积制程沉积的该材料层包括氮化硅。
9.如权利要求8所述的方法，其中，该原子层沉积制程包括:交替供应包含硅的第一前驱体(precursor)及包含氮的第二前驱体给该半导体结构的表面,其中，该第一前驱体包含一氯甲硅烷、二氯硅烷、三氯硅烷及四氯硅烷中的至少其中一种，且其中，该第二前驱体包含氨及肼的至少其中一种。
10.如权利要求1所述的方法，其中，该离子注入制程包括以惰性气体及来自元素周期表中碳族的元素的至少其中一种的离子放射该半导体结构。
11.如权利要求10所述的方法，其中，该离子注入制程还包括以氟及氮的至少其中一种的离子放射该半导体结构。
12.如权利要求1所述的方法，其中，该栅极结构包括: 栅电极，设置在该半导体区域上方； 栅极绝缘层，设置在该半导体区域及该栅电极之间；以及 第一侧壁间隔件，形成在该栅电极的侧壁。
13.如权利要求12所述的方法，其中，该栅极绝缘层包括具有介电常数大于二氧化硅介电常数的高k材料，且该栅电极包括金属。
14.如权利要求12所述的方法，还包括: 在进行该原子层沉积制程之前，于邻近该栅极结构处形成延伸的源极区域及延伸的漏极区域，形成该延伸的源极区域及该延伸的漏极区域包括注入掺杂物材料的离子；以及 在进行该原子层沉积制程之后，进行各向异性蚀刻制程，该各向异性蚀刻制程从在该原子层沉积制程所沉积的该材料层中于该栅极结构的侧壁形成第二侧壁间隔件，且于邻近该栅极结构处形成源极区域及漏极区域，形成该源极区域及该漏极区域包括将掺杂物材料的离子注入进该半导体区域内。
15.如权利要求1所述的方法，其中，在该原子层沉积制程期间，进行该原子层沉积制程的温度增加。
16.—种方法,其包括: 提供半导体结构，该半导体结构包括: 第一晶体管组件，该第一晶体管组件包括设置在第一半导体区域上的第一栅极结构；以及 第二晶体管组件，该第二晶体管组件包括设置在第二半导体区域上的第二栅极结构； 该方法还包括: 在邻近该第一栅极结构的该第一半导体区域中形成第一非晶区域，且在邻近该第一栅极结构的该第一半导体区域中形成第二非晶区域，其中，在该第二半导体区域中不形成非晶区域；以及 进行原子层沉积制程，其在该第一半导体区域及该第二半导体区域上方沉积具有内部应力的材料层，且选定进行该原子层沉积制程的至少一部分的温度及该原子层沉积制程的至少一部分的持续时间，以使该第一非晶区域及该第二非晶区域在该原子层沉积制程期间基本上完全地重新结晶。
17.如权利要求16所述的方法，其中，形成该第一非晶区域及该第二非晶区域包括进行离子注入制程，其中，惰性气体及来自元素周期表中碳族的元素的至少其中一种的离子是注入到该第一半导体区域内。
18.如权利要求17所述的方法，其中，该第二半导体区域包括形成在硅上的硅/锗的应力产生层。
19.如权利要求18所述的方法，其中: 该第一栅极结构包括具有介电常数大于二氧化硅介电常数的高k材料的第一栅极绝缘层、包括第一金属及第一侧壁间隔件的栅电极； 该第二栅极结构包括具有介电常数大于二氧化硅介电常数的高k材料的第二栅极绝缘层、包括第二金属及第二侧壁间隔件的栅电极；该方法还包括: 在进行该原子层沉积制程之前，选择性注入N型掺杂物的离子至该第一半导体区域内，以于邻近该第一栅极结构处形成第一源极延伸区域及第一漏极延伸区域，且选择性注入P型掺杂物的离子至该第二半导体区域内，以于邻近该第二栅极结构处形成第二源极延伸区域及第二漏极延伸区域；以及 在进行该原子层沉积制程之后，进行各向异性蚀刻制程，以从在该原子层沉积制程所沉积的该材料层中于该第一栅极结构处形成第三侧壁间隔件及于该第二栅极结构处形成第四侧壁间隔件，并选择性注入N型掺杂物的离子至该第一半导体区域内，以于邻近该第一栅极结构处形成第一源极区域及第一漏极区域，且选择性注入P型掺杂物的离子至该第二半导体区域内以于邻近该第二栅极结构处形成第二源极区域及第二漏极区域。
20.如权利要求19所述的方法，其中，形成该第一非晶区域及该第二非晶区域还包括以氟及氮的至少其中一种的离子注入该第一半导体结构内。
21.如权利要求20所述 的方法，其中，在该原子层沉积制程期间，进行该原子层沉积制程的温度增加。
【文档编号】H01L21/311GK104037079SQ201410076345
【公开日】2014年9月10日 申请日期:2014年3月4日 优先权日:2013年3月4日
【发明者】J·亨治尔, S·弗莱克豪斯基, R·里克特, N·萨赛特 申请人:格罗方德半导体公司