低泄漏整流器结构的制作方法

低泄漏整流器结构的制作方法
【专利摘要】集成电路器件包括：第一Ⅲ-Ⅴ族化合物层、位于第一Ⅲ-Ⅴ族化合物层上方的第二Ⅲ-Ⅴ族化合物层、位于第二Ⅲ-Ⅴ族化合物层上方的栅极电介质以及位于栅极电介质上方的栅电极。阳电极和阴电极形成在栅电极的相对两侧上。阳电极电连接至栅电极。阳电极、阴电极和栅电极形成整流器的部分。
【专利说明】低泄漏整流器结构
[0001]相关申请的交叉引用
[0002]本申请要求下列美国临时专利申请的优先权:2013年3月14日提交的第61/785,009号申请，且其标题为“AlGaN/GaN整流器及其形成方法(AlGaN/GaN Rectifierand Method of Forming the Same)”,其全部内容结合于此作为参考。

【技术领域】
[0003]本发明总体涉及半导体【技术领域】，更具体的，涉及低泄漏整流器结构。

【背景技术】
[0004]整流器和晶体管均是高压电力电子应用中的主要部件，例如，开关模式电源和多种形式的驱动电路。整流器通常用于将周期性地反转方向的交流电(AC)转换为以单向流动的直流电(DC)。相应的转换过程称为整流。整流器具有包括半导体二极管和可控硅整流器(SCR)的多种类型。
[0005]在半导体技术中，由于它们的特性，III族-V族(或II1- V族)半导体化合物用于形成多种集成电路器件，诸如闻功率场效应晶体管、闻频晶体管或闻电子迁移率晶体管(HEMT)0 HEMT是将具有不同的能带隙的两种材料之间的结(S卩，异质结)合并为沟道而不是掺杂区的场效应晶体管，合并为掺杂区的情况通常用于金属氧化物半导体场效应晶体管(M0SFET)。与MOSFET相比，HEMT具有许多有吸引力的性质，包括高电子迁移率、在高频段传输信号的能力等。
[0006]从应用的角度来看，增强型(E-型)HEMT具有许多优点。E-型HEMT实现了负极性电源的消除，并且因此，实现了电路复杂性和成本的降低。虽然具有上述有吸引力的性质，但是在II1- V族半导体化合物基器件的开发中仍存在许多挑战。已经实施针对这些II1- V族半导体化合物的结构和材料的多种技术以尝试并进一步提高晶体管器件性能。
[0007]对于整流器，在高压电力电子应用(例如，开关模式电源和功率因数校正电路)中，需要具有低正向导通电压、低导通电阻和高反向击穿电压(BV)的双端电源整流器。对于给定的截止状态(off-state)击穿电压，低导通状态电阻和较短的反向恢复时间对功率转换效率而目是重要的。
[0008]已经做出各种努力以提高电源整流器的性能。一些提出的结构包括结势垒肖特基(Schottky) 二极管、合并的p-1-n肖特基(MPS) 二极管和同步整流器。其他提出的整流器包括肖特基势垒二极管(SBD)和位于掺杂的块状GaN上的p-1_n 二极管，其表现出高击穿特征和低导通电阻特征。
[0009]然而，由于用于SBD或p-1-n 二极管的外延结构与HEMT结构不兼容，因此SBD或P-1-n 二极管整流器不能与HEMT成功集成(至少具有不可接受的性能损失)。虽然在AlGaN/GaN异质结构上可以直接形成SBD，但是AlGaN/GaN异质结和金属AlGaN肖特基势垒的串联组合将导致更高的导通电压和更高的导通电阻。


【发明内容】

[0010]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种集成电路器件，包括:第一II1- V族化合物层；第二II1- V族化合物层，位于所述第一II1- V族化合物层上方；栅极电介质，位于所述第二II1- V族化合物层上方；栅电极，位于所述栅极电介质上方；以及阳电极和阴电极，位于所述栅电极的相对两侧上，其中，所述阳电极电连接至所述栅电极，并且所述阳电极、所述阴电极和所述栅电极形成整流器的部分。
[0011]在上述集成电路器件中，其中，所述第二II1- V族化合物层具有从所述第二II1- V族化合物层的顶面延伸至所述第二 II1-V族化合物层内的凹槽，并且所述栅极电介质延伸至所述凹槽内。
[0012]在上述集成电路器件中，其中，所述第二II1- V族化合物层的未凹进部分具有第一厚度，且所述第二II1- V族化合物层的凹进部分具有第二厚度，并且所述第二厚度与所述第一厚度的比率小于约1/3。
[0013]在上述集成电路器件中，还包括:位于所述第二II1- V族化合物层中的氟掺杂区，其中，通过所述栅电极覆盖所述氟掺杂区。
[0014]在上述集成电路器件中，其中，所述第一II1- V族化合物层具有第一能带隙，并且所述第二II1- V族化合物层具有高于所述第一能带隙的第二能带隙。
[0015]在上述集成电路器件中，其中，所述第一II1- V族化合物层包括氮化镓(GaN)，并且所述第二II1- V族化合物层包括氮化铝镓(AlGaN)。
[0016]在上述集成电路器件中，其中，二维电子气(2DEG)沟道形成在所述第一 II1- V族化合物层中并且靠近所述第一II1- V族化合物层与所述第二II1- V族化合物层之间的界面，其中，所述整流器配置为当未将偏置电压施加在所述栅电极上时具有一部分消耗的2DEG沟道，并且通过所述栅电极覆盖所述2DEG沟道的消耗部分。
[0017]根据本发明的另一个方面，提供了一种集成电路器件，包括:第一II1- V族化合物层，具有第一能带隙；第二II1- V族化合物层，覆盖并接触所述第一II1- V族化合物层，其中，所述第二 II1-V族化合物层具有高于所述第一能带隙的第二能带隙，并且所述第二II1- V族化合物层包括:第一部分，包括第一顶面；及第二部分，位于所述第一部分的相对侧上，其中，对所述第一顶面进行凹进使其低于所述第二部分的顶面以在所述第二II1- V族化合物层中形成凹槽；栅电极，位于所述第二II1- V族化合物层上方；以及阳电极和阴电极，位于所述栅电极的相对两侧上，其中，所述阳电极电连接至所述栅电极，并且所述阳电极、所述阴电极和所述栅电极形成整流器的部分。
[0018]在上述集成电路器件中，还包括:位于所述第二II1- V族化合物层和所述栅电极之间的栅极电介质，其中，所述栅极电介质延伸至所述凹槽内。
[0019]在上述集成电路器件中，还包括:位于所述第二II1- V族化合物层中的氟掺杂区，其中，通过所述凹槽覆盖所述氟掺杂区。
[0020]在上述集成电路器件中，还包括:位于所述第二II1- V族化合物层上方的介电钝化层，其中，所述栅电极延伸至所述介电钝化层内。
[0021 ] 在上述集成电路器件中，其中，所述第一II1- V族化合物层包括氮化镓(GaN)，并且所述第二II1- V族化合物层包括氮化铝镓(AlGaN)。
[0022]在上述集成电路器件中，其中，二维电子气(2DEG)沟道形成在所述第一II1- V族化合物层中并且靠近所述第一II1- V族化合物层与所述第二II1- V族化合物层之间的界面，并且所述整流器配置为当未将偏置电压施加至所述栅电极时具有一部分消耗的2DEG沟道，并且通过所述栅电极覆盖所述2DEG沟道的消耗部分。
[0023]在上述集成电路器件中，其中，所述第一顶面比所述第二部分的顶面低大于约
20 A。
[0024]根据本发明的又一个方面，提供了一种方法，包括:在衬底上方外延生长具有第一能带隙的第一II1- V族化合物层；在所述第一II1- V族化合物层上方外延生长具有第二能带隙的第二II1- V族化合物层，其中所述第二能带隙高于所述第一能带隙；形成电连接至所述第二II1- V族化合物层的阳电极和阴电极；在所述第二II1- V族化合物层上方形成栅极电介质；在所述栅极电介质上方形成栅电极；以及使所述栅电极和所述阳电极电短路以形成整流器。
[0025]在上述方法中，还包括:在形成所述栅极电介质之前，对所述第二II1- V族化合物层的一部分进行凹进以形成凹槽，其中，当形成所述栅电极时，所述第二II1- V族化合物层的剩余部分保留在所述凹槽下方，并且形成延伸至所述凹槽内的所述栅极电介质。
[0026]在上述方法中，还包括:在形成所述栅极电介质之前，对所述第二II1- V族化合物层的一部分进行凹进以形成凹槽，其中，当形成所述栅电极时，所述第二 II1-V族化合物层的剩余部分保留在所述凹槽下方，并且形成延伸至所述凹槽内的所述栅极电介质；在形成所述凹槽之后，将氟掺杂入所述第二II1- V族化合物层的剩余部分内。
[0027]在上述方法中，还包括:在形成所述栅极电介质之前，对所述第二II1- V族化合物层的一部分进行凹进以形成凹槽，其中，当形成所述栅电极时，所述第二II1- V族化合物层的剩余部分保留在所述凹槽下方，并且形成延伸至所述凹槽内的所述栅极电介质；在形成所述凹槽之后，将氟掺杂入所述第二II1- V族化合物层的剩余部分内；掺杂氟包括穿过所述凹槽注入氟。
[0028]在上述方法中，还包括:在形成所述栅极电介质之前，对所述第二II1- V族化合物层的一部分进行凹进以形成凹槽，其中，当形成所述栅电极时，所述第二II1- V族化合物层的剩余部分保留在所述凹槽下方，并且形成延伸至所述凹槽内的所述栅极电介质；在形成所述第二II1- V族化合物层之后，在所述第二II1- V族化合物层上方形成介电钝化层；以及蚀刻穿过所述介电钝化层，其中，使用相同的光刻胶用作蚀刻掩模，实施蚀刻穿过和凹进所述第二II1- V族化合物层的部分。
[0029]在上述方法中，其中，二维电子气(2DEG)沟道形成在所述第一II1- V族化合物层中并且靠近所述第一II1- V族化合物层和所述第二II1- V族化合物层之间的界面，并且在形成所述栅电极之后，当未将偏置电压施加在所述栅电极上时，所述2DEG沟道处于截止状态。

【专利附图】

【附图说明】
[0030]为了更完全地理解实施例以及优势，现在将结合附图进行的以下描述作为参考，其中:
[0031]图1至图11是根据一些示例性实施例的整流器在中间制造阶段的截面图；
[0032]图12根据一些示例性实施例示出了高电子迁移率晶体管(HEMT)的截面图，其中，HEMT和整流器形成在相同的衬底上且共享多个工艺步骤；以及
[0033]图13示出了根据示例性实施例的用于形成整流器的示意性工艺流程图。

【具体实施方式】
[0034]下面详细地讨论了本发明的实施例的制造和使用。然而，应该理解，实施例提供了可以在各种特定的环境中实现的许多可应用的概念。论述的特定实施例是说明性的，而不限制本发明的范围。
[0035]根据各个示例性实施例提供了整流器及其形成方法。示出了形成整流器的中间阶段。论述了实施例的变化例。在各个视图和说明性实施例中，相似的参考数字用于代表相似的部件。
[0036]图1至图11示出了根据示例性实施例的整流器在中间形成阶段的截面图。在示出的示例性实施例中，使用后栅极方法形成整流器，其中，在形成阳电极和阴电极之后形成栅电极。在可选实施例中，也可以使用前栅极方法形成整流器，其中，在形成阳电极和阴电极之前形成栅电极。参考图1，图1是衬底20的一部分的截面图，提供了衬底20。衬底20可以是晶圆10的一部分。在一些实施例中，衬底20包括碳化硅(SiC)衬底、蓝宝石衬底、硅衬底等。衬底20可以是由块状材料形成的块状衬底，或者可以是包括由不同材料形成的多个层的复合衬底。
[0037]根据一些实施例，首先在衬底20上方形成缓冲层22，缓冲层22用作用于随后形成的覆盖层的缓冲层和/或过渡层。相应的步骤如图13中的步骤101所示。可以使用金属有机物汽相外延(MOVPE)来外延生长缓冲层22。缓冲层22可以用作衬底20与随后形成的II1- V族化合物层26 (图3)和28 (图4)之间的界面以减小晶格失配。在一些实施例中，缓冲层22包括厚度介于约10纳米(nm)和约300nm的范围内的氮化铝(AlN)层。缓冲层22可以包括单层或多个层。例如，缓冲层22可以包括在介于约800°C和约1200°C之间的温度下形成的低温AlN层22A，以及在介于约1000°C和约1400°C之间的温度下形成的高温AlN层22B。在一些实施例中，缓冲层22A的厚度介于约10纳米(nm)和约10nm的范围内，且缓冲层22B的厚度介于约100纳米(nm)和约200nm的范围内。
[0038]参考图2，在缓冲层22上方形成II1- V族化合物层24。相应的步骤也如图13中的步骤101所示。II1- V族化合物层24也可以用作缓冲层，并且因此在下文中称为缓冲层24。例如，可以使用MOVPE外延生长缓冲层24。缓冲层24可以包括氮化铝镓(AlGaN)层，其可以具有介于约500nm至约100nm的范围内的厚度。缓冲层24可以是梯度缓冲层，这意味着在缓冲层24的部分或总体厚度中，相应的铝和/或镓含量的相对量随着在层中的深度而变化。相对量可以随着与衬底20的距离逐渐地变化以减小晶格常数。例如，图2示意性地示出了三个子层24A、24B和24C，子层24A、24B和24C中的铝和/或镓的百分比彼此不同。在一些示例性实施例中，子层24A的铝百分比介于约65%和约85%之间，子层24B的铝百分比介于约35%和约60%之间，且子层24C的铝百分比介于约10%和约30%之间。
[0039]参考图3，在缓冲层24上方生长第一II1- V族化合物层26(图13中的步骤102)。在一些实施例中，II1- V族化合物层26是氮化镓(GaN)层。例如，可以通过使用MOVPE外延生长GaN层26，在此期间，使用含镓前体和含氮前体。含镓前体可以包括三甲基镓(TMG)、三乙基镓(TEG)或其他适合的含镓化学物质。含氮前体可以包括氨(NH3)、叔丁胺(TBAm)、苯肼或其他适合的化学物质。在一些示例性实施例中，II1- V族化合物层26的厚度介于约
0.5微米至约10微米的范围内。II1- V族化合物层26可以是未掺杂的。可选地，II1- V族化合物层26是非故意地掺杂的，诸如由于用于形成II1- V族化合物层26的前体产生的具有η型掺杂剂的轻掺杂，而不有意加入可以使得II1- V族化合物层26为η型或P型的掺杂剂。
[0040]参考图4，第二II1- V族化合物层28生长在II1- V族化合物层26上且可以与II1- V族化合物层26接触。相应的步骤如图13中所示的步骤104。II1- V族化合物层28的能带隙比II1- V族化合物层26的能带隙高。在II1- V族化合物层26与II1- V族化合物层28之间形成界面31。当操作相应的整流器时，形成称为二维电子气(2DEG)的载体沟道30，且其位于靠近界面31的II1- V族化合物层26中。在一些实施例中，II1- V族化合物层28 是 AlGaN 层。
[0041 ] 例如，可以通过MOVPE在II1- V族化合物层26上方外延生长II1- V族化合物层28。当由AlGaN形成时，可以使用含铝前体、含镓前体和含氮前体生长II1-V族化合物层28。含铝前体可以包括三甲基铝(ΤΜΑ)、三乙基铝(TEA)或其他适合的化学物质。含镓前体和含氮前体可以选自与用于形成GaN层26的相同的候选前体。在一些示例性实施例中，AlGaN层28的厚度Tl可以介于约2nm至约50nm的范围内。
[0042]图5示出了例如通过蚀刻步骤图案化(图13中的步骤104)111- V族化合物层28。因此，暴露II1- V族化合物层26的一些部分。然后，如图6所示，例如通过沉积然后进行光刻和蚀刻工艺，形成连接至保留的II1- V族化合物层28的相对端部的阳电极40和阴电极43 (图13中的步骤106)。
[0043]在一些实施例中，阳电极40和阴电极43包括一种或多种导电材料。例如，阳电极40和阴电极43可以包括T1、Co、N1、W、Pt、Ta、Pd、Mo、TiN, AlCu合金以及它们的合金。在其他实例中，阳电极40和阴电极43中的每个均包括底部Ti/TiN层、覆盖底部Ti/TiN层的AlCu层和覆盖AlCu层的顶部Ti层。金属层的形成方法包括ALD或PVD工艺。在一些实施例中，对阳电极40和阴电极43施加热退火工艺，从而使阳电极40和阴电极43与II1- V族化合物层26反应以形成金属间化合物41。此外，阳电极40和阴电极43也可以与II1- V族化合物层28反应以形成金属间化合物(未示出)，其位于阳/阴电极40/43和II1- V族化合物层28之间的界面区域处。金属间化合物41连接至2DEG沟道30的相对两端，且向2DEG沟道30提供更有效的电连接。
[0044]然后，如图7所示，介电钝化层34沉积在II1- V族化合物层26和28以及阳电极40和阴电极43的暴露表面上方(图13中的步骤108)且可能接触II1- V族化合物层26和28以及阳电极40和阴电极43的暴露表面。在一些不例性实施例中，介电钝化层34的厚度介于约100 A和约5000 A的范围内。示例性介电钝化层34包括氧化硅和/或氮化硅。当包括氮化硅时，可以通过使用SiH4和NH3气体实施低压化学汽相沉积(LPCVD)方法(非等离子体)形成介电钝化层34。介电钝化层34保护下面的II1- V族化合物层26和28免受由等离子体(在随后的工艺步骤中产生的等离子体)引起的损害。
[0045]然后，参考图8，例如，通过蚀刻(图13中的步骤110)在介电钝化层34中形成开口 35。形成光刻胶46且图案化光刻胶46，从而暴露出介电钝化层34的一部分，该部分位于阳电极40和阴电极43之间。因此暴露出II1- V族化合物层28的顶面的一部分。在一些实例中，介电钝化层34包括氮化硅，并且，例如在包括BCl3 (作为蚀刻气体)的干蚀刻环境中形成开口 35。
[0046]在一些实施例中，在曝光II1- V族化合物层28之后，实施蚀刻步骤(也如图13中的步骤110)以蚀刻II1- V族化合物层28，并且因此开口 35向下延伸至II1- V族化合物层28内以在II1- V族化合物层28中形成凹槽。设置光刻胶46并将其图案化以用作蚀刻掩模。该凹槽也表示为凹槽35。在凹槽35下方的II1-V族化合物层28的部分的厚度从Tl减小为T2。厚度T2可以小于约30 A。此外，II1-V族化合物层28的凹进深度(T1-T2)可以大于约20 A。比率T2/T1也可以小于约1/3。II1- V族化合物层28的凹进用于调节产生的整流器的阈值电压。在一些实施例中，将氟基气体(诸如CF4、SF6或C3F8)用作蚀刻气体来实施蚀刻，但是也可以使用其他可应用的蚀刻气体。可以使用用于实施反应离子蚀刻(RIE)的工具来实施蚀刻，将该工具配置为产生电感耦合等离子体(ICP)等。蚀刻气体的流速可以介于约1sccm和约10sccm之间。
[0047]此外，在曝光II1- V族化合物层28之后，可以实施注入(图13中的步骤112)以将杂质引入II1- V族化合物层28的暴露部分内，从而形成负电荷区44。负电荷区44具有从2DEG沟道30的下部排出电子的作用，并且因此具有调节产生的整流器的阈值电压的作用。调整负电荷区44的掺杂浓度和凹槽35的深度以将阈值电压调节至期望的水平。在一些实施例中，将氟离子(F_)注入负电荷区44中。在可选实施例中，可以注入氧离子。在一些实施例中，注入的杂质可以基本上限定在II1- V族化合物层28中。在可选实施例中，未实施用于形成凹槽35的凹进步骤，而仍然实施用于形成负电荷区44的注入。然后去除光刻胶46。
[0048]进一步参考图9，在介电钝化层34上方沉积栅极介电层36(图13中的步骤114)。栅极介电层36也延伸至凹槽35内，并且因此栅极介电层36包括覆盖且接触II1- V族化合物层28的部分。此外，栅极介电层36包括介电钝化层34的侧壁上的部分和覆盖介电钝化层34的部分。栅极介电层36可以降低从相应的栅电极38 (图10)流至II1- V族化合物层28的漏电流。栅极介电层36的存在帮助抑制可能发生的任何泄漏，这引起了用于产生的整流器的低导通电压。
[0049]在一些实施例中，栅极介电层36的厚度介于约3nm至约50nm的范围内。栅极介电层36的示例性材料可以选自氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧、氧化铪和它们的组合。栅极介电层36可以具有非晶结构以降低流过栅极介电层36的漏电流，其中，通过调整工艺条件形成非晶结构。在一些实施例中，使用原子层沉积(ALD)形成栅极介电层36。在其他实施例中，使用等离子体增强化学汽相沉积(PECVD)或LPCVD形成栅极介电层36。在沉积栅极介电层36之后，可以在例如介于约400°C与约700°C之间的温度下实施后退火。退火持续时间可以介于约10分钟和约30分钟的范围内。例如，可用的方法可以包括快速热退火(RTA)。
[0050]图10示出了在栅极介电层36上方形成栅电极38之后的晶圆10的截面图(也是图13中的步骤114)。栅电极38包括延伸至开口 35内的一部分(图9)，且可以进一步包括覆盖介电钝化层34和栅极介电层36的部分。因此，栅极介电层36将栅电极38与介电钝化层34以及II1- V族化合物层28分隔开。如图9中所示，在一些实施例中，栅电极38的形成包括在栅极介电层36上方沉积毯式栅电极层并填充开口 35，以及在栅电极层上实施光刻和蚀刻工艺以限定栅电极38。在一些实施例中，栅电极38包括导电材料，该导电材料包括难熔金属或相应的化合物，例如，包括钛(Ti )、氮化钛(TiN)、钛钨(TiW)、钽(Ta)、氮化钽(TaN)和钨(W)。在其他实例中，栅电极38包括镍(Ni )、金(Au)、铜(Cu)或它们的合金。
[0051]图11示出了使阳电极40和栅电极38短路的金属部件的形成。在一些实施例中，在栅电极38和栅极介电层36的上方形成层间电介质(ILD)50。ILD50可以包括碳化娃、低k介电材料、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、正硅酸乙酯(TEOS )氧化物等。在ILD50中形成连接至阳电极40、阴电极43和栅电极38的接触插塞52。形成连接至阳电极40和栅电极38的金属线54。因此，阳电极40和栅电极38彼此电连接(且可以是电短路的)。因此形成整流器56。
[0052]根据本发明的实施例，负电荷区44的引入有效地消耗(cbplete) 了 2DEG沟道部分32，其中，通过栅电极38覆盖消耗部分。然而，位于消耗的沟道部分32的相对两侧上的2DEG沟道部分仍然存在。因此，截断了阳电极40和阴电极43之间的2DEG传导通路。当将正向偏置电压施加至阳电极40时，在区域32中将诱导2DEG沟道30，且当偏置电压高于整流器56的阈值电压时，开始导通沟道。当将负向偏置电压施加至阳电极40时，沟道保持截止。在整流器56中，2DEG沟道30是“常关型”沟道，这意味着当没有偏置电压施加至栅电极38时(或当栅电极38接地时)，2DEG沟道30截止。
[0053]图12示出了 HEMT200，其形成在与整流器56 (图11)相同的晶圆10上。HEMT200包括源极区140、漏极区143和栅电极138。如图12所示，由于在栅电极138下面未形成负电荷区，和/或未凹进II1- V族化合物层28，所以未消耗2DEG沟道30。因此，HEMT200是常开型器件，这意味着当栅电极138未偏置时，HEMT200中的2DEG沟道30导通，且将源极区140连接至漏极区143。
[0054]HEMT200和整流器56是彼此兼容的，并且因此可以共享多个工艺。例如，在图11和图12中使用相同的参考符号标记的部件同时形成且共享相同的工艺步骤。因此，在图11和图12中使用相同的参考符号标记的部件由相同的材料形成。
[0055]根据一些实施例，集成电路器件包括第一II1- V族化合物层、位于第一II1- V族化合物层上方的第二II1- V族化合物层、位于第二II1- V族化合物层上方的栅极电介质和位于栅极电介质上方的栅电极。阳电极和阴电极形成在栅电极的相对两侧上。阳电极电连接至栅电极。阳电极、阴电极和栅电极形成整流器的部分。
[0056]根据其他实施例，集成电路器件包括具有第一能带隙的第一II1- V族化合物层以及覆盖并接触第一II1- V族化合物层的第二II1- V族化合物层。第二II1- V族化合物层的第二能带隙高于第一能带隙。第二II1- V族化合物层包括具有第一顶面的第一部分和位于第一部分的相对侧上的第二部分，其中，对第一顶面进行凹进使其低于第二部分的顶面，从而在第二II1- V族化合物层中形成凹槽。集成电路器件还包括位于第二II1- V族化合物层上方的栅电极以及位于栅电极的相对两侧上的阳电极和阴电极。阳电极电连接至栅电极，且阳电极、阴电极和栅电极形成整流器的部分。
[0057]根据另外的实施例，一种方法包括在衬底上方外延生长具有第一能带隙的第一II1- V族化合物层，在第一II1- V族化合物层上方外延生长具有第二能带隙的第二II1- V族化合物层，其中第二能带隙高于第一能带隙，以及形成电连接至第二II1- V族化合物层的阳电极和阴电极。在第二II1-V族化合物层上方形成栅极电介质。在栅极电介质上方形成栅电极。电连接栅电极和阳电极以形成整流器。
[0058]尽管已经详细地描述了本发明的实施例及其优势，但应该理解，在不背离由所附权利要求限定的实施例的精神和范围的情况下，可以对本发明作出各种改变、替换和更改。此外，本申请的范围不旨在限制于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员将容易从本发明理解，根据本发明，可以使用现有的或今后将开发的与本文描述的相应实施例实施基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、材料组分、装置、方法或步骤包括在它们的范围内。此外，每个权利要求构成单独的实施例，并且各个权利要求和实施例的组合在本发明的范围内。
【权利要求】
1.一种集成电路器件，包括: 第一II1- V族化合物层； 第二II1- V族化合物层，位于所述第一II1- V族化合物层上方； 栅极电介质，位于所述第二II1- V族化合物层上方； 栅电极，位于所述栅极电介质上方；以及 阳电极和阴电极，位于所述栅电极的相对两侧上，其中，所述阳电极电连接至所述栅电极，并且所述阳电极、所述阴电极和所述栅电极形成整流器的部分。
2.根据权利要求1所述的集成电路器件，其中，所述第二II1-V族化合物层具有从所述第二II1- V族化合物层的顶面延伸至所述第二II1- V族化合物层内的凹槽，并且所述栅极电介质延伸至所述凹槽内。
3.根据权利要求1所述的集成电路器件，其中，所述第二II1-V族化合物层的未凹进部分具有第一厚度，且所述第二II1- V族化合物层的凹进部分具有第二厚度，并且所述第二厚度与所述第一厚度的比率小于约1/3。
4.根据权利要求1所述的集成电路器件，还包括:位于所述第二II1-V族化合物层中的氟掺杂区，其中，通过所述栅电极覆盖所述氟掺杂区。
5.根据权利要 求1所述的集成电路器件，其中，所述第一II1-V族化合物层具有第一能带隙，并且所述第二II1- V族化合物层具有高于所述第一能带隙的第二能带隙。
6.根据权利要求1所述的集成电路器件，其中，所述第一II1- V族化合物层包括氮化镓(GaN),并且所述第二II1- V族化合物层包括氮化铝镓(AlGaN)。
7.根据权利要求1所述的集成电路器件，其中，二维电子气(2DEG)沟道形成在所述第一II1- V族化合物层中并且靠近所述第一II1- V族化合物层与所述第二II1- V族化合物层之间的界面，其中，所述整流器配置为当未将偏置电压施加在所述栅电极上时具有一部分消耗的2DEG沟道，并且通过所述栅电极覆盖所述2DEG沟道的消耗部分。
8.一种集成电路器件，包括: 第一II1- V族化合物层，具有第一能带隙； 第二II1- V族化合物层，覆盖并接触所述第一II1- V族化合物层，其中，所述第二II1- V族化合物层具有高于所述第一能带隙的第二能带隙，并且所述第二II1- V族化合物层包括: 第一部分，包括第一顶面；及 第二部分，位于所述第一部分的相对侧上，其中，对所述第一顶面进行凹进使其低于所述第二部分的顶面以在所述第二II1- V族化合物层中形成凹槽； 栅电极，位于所述第二II1- V族化合物层上方；以及 阳电极和阴电极，位于所述栅电极的相对两侧上，其中，所述阳电极电连接至所述栅电极，并且所述阳电极、所述阴电极和所述栅电极形成整流器的部分。
9.根据权利要求8所述的集成电路器件，还包括:位于所述第二II1- V族化合物层和所述栅电极之间的栅极电介质，其中，所述栅极电介质延伸至所述凹槽内。
10.一种方法，包括: 在衬底上方外延生长具有第一能带隙的第一II1- V族化合物层； 在所述第一II1- V族化合物层上方外延生长具有第二能带隙的第二II1- V族化合物层，其中所述第二能带隙高于所述第一能带隙； 形成电连接至所述第二II1- V族化合物层的阳电极和阴电极； 在所述第二II1- V族化合物层上方形成栅极电介质； 在所述栅极电介质上方形成栅电极；以及 使所述栅电极和所述阳 电极电短路以形成整流器。
【文档编号】H01L29/778GK104051458SQ201410088916
【公开日】2014年9月17日 申请日期:2014年3月11日 优先权日:2013年3月14日
【发明者】黄敬源, 游承儒, 余俊磊, 陈柏智, 姚福伟, 杨富智 申请人:台湾积体电路制造股份有限公司