半导体装置以及半导体装置的制造方法
【专利摘要】本发明提供半导体装置以及半导体装置的制造方法。根据一个实施方式，半导体装置具备存储单元、伪栅极和层间绝缘膜。上述存储单元具备在半导体基板上相互隔开间隔而排列的多个字线和在上述排列的端部在与上述字线之间隔开间隔设置的选择晶体管。上述伪栅极构成为宽度尺寸比上述字线的在上述排列方向上的宽度尺寸大，且设置在上述字线的端部与上述选择晶体管之间。上述层间绝缘膜设置在包含上述字线、上述伪栅极以及上述选择晶体管的区域上方、与相邻的各字线、上述伪栅极以及上述选择晶体管之间，在相邻的上述字线之间具有空洞。
【专利说明】半导体装置以及半导体装置的制造方法
[0001] 本申请是以2013年3月19日提出申请的在先申请日本专利申请第2013 - 056962 号作为优先权提出的，在此主张享有优先权的权益，并且，上述申请的所有内容都通过援引 被包含于本发明。
【技术领域】
[0002] 此处说明的多个实施方式在总体上涉及半导体装置以及半导体装置的制造方法。
【背景技术】
[0003] 在半导体装置中，公知有将相互隔开间隔设置的多个字线之间利用氧化膜或者氮 化膜进行填充的非易失性半导体存储装置。在这种半导体装置中，伴随着元件的微细化而 字线之间的距离变小，由于在相邻的字线的浮动栅极之间、或者浮动栅极与扩散层之间产 生的寄生电容，写入速度降低。因此，提出有如下的方法：在字线上以及字线间堆积填充性 低的氧化膜，通过在相邻的浮动栅极之间设置气隙(空洞）来抑制寄生电容。
[0004] 对于具有气隙的半导体装置，由于机械强度低，因此容易因外力或各材料所具有 的内部应力而变形。用于形成气隙的填充性低的氧化膜存在因热处理而体积收缩的倾向， 气隙形成后的热工序中，因气隙膜的体积收缩而产生字线变形的不良情况。字线的变形不 良成为因相邻的字线之间的距离减少而导致的字线间泄漏、因气隙形状的变形而导致的产 生裂纹的原因。
【发明内容】
[0005] 实施方式的半导体装置具备存储单元、伪栅极和层间绝缘膜。上述存储单元具备 在半导体基板上相互隔开间隔排列的多个字线和在上述排列的端部在与上述字线之间隔 开间隔而设置的选择晶体管。上述伪栅极构成为宽度尺寸比上述字线的在上述排列方向上 的宽度尺寸大、且设置在上述字线的端部与上述选择晶体管之间。上述层间绝缘膜设置在 包含上述字线、上述伪栅极及上述选择晶体管的区域的上方、以及相邻的各字线、上述伪栅 极及上述选择晶体管之间，在相邻的上述字线之间具有空洞。
[0006] 根据上述的结构，能够防止字线间泄漏或因气隙形状的变形而导致的裂纹的产 生。
【专利附图】
【附图说明】
[0007] 图1是示出第1实施方式所涉及的NAND型闪存的一部分的说明图。
[0008] 图2A至图2E是示出上述NAND型闪存的制造方法的工序剖视图。
[0009] 图3是示出上述NAND型闪存的层间绝缘膜的体积收缩率的曲线图。
[0010] 图4A以及图4B是分别示出上述NAND型闪存和比较例的因体积收缩而导致的变 形的说明图。
[0011] 图5是示出伪栅极的数量与字线的变形量之间的关系的曲线图。
[0012] 图6是示出伪栅极的宽度与字线以及伪栅极的变形量之间的关系的曲线图。
[0013] 图7是示出第二实施方式所涉及的NAND型闪存的一部分的说明图。
【具体实施方式】
[0014] 以下，参照图1至图6对第一实施方式所涉及的半导体装置以及半导体装置的制 造方法进行说明。在各图中，为了进行说明，适当地将结构放大、缩小或者省略而示出。
[0015] 图1是示出作为半导体装置的一例的NAND型闪存1的一部分的剖视图，示出存储 单元阵列区域。NAND型闪存1具备：存储单元阵列区域；以及周边电路区域，在该周边电路 区域形成有用于针对存储单元阵列区域进行写入、读取、以及删除的周边电路。存储单元阵 列区域具有多个存储单元10。
[0016] 另外，图1示出由并列的字线12构成的NAND行、设置在字线12的并列的端部的 伪栅极14以及选择晶体管13、设置在相邻的选择晶体管之间的接触孔36。并且，存储单元 10排列有多个。
[0017] 如图1所示，在NAND型闪存1的存储单元10中，在半导体基板11上设置有隔开 规定间隔排列的多个字线12、和设置于排列的端部的选择晶体管13。
[0018] 在存储单元10的两端部，在选择晶体管13与多个字线12中的端部的字线12之 间，分别设置有一个宽度比字线12的宽度宽且机械强度高的伪栅极14。
[0019] 多个字线12、选择晶体管13、以及伪栅极14均具备具备形成于半导体基板11的 层叠栅构造15。层叠栅构造15通过在半导体基板11上依次层叠由氧化硅膜形成的隧道氧 化膜21 (第一绝缘膜)、由多晶硅膜形成的浮动栅极22、内聚晶绝缘膜23 (第二绝缘膜)、控 制栅极24、以及利用干法蚀刻形成字线12时作为掩膜使用的掩膜层25而构成。
[0020] 控制栅极24由多晶硅24a和导电性材料24b的层叠构造形成，作为导电性材料， 能够使用W、Ni、Ti、Co、Pt、Pd、Ta、Mo等金属，以及它们的氮化膜、硅化物膜、或者是它们的 层叠构造。
[0021] 作为掩膜层25,能够使用硅、Al、Ti等的氮化膜、氧化膜、或者是它们的层叠膜。
[0022] 在包括多个字线12、选择晶体管13、以及伪栅极14的层叠栅构造15的存储单元 10的上方以及相邻的层叠栅构造15之间堆积有由氧化硅膜形成的层间绝缘膜31。
[0023] 氧化硅膜例如通过填充性低的堆积方法即等离子体CVD法形成，因此，在相邻的 多个字线12、选择晶体管13、伪栅极14之间形成有气隙31a (空洞)。利用该气隙31a确保 相邻的字线12的浮动栅极22之间的绝缘。另外，也包含气隙31a未由层间绝缘膜31完全 包围的情况。并且，存在在选择晶体管13与伪栅极14之间并未形成有气隙31a的情况。
[0024] 在选择晶体管13的侧壁部形成有由氧化硅膜形成的隔离氧化膜33。此外，以覆盖 层间绝缘膜31上以及隔离氧化膜33上的方式堆积形成有由氮化硅膜形成的衬垫层34。
[0025] 在相邻的选择晶体管13之间设置有接触孔36。在衬垫层34上堆积形成有由氧化 硅膜形成的第二层间绝缘膜35,在层间绝缘膜35内设置有与接触孔36连接的配线槽37。 在接触孔36以及配线槽37内成膜有导电性材料38。作为导电性材料38,能够使用W、Ni、 Ti、Co、Pt、Pd、Ta、Mo等金属以及它们的氮化膜、硅化物膜、或者是它们的层叠构造。
[0026] 如图1所示，设字线12的在并列方向上的宽度尺寸为W1，伪栅极14的宽度尺寸 W2设定成比各字线12的宽度尺寸W1大、且比选择晶体管13的宽度尺寸W3小。伪栅极14 的宽度尺寸W2设定成在字线12的排列的间距P1以上、且在选择晶体管13的宽度尺寸W3 的1 / 2以下。伪栅极14与选择晶体管13之间的间隔d2在字线12的排列间距P1以下。
[0027] 以下，参照图2A至图2E对半导体装置1的制造方法进行说明。图2A至图2E仅 示出与图1的左半部分对应的部分。首先，如图2A所示形成字线12。对于字线12的加工 工序，首先利用通常的NAND型闪存1的制造工序在半导体基板11上形成由氧化硅膜形成 的隧道氧化膜21、由多晶硅膜形成的浮动栅极22。沿着与图2A的方向垂直的方向(位线方 向）隔开规定间隔将浮动栅极22、隧道氧化膜21、以及半导体基板11除去而形成槽。在该 槽中填充氧化硅膜至规定的高度，从而形成元件分离区域(未图示)。以覆盖浮动栅极22以 及元件分离区域的方式形成内聚晶绝缘膜23,并在内聚晶绝缘膜23上层叠控制栅极24、以 及掩膜层25。通过RIE (反应性离子蚀刻)处理，残留以规定间距P1并排的规定宽度W1的 字线12、和与字线12的端部相邻地形成有伪栅极14和选择晶体管13的区域A1。由此，形 成并加工以规定间隔并排的多个字线12。
[0028] 其次，如图2B所示，通过RIE (反应性离子蚀刻）处理，残留在端部的字线12的旁 边隔开规定间隔dl配置的规定宽度W2的伪栅极14、和在该伪栅极14的旁边隔开规定间隔 d2配置的规定宽度W3的选择晶体管13,将区域A1的一部分除去，由此来加工伪栅极14和 选择晶体管13。即、在加工字线12后，在加工选择晶体管13的同时形成伪栅极14。
[0029] 另外，代替上述图2A以及图2B的步骤，也可以借助加工字线12时的蚀刻处理将 端部的字线12与伪栅极14之间的部分以及伪栅极14和选择晶体管13之间的部分除去， 由此能够在加工字线12的同时形成伪栅极14。即、也可以在加工字线12的同时形成伪栅 极14,然后加工选择晶体管13。或者，也可以同时形成字线12、伪栅极14、以及选择晶体管 13。
[0030] 其次，如图2C所示，利用例如等离子体CVD法在包含字线12、伪栅极14、以及选择 晶体管13的区域上堆积氧化硅膜而形成层间绝缘膜31。层间绝缘膜31覆盖字线12、伪栅 极14、以及选择晶体管13的上部，并且填充在相邻的各字线12、伪栅极14、选择晶体管13 的层叠栅构造15之间。另外，由于等离子体CVD法是填充性并不好的堆积方法，因此一部分 区域未被填充。因此，该部分成为气隙31a，在相邻的层叠栅构造15之间形成有气隙31a。
[0031] 接着，如图2D所示，利用RIE处理将相邻的存储单元10的选择晶体管13之间的 层间绝缘膜31的一部分除去而形成隔离绝缘膜33。此外，利用例如等离子体CVD法依次成 膜衬垫层34以及第二层间绝缘膜35。
[0032] 如图2E所示，利用RIE处理在第二层间绝缘膜35内形成接触孔36以及配线槽 37。在接触孔36以及配线槽37内成膜导电性材料38,并利用CMP (化学机械抛光)将配线 槽37以外的第二层间绝缘膜35上的导电性材料38除去，由此形成图1的构造。
[0033] 在上述半导体装置的制造工序中存在多个热处理工序。例如，在衬垫层34成膜 后，基于所注入的杂质的活化、和伴随着扩散、注入的晶片结晶构造的损伤修复的目的，进 行退火处理。此时，层间绝缘膜31成为例如950°C左右的高温。
[0034] 图3中示出构成层间绝缘膜31的氧化硅膜的温度与体积收缩率之间的关系。如 图3所示，通过在退火处理时成为950°左右的高温，层间绝缘膜31因热的影响而体积收缩 大约3%。
[0035] 图4A以及图4B是分别针对本实施方式所涉及的NAND型闪存1、和作为比较例而 未形成伪栅极14的构造的NAND型闪存100,示出衬垫层34成膜后的退火工序中的变形的 情形的说明图。如图4B所示，当层间绝缘膜31体积收缩时，如箭头所示在字线12的排列的 端部作用有朝向存储单元10的中央的力。微细的字线12的宽度尺寸小、且在字线12之间 形成有气隙31a的构造中，机械强度低，因此，容易因伴随着该体积收缩的力而发生变形。 在不形成伪栅极14的构造的NAND型闪存100中，对于与选择栅13相邻的端部的字线12， 与NAND行中央付近的字线12相比，构造的非对称性大，因此容易发生应力集中，伴随着层 间绝缘膜31的体积收缩的变形量大。因而，因热处理时的体积收缩的影响，字线12以朝存 储单元10的中央歪扭的方式变形。在图4A的本实施方式所涉及的NAND型闪存1中，通过 在字线12与选择栅13之间，形成具有比字线12的宽度大且比选择栅13的宽度小的宽度 的伪栅极14,构造的非对称性降低，应力集中得到缓和，由此，字线12的变形被抑制。
[0036] 图5示出形成有伪栅极14的本实施方式、作为比较例而未形成伪栅极14的构造 的NAND型闪存100、作为其他的实施方式而并排配置两条伪栅极14的构造的NAND型闪存 2中的字线12的变形量。如图5所示，对于设置有伪栅极14的NAND型闪存1、2,与未设置 伪栅极14的构造的NAND型闪存100相比，能够降低字线12的变形量。
[0037] 对于本实施方式所涉及的NAND型闪存1、和未形成伪栅极14的构造的NAND型闪 存100,使用扫描型电子显微镜观察利用CMP除去配线槽37以外的第二层间绝缘膜35上 的导电性材料38的工序后的截面形状，结果观察到：在未形成伪栅极14的构造的NAND型 闪存100中，通过对变形后的气隙31a上施加通过CMP产生的外力，由此从气隙31a的顶端 朝上层产生裂纹。另一方面，在本实施方式所涉及的NAND型闪存1中，并未观察到以气隙 31a的顶端为起点的裂纹的产生。
[0038] 图6中示出配置有伪栅极14的NAND型闪存1中的字线12以及伪栅极14的变形 量关于伪栅极14的宽度依存性。在伪栅极14的宽度细的情况下，伪栅极14与选择栅13的 构造的非对称性大，因此伪栅极14自身大幅变形。在该情况下，也成为通过伪栅极14的变 形而与字线12之间的距离减少所导致的字线間泄漏、因气隙的变形而导致的产生裂纹的 原因。另一方面，当伪栅极14的宽度宽、接近选择栅13的宽度时，字线12与伪栅极14的 构造的非对称性变大，伪栅极14抑制构造的非对称性的效果降低，字线12的变形量増加。 如图6中所示出的一例那样，优选伪栅极14的宽度设定成字线12的排列间距P1以上、且 为选择晶体管13的宽度尺寸W3的1 / 2以下。
[0039] 根据本实施方式所涉及的半导体装置1以及半导体装置1的制造方法，通过在存 储单元区域的端部设置宽度宽的伪栅极14,存储单元10的端部的机械强度提高，形成气隙 31a后的热工序中的体积收缩所导致的变形被抑制。即、在本实施方式中，在存储单元10端 部，能够利用宽度宽且机械强度高的伪栅极14承受朝向中央的力，因此能够抑制因体积收 缩而导致的字线12的变形。
[0040] 并且，伪栅极14是以与字线12、选择晶体管13同样的方式构成的层叠构造，因此 能够在进行字线12、选择晶体管13的加工处理时同时形成，制造工序简单。
[0041] 另外，在上述实施方式中，示出在存储单元10的两端部、在选择晶体管13和字线 12之间配置一根伪栅极14的例子，但是并不限于此，也可以在两端部分别形成多个伪栅极 14。
[0042] 其次，参照图7对第二实施方式所涉及的半导体装置以及半导体装置的制造方法 进行说明。
[0043] 在本实施方式中，使用NAND型闪存2。如图7所示，在NAND型闪存2中，在存储单 元10的端部、在选择晶体管13和字线12之间设置有两根伪栅极14。根据该实施方式，如 图5所示，能够将字线12的歪扭等的变形抑制得更小。
[0044] 对本发明的几个实施方式进行了说明，但是，上述实施方式是作为例子加以提出 的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离 发明的主旨的范围内进行各种省略、置换、变更。上述实施方式及其变形包含于发明的范围 及主旨中，并且包含于权利要求书所记载的发明和与其等同的范围中。
【权利要求】
1. 一种半导体装置，具备： 存储单元，具备在半导体基板上相互隔开间隔而排列的多个字线和在上述排列的端部 在与上述字线之间隔开间隔设置的选择晶体管； 伪栅极，构成为宽度尺寸比上述字线的在上述排列方向上的宽度尺寸大，且设置在上 述字线的端部与上述选择晶体管之间；以及 层间绝缘膜，设置在包含上述字线、上述伪栅极及上述选择晶体管的区域的上方、以及 相邻的各字线、上述伪栅极及上述选择晶体管之间，且在相邻的上述字线之间具有空洞。
2. 根据权利要求1所述的半导体装置，其中， 上述伪栅极的宽度尺寸比上述选择晶体管的宽度尺寸小。
3. 根据权利要求1所述的半导体装置，其中， 上述伪栅极的宽度尺寸为上述字线的上述排列方向上的间距以上、且为上述选择晶体 管的宽度尺寸的1 / 2以下。
4. 根据权利要求2所述的半导体装置，其中， 上述伪栅极的宽度尺寸为上述字线的上述排列方向上的间距以上、且为上述选择晶体 管的宽度尺寸的1 / 2以下。
5. 根据权利要求1所述的半导体装置，其中， 多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅 极、第二绝缘膜、控制电极， 上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
6. 根据权利要求2所述的半导体装置，其中， 多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅 极、第二绝缘膜、控制电极， 上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
7. 根据权利要求3所述的半导体装置，其中， 多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅 极、第二绝缘膜、控制电极， 上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
8. 根据权利要求4所述的半导体装置，其中， 多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅 极、第二绝缘膜、控制电极， 上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
9. 一种半导体装置的制造方法，具备： 在半导体基板上形成层叠地具备第一绝缘膜、浮动电极层、第二绝缘膜、控制电极层的 层叠栅构造； 利用上述层叠栅构造的蚀刻处理在半导体基板上加工相互隔开间隔而排列的多个字 线. 利用上述层叠栅构造的蚀刻处理加工设置在上述排列的端部的选择晶体管； 在加工上述字线或者上述选择晶体管时，在上述排列的端部的上述字线与上述选择晶 体管之间，形成构成为宽度尺寸比上述字线的上述排列方向上的宽度尺寸大的伪栅极。
【文档编号】H01L21/8247GK104064523SQ201410088960
【公开日】2014年9月24日 申请日期:2014年3月12日 优先权日:2013年3月19日
【发明者】伊藤祥代 申请人:株式会社东芝