半导体器件的制造方法

半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，提高了半导体器件的性能和可靠性。在半导体衬底（SB）上，在形成第lMISFET用的栅电极（GE2）和第2MISFET用的虚拟栅电极之后，在栅电极（GE2）上局部地形成绝缘膜（DB）。然后，在半导体衬底（SB）上，以覆盖虚拟栅电极、栅电极（GE2）及绝缘膜（DB）的方式形成绝缘膜（IL3）。然后，通过对绝缘膜（IL3）进行研磨来使虚拟栅电极露出。在该研磨时，在绝缘膜（DB）的研磨速度小于绝缘膜（IL3）的研磨速度的条件下对绝缘膜（IL3）进行研磨。然后，在除去虚拟栅电极之后，在除去了虚拟栅电极的区域形成上述第2MISFET用的栅电极。
【专利说明】半导体器件的制造方法

【技术领域】
[0001] 本发明涉及半导体器件的制造方法，例如，能够适合利用于具有MISFET (Metal Insulating Field Effect Transistor :金属绝缘场效性晶体管）的半导体器件的制造方 法。

【背景技术】
[0002] 在半导体衬底上形成栅电极之后，在半导体衬底上形成源极-漏极区域，并以覆 盖栅电极的方式形成层间绝缘膜，进而形成多层布线构造，由此，能够制造具有MISFET的 半导体器件。
[0003] 另外，在半导体衬底上形成虚拟的栅电极之后，在半导体衬底上形成源极-漏极 区域，并以覆盖该虚拟的栅电极的方式形成层间绝缘膜。然后，在对该层间绝缘膜进行研磨 而使虚拟的栅电极露出之后，除去该虚拟的栅电极并置换成其他栅电极，然后，形成多层布 线构造，由此，能够制造具有MISFET的半导体器件。
[0004] 在日本特开平7-245306号公报(专利文献1)中，记载有与半导体器件的膜平坦化 方法相关的技术。
[0005] 在日本特开2009-239302号公报(专利文献2)中，记载有抑制碟形凹陷（dishing) 现象的技术。
[0006] 在日本特开2007-258463号公报(专利文献3)中，记载有抑制碟形凹陷现象的技 术。
[0007] 现有技术文献
[0008] 专利文献
[0009] 专利文献1 :日本特开平7-245306号公报
[0010] 专利文献2 :日本特开2009-239302号公报
[0011] 专利文献3 :日本特开2007-258463号公报


【发明内容】

[0012] 在具有MISFET的半导体器件中，也期望尽可能提高性能。或者，期望提高半导体 器件的制造成品率。或者，期望能够提高半导体器件的性能且提高半导体器件的制造成品 率。
[0013] 其他课题和新型特征可以从本说明书的记述及附图得以明确。
[0014] 根据一实施方式，在半导体衬底上形成第1MISFET用的第1栅电极和第2MISFET 用的虚拟栅电极之后，在上述第1栅电极上局部地形成第1膜。然后，在上述半导体衬底上， 以覆盖上述第1栅电极、上述虚拟栅电极及上述第1膜的方式形成绝缘膜之后，通过对上述 绝缘膜进行研磨来使上述虚拟栅电极露出。在该研磨时，在上述第1膜的研磨速度小于上 述绝缘膜的研磨速度的条件下对上述绝缘膜进行研磨。然后，在除去上述虚拟栅电极之后， 在上述虚拟栅电极的除去区域即槽中形成上述第2MISFET用的第2栅电极。
[0015] 发明效果
[0016] 根据一实施方式，能够提高半导体器件的性能。
[0017] 或者，能够提高半导体器件的制造成品率。
[0018] 或者，能够提高半导体器件的性能且提高半导体器件的制造成品率。

【专利附图】

【附图说明】
[0019] 图1是表示作为一实施方式的半导体器件的制造工序的一部分的工艺流程图。
[0020] 图2是表示作为一实施方式的半导体器件的制造工序的一部分的工艺流程图。
[0021] 图3是表示作为一实施方式的半导体器件的制造工序的一部分的工艺流程图。
[0022] 图4是一实施方式的半导体器件的制造工序中的主要部位剖面图。
[0023] 图5是与图4相同的半导体器件的制造工序中的主要部位剖面图。
[0024] 图6是接着图4的半导体器件的制造工序中的主要部位剖面图。
[0025] 图7是与图6相同的半导体器件的制造工序中的主要部位剖面图。
[0026] 图8是接着图6的半导体器件的制造工序中的主要部位剖面图。
[0027] 图9是与图8相同的半导体器件的制造工序中的主要部位剖面图。
[0028] 图10是接着图8的半导体器件的制造工序中的主要部位剖面图。
[0029] 图11是与图10相同的半导体器件的制造工序中的主要部位剖面图。
[0030] 图12是接着图10的半导体器件的制造工序中的主要部位剖面图。
[0031] 图13是与图12相同的半导体器件的制造工序中的主要部位剖面图。
[0032] 图14是接着图12的半导体器件的制造工序中的主要部位剖面图。
[0033] 图15是与图14相同的半导体器件的制造工序中的主要部位剖面图。
[0034] 图16是接着图14的半导体器件的制造工序中的主要部位剖面图。
[0035] 图17是与图16相同的半导体器件的制造工序中的主要部位剖面图。
[0036] 图18是接着图16的半导体器件的制造工序中的主要部位剖面图。
[0037] 图19是与图18相同的半导体器件的制造工序中的主要部位剖面图。
[0038] 图20是接着图18的半导体器件的制造工序中的主要部位剖面图。
[0039] 图21是与图20相同的半导体器件的制造工序中的主要部位剖面图。
[0040] 图22是接着图20的半导体器件的制造工序中的主要部位剖面图。
[0041] 图23是与图22相同的半导体器件的制造工序中的主要部位剖面图。
[0042] 图24是接着图22的半导体器件的制造工序中的主要部位剖面图。
[0043] 图25是与图24相同的半导体器件的制造工序中的主要部位剖面图。
[0044] 图26是接着图24的半导体器件的制造工序中的主要部位剖面图。
[0045] 图27是与图26相同的半导体器件的制造工序中的主要部位剖面图。
[0046] 图28是接着图26的半导体器件的制造工序中的主要部位剖面图。
[0047] 图29是与图28相同的半导体器件的制造工序中的主要部位剖面图。
[0048] 图30是接着图28的半导体器件的制造工序中的主要部位剖面图。
[0049] 图31是与图30相同的半导体器件的制造工序中的主要部位剖面图。
[0050] 图32是接着图30的半导体器件的制造工序中的主要部位剖面图。
[0051] 图33是与图32相同的半导体器件的制造工序中的主要部位剖面图。
[0052] 图34是接着图32的半导体器件的制造工序中的主要部位剖面图。
[0053] 图35是与图34相同的半导体器件的制造工序中的主要部位剖面图。
[0054] 图36是接着图34的半导体器件的制造工序中的主要部位剖面图。
[0055] 图37是与图36相同的半导体器件的制造工序中的主要部位剖面图。
[0056] 图38是接着图36的半导体器件的制造工序中的主要部位剖面图。
[0057] 图39是与图38相同的半导体器件的制造工序中的主要部位剖面图。
[0058] 图40是接着图36的半导体器件的制造工序中的主要部位剖面图。
[0059] 图41是与图40相同的半导体器件的制造工序中的主要部位剖面图。
[0060] 图42是接着图38的半导体器件的制造工序中的主要部位剖面图。
[0061] 图43是与图42相同的半导体器件的制造工序中的主要部位剖面图。
[0062] 图44是接着图42的半导体器件的制造工序中的主要部位剖面图。
[0063] 图45是与图44相同的半导体器件的制造工序中的主要部位剖面图。
[0064] 图46是接着图44的半导体器件的制造工序中的主要部位剖面图。
[0065] 图47是与图46相同的半导体器件的制造工序中的主要部位剖面图。
[0066] 图48是接着图46的半导体器件的制造工序中的主要部位剖面图。
[0067] 图49是与图48相同的半导体器件的制造工序中的主要部位剖面图。
[0068] 图50是接着图48的半导体器件的制造工序中的主要部位剖面图。
[0069] 图51是与图50相同的半导体器件的制造工序中的主要部位剖面图。
[0070] 图52是接着图50的半导体器件的制造工序中的主要部位剖面图。
[0071] 图53是与图52相同的半导体器件的制造工序中的主要部位剖面图。
[0072] 图54是接着图52的半导体器件的制造工序中的主要部位剖面图。
[0073] 图55是与图54相同的半导体器件的制造工序中的主要部位剖面图。
[0074] 图56是接着图54的半导体器件的制造工序中的主要部位剖面图。
[0075] 图57是与图56相同的半导体器件的制造工序中的主要部位剖面图。
[0076] 图58是接着图56的半导体器件的制造工序中的主要部位剖面图。
[0077] 图59是与图58相同的半导体器件的制造工序中的主要部位剖面图。
[0078] 图60是作为一实施方式的半导体器件的主要部位剖面图。
[0079] 图61是存储单元的等效电路图。
[0080] 图62是表示"写入"、"删除"及"读取"时的向选择存储单元的各部位的电压施加 条件的一例的表。
[0081] 图63是研究例的半导体器件的制造工序中的主要部位剖面图。
[0082] 图64是与图63相同的半导体器件的制造工序中的主要部位剖面图。
[0083] 图65是接着图63的半导体器件的制造工序中的主要部位剖面图。
[0084] 图66是与图65相同的半导体器件的制造工序中的主要部位剖面图。
[0085] 图67是接着图65的半导体器件的制造工序中的主要部位剖面图。
[0086] 图68是与图67相同的半导体器件的制造工序中的主要部位剖面图。
[0087] 图69是接着图67的半导体器件的制造工序中的主要部位剖面图。
[0088] 图70是与图69相同的半导体器件的制造工序中的主要部位剖面图。
[0089] 图71是接着图69的半导体器件的制造工序中的主要部位剖面图。
[0090] 图72是与图71相同的半导体器件的制造工序中的主要部位剖面图。
[0091] 图73是其他实施方式的半导体器件的主要部位俯视图。
[0092] 图74是其他实施方式的半导体器件的主要部位剖面图。
[0093] 图75是其他实施方式的半导体器件的主要部位剖面图。
[0094] 图76是其他实施方式的半导体器件的制造工序中的主要部位俯视图。
[0095] 图77是其他实施方式的半导体器件的制造工序中的主要部位俯视图。
[0096] 图78是其他实施方式的半导体器件的制造工序中的主要部位剖面图。
[0097] 图79是接着图78的半导体器件的制造工序中的主要部位剖面图。
[0098] 图80是接着图79的半导体器件的制造工序中的主要部位剖面图。
[0099] 图81是接着图80的半导体器件的制造工序中的主要部位剖面图。
[0100] 图82是接着图81的半导体器件的制造工序中的主要部位剖面图。
[0101] 图83是接着图82的半导体器件的制造工序中的主要部位剖面图。

【具体实施方式】
[0102] 在以下实施方式中，为方便起见，必要时分成多个部分或实施方式进行说明，但 是，除特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部 变形例、详细、补充说明等关系。另外，在以下实施方式中，涉及到要素的数等(包含个数、数 值、量、范围等）的情况下，除特别明示的情况以及原理上明确限定为特定数的情况等，不限 于该涉及到的数，可以是涉及到的数以上也可以是涉及到的数以下。而且，在以下实施方式 中，其结构要素(还包含要素步骤等）除特别明示的情况以及考虑到原理上明确是必须的情 况等，当然不必是必须的。同样地，在以下实施方式中，涉及到结构要素等的形状、位置关系 等时，除特别明示的情况以及考虑到原理上明确不成立的情况等，还包含实质上与其形状 等近似或类似的情况等。关于这一点，上述数值及范围也是一样的。
[0103] 以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，对 具有相同功能的部件标注相同的附图标记，并省略其重复的说明。另外，在以下实施方式 中，除特别必要时以外原则上不重复相同或同样的部分的说明。
[0104] 另外，在实施方式所使用的附图中，存在为了易于观察附图而在剖面图中也省略 了剖面线的情况。另外，也存在为了易于观察附图而在俯视图中也标注了剖面线的情况。
[0105] (实施方式1)
[0106] 《关于半导体器件的制造工序》
[0107] 参照【专利附图】

【附图说明】本实施方式的半导体器件的制造工序。图1?图3是表示本实施方 式的半导体器件的制造工序的工序流程图。图4?图59是本实施方式的半导体器件的制 造工序中的主要部位剖面图。
[0108] 此外，图4、图6、图8、图10、图12、图14、图16、图18、图20、图22、图24、图26、图 28、图 30、图 32、图 34、图 36、图 38、图 40、图 42、图 44、图 46、图 48、图 50、图 52、图 54、图 56 及图58示出了存储器形成区域1A和金属栅极晶体管形成区域1B的主要部位剖面图。另 夕卜，图5、图7、图9、图11、图13、图15、图17、图19、图21、图23、图25、图27、图29、图31、 图33、图35、图37、图39、图41、图43、图45、图47、图49、图51、图53、图55、图57及图59 示出了低耐压MISFET形成区域1C和高耐压MISFET形成区域1D的主要部位剖面图。
[0109] 首先，如图4及图5所示，预备(准备）由具有例如1?10Qcm左右的电阻率的p 型的单晶硅等构成的半导体衬底(半导体晶片）SB (图1的步骤S1)。
[0110] 半导体衬底SB具有：用于形成非易失性存储器的存储单元的区域即存储器形成 区域1A ;用于形成具有金属栅电极的MISFETQ1的区域即金属栅极晶体管形成区域1B ; 用于形成低耐压的MISFETQ2的区域即低耐压MISFET形成区域1C ;和用于形成高耐压的 MISFETQ3的区域即高耐压MISFET形成区域1D。存储器形成区域1A、金属栅极晶体管形成 区域1B、低耐压MISFET形成区域1C和高耐压MISFET形成区域1D与同一半导体衬底SB的 主面上的彼此不同的区域对应。因此，图4和图5示出了同一半导体衬底SB的不同区域。 另外，为了易于理解，在图4中以彼此相邻的方式示出了存储器形成区域1A和金属栅极晶 体管形成区域1B，在图5中以彼此相邻的方式示出了低耐压MISFET形成区域1C和高耐压 MISFET形成区域1D，但它们可以彼此相邻也可以彼此不相邻。半导体衬底SB中的存储器 形成区域1A、金属栅极晶体管形成区域1B、低耐压MISFET形成区域1C及高耐压MISFET形 成区域1D的实际位置关系能够根据需要而变更。此外，将具有金属栅电极的MISFET称作 金属栅极晶体管。因此，MISFETQ1是金属栅极晶体管。
[0111] MISFETQ1、Q2、Q3是周边电路用的MISFET。在此，周边电路是指非易失性存储 器以外的电路，例如，CPU等处理器、控制电路、读出放大器（sense amplifier)、列译码器 (column decoder)、行译码器（row decoder)、输入输出电路等。另外，以下，将在半导体衬 底SB的主面上用于形成周边电路的区域称作周边电路形成区域。周边电路形成区域包含 金属栅极晶体管形成区域1B、低耐压MISFET形成区域1C及高耐压MISFET形成区域1D。
[0112] 此外，高耐压的MISFETQ3的动作电压比低耐压的MISFETQ2的动作电压高。换言 之，高耐压的MISFETQ3是在第1电源电压下动作的MISFET，低耐压的MISFETQ2是在比该 第1电源电压低的第2电源电压下动作的MISFET。如后所述，高耐压的MISFETQ3的栅极 绝缘膜的厚度比低耐压的MISFETQ2的栅极绝缘膜的厚度厚。另外，如后所述，高耐压的 MISFETQ3的栅电极的栅长大于MISFETQ2的栅电极的栅长，并且大于MISFETQ1的栅电极的 栅长。
[0113] 另外，高耐压的MISFETQ3的动作电压比具有金属栅电极的MISFETQ1的动作电压 高。换言之，高耐压的MISFETQ3是在第1电源电压下动作的MISFET，具有金属栅电极的 MISFETQ1是在比该第1电源电压低的第3电源电压下动作的MISFET。具有金属栅电极的 MISFETQ1的动作电压与低耐压的MISFETQ2的动作电压相同或不同。换言之，上述第2电源 电压与上述第3电源电压相同或不同。
[0114] 此外，在本实施方式中，对各MISFET为η沟道型的MISFET的情况进行说明，但也 能够使导电型相反而形成P沟道型的MISFET。另外，还能够形成η沟道型的MISFET和p沟 道型的MISFET双方。
[0115] 接下来，在半导体衬底SB的主面上形成对活性区域进行规定(划定)的元件分离区 域(元件间分离绝缘区域）ST (图1的步骤S2)。
[0116] 元件分离区域ST由氧化娃等绝缘体构成，能够通过例如STI (Shallow Trench Isolation:浅沟道隔离）法或 LOCOS (Local Oxidization of Silicon :娃的局部氧化）法 等而形成。例如，在半导体衬底SB的主面上形成元件分离用的槽之后，在该元件分离用的 槽内埋入由例如氧化硅构成的绝缘膜，由此，能够形成元件分离区域ST。更具体而言，在半 导体衬底SB的主面上形成元件分离用的槽之后，在半导体衬底SB上，以填埋该元件分离用 的槽的方式形成元件分离区域形成用的绝缘膜(例如氧化硅膜)。然后，除去元件分离用的 槽的外部的绝缘膜(元件分离区域形成用的绝缘膜)，由此，能够形成由埋入在元件分离用 的槽中的绝缘膜构成的元件分离区域ST。
[0117] 通过元件分离区域ST而规定出半导体衬底SB的活性区域。在金属栅极晶体管形 成区域1B中，在以元件分离区域ST规定的活性区域中，如后所述，形成有MISFET (Metal Insulator Semiconductor Field Effect Transistor)Ql。另外，在低耐压 MISFET形 成区域1C中，在以元件分离区域ST规定的活性区域中，如后所述，形成有MISFET (Metal Insulator Semiconductor Field Effect Transistor)Q2。另外，在高耐压 MISFET形成 区域ID中，在以元件分离区域ST规定的活性区域中，如后所述，形成有MISFET (Metal Insulator Semiconductor Field Effect Transistor) Q3。另外，在存储器形成区域 ΙΑ 中，在以元件分离区域ST规定的活性区域中，如后所述，形成有非易失性存储器(非易失性 存储元件、闪存）的存储单元。
[0118] 接下来，如图6及图7所示，使用离子注入法等在半导体衬底SB上形成p型阱（p 型半导体区域外11、1^2、？评3、？14(图1的步骤53)。
[0119] p型阱PW1形成在存储器形成区域1A的半导体衬底SB中，p型阱PW2形成在金属 栅极晶体管形成区域1B的半导体衬底SB中，p型阱PW3形成在低耐压MISFET形成区域1C 的半导体衬底SB中，p型阱PW4形成在高耐压MISFET形成区域1D的半导体衬底SB中。p 型阱PW1、PW2、PW3、PW4能够通过将例如硼（B)等p型的杂质离子注入到半导体衬底SB中 而形成。P型阱PW1、PW2、PW3、PW4分别从半导体衬底SB的主面在规定深度范围内形成。
[0120] 用于形成p型阱PW1的离子注入、用于形成p型阱PW2的离子注入、用于形成p型 阱PW3的离子注入、和用于形成p型阱PW4的离子注入，若在同一离子注入工序中进行则能 够减少工序数，但也可以作为不同的离子注入工序而进行。
[0121] 接下来，在半导体衬底SB的主面（p型阱PW1、PW2、PW3、PW4的表面）上形成栅极 绝缘膜用的绝缘膜GI1、GI2 (图1的步骤S4)。
[0122] 绝缘膜GI1形成在存储器形成区域1A、金属栅极晶体管形成区域1B及低耐压 MISFET形成区域1C处的半导体衬底SB的表面（即p型阱PW1、PW2、PW3的表面）上。另一 方面，绝缘膜GI2形成在高耐压MISFET形成区域1D处的半导体衬底SB的表面（即p型阱 PW4的表面）上。
[0123] 步骤S4的栅极绝缘膜用的绝缘膜GI1、GI2的形成工序例如能够以如下方式进行。
[0124] 首先，通过使用例如氢氟酸（HF)水溶液的湿法蚀刻（wet etching)等将半导体衬 底SB (p型阱PW1、PW2、PW3、PW4)的表面净化(洗净）后，在半导体衬底SB的表面(也包含 p型阱PW1、PW2、PW3、PW4的表面）上形成由氧化硅膜等构成的绝缘膜GI2。
[0125] 绝缘膜GI2是形成在高耐压MISFET形成区域1D中的MISFET的栅极绝缘膜用的 绝缘膜。绝缘膜GI2例如能够通过热氧化法而形成，但也能在形成热氧化膜后进一步在热 氧化膜上堆积CVD膜(通过CVD法而形成的氧化娃膜）而形成绝缘膜GI2。
[0126] 接下来，将使用光刻（photo 1 ithography )法而形成的光致抗蚀层(未图示)用作蚀 刻掩模对绝缘膜GI2进行蚀刻，由此，除去存储器形成区域1A、金属栅极晶体管形成区域1B 及低耐压MISFET形成区域1C的绝缘膜GI2,留存高耐压MISFET形成区域1D的绝缘膜GI2。
[0127] 接下来，通过进行半导体衬底SB的热氧化处理，在半导体衬底SB的主面上形成氧 化硅膜。由此，在存储器形成区域1A、金属栅极晶体管形成区域1B及低耐压MISFET形成区 域1C的半导体衬底SB上（即p型阱PW1、PW2、PW3上）形成由氧化硅膜(热氧化膜）构成的 绝缘膜GI1，并且高耐压MISFET形成区域1D的绝缘膜GI2变厚。即，高耐压MISFET形成区 域1D的绝缘膜GI2在形成绝缘膜GI1时厚度增加。成为如下状态：形成在高耐压MISFET 形成区域ID中的绝缘膜GI2的厚度比形成在存储器形成区域1A、金属栅极晶体管形成区域 1B及低耐压MISFET形成区域1C中的绝缘膜GI1的厚度厚。
[0128] 像这样，进行步骤S4的栅极绝缘膜用的绝缘膜Gil、GI2形成工序而得到图6及 图7所示的构造。由此，得到在存储器形成区域1A、金属栅极晶体管形成区域1B及低耐压 MISFET形成区域1C处的半导体衬底SB的表面（即p型阱PW1、PW2、PW3的表面）上形成有 绝缘膜GI1、且在高耐压MISFET形成区域1D处的半导体衬底SB的表面（即p型阱PW4的表 面)上形成有绝缘膜GI2的状态。此时，绝缘膜GI2的厚度比绝缘膜GI1的厚度厚。列举此 时的绝缘膜GI1、G12的厚度的一例，绝缘膜GI1的厚度能够为例如0. 5?5nm左右，绝缘膜 GI2的厚度能够为例如10?25nm左右。在元件分离区域ST上可以形成绝缘膜Gil、GI2， 也可以不形成。
[0129] 由于高耐压MISFET形成区域1D的绝缘膜GI2的厚度比低耐压MISFET形成区域 1C的绝缘膜GI1的厚度厚，所以形成在高耐压MISFET形成区域1D中的MISFETQ3的栅极 绝缘膜的厚度比形成在低耐压MISFET形成区域1C中的MISFETQ2的栅极绝缘膜的厚度厚。 因此，形成在高耐压MISFET形成区域1D中的MISFETQ3的耐压比形成在低耐压MISFET形 成区域1C中的MISFETQ2的耐压高。
[0130] 另外，由于高耐压MISFET形成区域1D的绝缘膜GI2的厚度比存储器形成区域1A 的绝缘膜GI1的厚度厚，所以形成在高耐压MISFET形成区域1D中的MISFETQ3的栅极绝 缘膜的厚度比形成在存储器形成区域1A中的存储单元的控制晶体管的栅极绝缘膜的厚度 厚。因此，形成在高耐压MISFET形成区域1D中的MISFETQ3的耐压比形成在存储器形成区 域1A中的存储单元的控制晶体管的耐压高。
[0131] 接下来，如图8及图9所示，在半导体衬底SB的主面(主面的整个面)上，即在存储 器形成区域1A、金属栅极晶体管形成区域1B及低耐压MISFET形成区域1C的绝缘膜GI1上 和高耐压MISFET形成区域1D的绝缘膜GI2上，作为栅电极形成用的导电膜而形成（堆积） 硅膜PS1 (图1的步骤S5)。
[0132] 硅膜PS1是用于形成后述的控制栅电极CG、虚拟栅电极DG、栅电极GE1及栅电极 GE2的导电膜。即，硅膜PS1兼作用于形成后述的控制栅电极CG的导电膜、用于形成后述的 虚拟栅电极DG的导电膜、用于形成后述的栅电极GE1的导电膜、和用于形成后述的栅电极 GE2的导电膜。因此，通过硅膜PS1而形成后述的控制栅电极CG、后述的虚拟栅电极DG、后 述的栅电极GE1和后述的栅电极GE2。
[0133] 娃膜PS1由多晶娃膜构成，能够使用CVD (Chemical Vapor Deposition :化学气 相沉淀）法等而形成。硅膜PS1的堆积膜厚能够为例如50?150nm左右。成膜时，也能够 使硅膜PS1作为非晶硅膜而形成，并在随后的热处理中使非晶硅膜成为多晶硅膜。
[0134] 另外，硅膜PS1能够通过在成膜时导入杂质或在成膜后离子注入杂质等而成为低 电阻的半导体膜(掺杂多晶硅膜)。存储器形成区域1A的硅膜PS1优选为导入磷（P)或砷 (As)等η型杂质而成的η型的硅膜。
[0135] 也能够在使硅膜PS1作为非掺杂(不掺杂)的硅膜而成膜之后通过离子注入法而导 入杂质，但该情况下，也能够对存储器形成区域1Α的硅膜PS1选择性地导入杂质(在此为η 型杂质)。其能够以如下方式进行。即，在将硅膜PS1成膜后，使用光刻法在硅膜PS1上形 成光致抗蚀图案(未图示)。该光致抗蚀图案在此虽未图示，但形成为将存储器形成区域1Α 露出并将金属栅极晶体管形成区域1Β、低耐压MISFET形成区域1C及高耐压MISFET形成区 域1D覆盖。然后，将该光致抗蚀图案用作掩模，通过离子注入法等向存储器形成区域1Α的 硅膜PS1导入η型杂质，由此，使存储器形成区域1Α的硅膜PS1成为η型的硅膜(掺杂多晶 硅膜)。即，向存储器形成区域1Α的硅膜PS1导入η型杂质，存储器形成区域1Α的硅膜PS1 成为导入有η型杂质的η型的硅膜。然后，除去该光致抗蚀图案。在通过离子注入法向存 储器形成区域1Α的硅膜PS1导入η型杂质时，金属栅极晶体管形成区域1Β、低耐压MISFET 形成区域1C及高耐压MISFET形成区域ID的硅膜PS1由于被光致抗蚀图案覆盖，所以不会 导入杂质。
[0136] 因此，在使硅膜PS1作为非掺杂的硅膜而成膜之后通过离子注入法向存储器形成 区域1A的硅膜PS1导入杂质的情况下，金属栅极晶体管形成区域1B、低耐压MISFET形成 区域1C及高耐压MISFET形成区域1D的硅膜PS1仍为非掺杂的硅膜。但是，该情况下，由 于在后面的工序中(例如在后述的步骤S12之后且在后述的步骤S13之前)通过离子注入法 对硅膜PS1导入杂质，所以在后形成的栅电极GE1及栅电极GE2由导入有杂质的硅膜形成。 另外，由于在后形成的虚拟栅电极DG不作为晶体管的栅电极而发挥功能，所以对虚拟栅电 极DG可以导入杂质也可以不导入杂质。因此，对金属栅极晶体管形成区域1B的硅膜PS1 可以导入杂质也可以不导入杂质。
[0137] 接下来，在半导体衬底SB的主面(主面的整个面）上、即在硅膜PS1上形成(堆积） 绝缘膜IL1 (图1的步骤S6)。
[0138] 绝缘膜IL1是用于形成后述的顶盖（cap)绝缘膜CP1、CP2、CP3、CP4的绝缘膜。绝 缘膜IL1由例如氮化硅膜等构成，能够使用CVD法等而形成。绝缘膜IL1的堆积膜厚能够 为例如10?50nm左右。通过进行步骤S5、S6,成为形成有硅膜PS1与硅膜PS1上的绝缘 膜IL1的层叠膜LF的状态。在此，层叠膜LF由硅膜PS1和硅膜PS1上的绝缘膜IL1构成。
[0139] 接下来，如图10及图11所示，通过光刻技术及蚀刻技术将层叠膜LF即绝缘膜IL1 及硅膜PS1图案化，由此，在存储器形成区域1A中形成具有控制栅电极CG和控制栅电极CG 上的顶盖绝缘膜CP1的层叠体(层叠构造体）LM1 (图1的步骤S7)。具体而言，步骤S7能 够以如下方式进行。
[0140] 即，首先，使用光刻法在绝缘膜IL1上形成光致抗蚀图案。该光致抗蚀图案形成在 存储器形成区域1A中的控制栅电极CG形成预定区域和周边电路形成区域整体中。因此， 该光致抗蚀图案在存储器形成区域中将控制栅电极CG形成预定区域的硅膜PS1覆盖且将 控制栅电极CG形成预定区域以外的硅膜PS1露出。另一方面，在金属栅极晶体管形成区域 1B、低耐压MISFET形成区域1C及高耐压MISFET形成区域1D中，硅膜PS1整体被该光致抗 蚀图案覆盖。然后，将该光致抗蚀图案用作蚀刻掩模，对存储器形成区域1A中的硅膜PS1 与绝缘膜IL1的层叠膜LF进行蚀刻(优选干法蚀刻）而使其图案化，然后，除去该光致抗蚀 图案。由此，如图10及图11所示，形成有由图案化的硅膜PS1构成的控制栅电极CG与由 图案化的绝缘膜IL1构成的顶盖绝缘膜CP1的层叠体LM1。
[0141] 另外，作为其它方式，也能够以如下方式形成层叠体LM1。首先，在绝缘膜IL1上形 成上述那样的同样的光致抗蚀图案之后，将该光致抗蚀图案用作蚀刻掩模对绝缘膜IL1进 行蚀刻(优选干法蚀刻）而使其图案化，由此，在存储器形成区域1A中形成由图案化的绝缘 膜IL1构成的顶盖绝缘膜CP1。然后，在除去该光致抗蚀图案之后，将包含顶盖绝缘膜CP1 在内的绝缘膜IL1用作蚀刻掩模(硬掩模）对硅膜PS1进行蚀刻(优选干法蚀刻）而使其图 案化。由此，形成有由图案化的硅膜PS1构成的控制栅电极CG与由图案化的绝缘膜IL1构 成的顶盖绝缘膜CP1的层叠体LM1。
[0142] 层叠体LM1由控制栅电极CG和控制栅电极CG上的顶盖绝缘膜CP1构成，并隔着 绝缘膜GI1而形成在存储器形成区域1A的半导体衬底SB (p型阱PW1)上。控制栅电极CG 和顶盖绝缘膜CP1在俯视观察时具有相同的平面形状，在俯视观察时重合。
[0143] 此外，在提到"俯视观察"或"俯视地观察"时，是指以与半导体衬底SB的主面平 行的平面进行观察的情况。
[0144] 另外，在步骤S7中，在存储器形成区域1A中，用于图案化的光致抗蚀图案选择性 地形成在控制栅电极CG形成预定区域中。因此，当进行步骤S7时，在存储器形成区域1A 中，除去构成层叠体LM1的部分以外的硅膜PS1及绝缘膜IL1。另一方面，在周边电路形成 区域中，该光致抗蚀图案形成在周边电路形成区域整体中。因此，即使进行步骤S7,在包含 金属栅极晶体管形成区域1B、低耐压MISFET形成区域1C及高耐压MISFET形成区域1D在 内的周边电路形成区域中，也不会除去硅膜PS1与硅膜PS1上的绝缘膜IL1的层叠膜LF， 因此，没有被图案化而依然留存。对留存在周边电路形成区域中的层叠膜LF标注附图标记 LF1并将其称作层叠膜LF1。因此，层叠膜LF1还存在于金属栅极晶体管形成区域1B、低耐 压MISFET形成区域1C及高耐压MISFET形成区域1D中。
[0145] 优选层叠膜LF1的侧面(侧壁）EG位于元件分离区域ST上。由此，周边电路形成 区域的活性区域（以元件分离区域ST规定的活性区域)被层叠膜LF1覆盖。于是，能够防止 周边电路形成区域的半导体衬底SB的衬底区域（Si衬底区域）受到不需要的蚀刻。
[0146] 在存储器形成区域1A中，形成有由图案化的硅膜PS1构成的控制栅电极CG，控制 栅电极CG是控制晶体管用的栅电极。留存于控制栅电极CG之下的绝缘膜GI1成为控制晶 体管的栅极绝缘膜。因此，在存储器形成区域1A中，成为如下状态：由硅膜PS1构成的控制 栅电极CG隔着作为栅极绝缘膜的绝缘膜GI1而形成在半导体衬底SB (p型阱PW1)上的状 态。
[0147] 在存储器形成区域1A中，被层叠体LM1覆盖的部分以外的绝缘膜GI1、即成为栅极 绝缘膜的部分以外的绝缘膜GI1，能够通过在步骤S7的图案化工序中进行的干法蚀刻、或 在干法蚀刻后进行湿法蚀刻而除去。
[0148] 像这样，在半导体衬底SB上，隔着作为栅极绝缘膜的绝缘膜GI1而形成有具有控 制栅电极CG和控制栅电极CG上的顶盖绝缘膜CP1的层叠体LM1。
[0149] 接下来，进行清洗处理，在对半导体衬底SB的主面进行净化处理后，如图12及图 13所示，在半导体衬底SB的主面的整个面上，即在半导体衬底SB的主面(表面）上和层叠 体LM1的表面(上表面及侧面）上，形成存储晶体管的栅极绝缘膜用的绝缘膜MZ (图1的步 骤 S8)。
[0150] 在包含金属栅极晶体管形成区域1B、低耐压MISFET形成区域1C及高耐压MISFET 形成区域ID在内的周边电路形成区域中，由于留存有层叠膜LF1，所以在该层叠膜LF1的表 面(上表面及侧面）上也能够形成绝缘膜MZ。因此，在步骤S8中，绝缘膜MZ在半导体衬底 SB上以覆盖存储器形成区域1A的层叠体LM1和周边电路形成区域的层叠膜LF1的方式形 成。
[0151] 绝缘膜MZ是存储晶体管的栅极绝缘膜用的绝缘膜，是在内部具有电荷蓄存部的 绝缘膜。该绝缘膜MZ由氧化硅膜(氧化膜）MZ1、形成在氧化硅膜MZ1上的氮化硅膜(氮化 膜）MZ2、与形成在氮化硅膜MZ2上的氧化硅膜(氧化膜）MZ3的层叠膜构成。氧化硅膜MZ1、 氮化娃膜MZ2及氧化娃膜MZ3的层叠膜也能够看作0N0 (oxide-nitride-oxide)膜。
[0152] 此外，为了易于观察附图，在图12及图13中，将由氧化硅膜MZ1、氮化硅膜MZ2及 氧化硅膜MZ3构成的绝缘膜MZ仅作为绝缘膜MZ而图示。实际上，如在图12中被虚线圆包 围的区域的放大图所示，绝缘膜MZ由氧化硅膜MZ1、氮化硅膜MZ2及氧化硅膜MZ3构成。
[0153] 绝缘膜MZ中的氧化硅膜MZ1、MZ3能够通过例如氧化处理(热氧化处理)、CVD法或 其组合而形成。在此时的氧化处理中，也能够使用ISSG (In Situ Steam Generation:利 用现场水汽生成）氧化。绝缘膜MZ中的氮化硅膜MZ2能够通过例如CVD法而形成。
[0154] 另外，在本实施方式中，作为具有陷阱能级的绝缘膜（电荷蓄存层)，形成有氮化硅 膜MZ2。在可靠性方面等优选氮化硅膜，但不限定于氮化硅膜，也能够将例如氧化铝膜(氧化 铝)、氧化铪膜或氧化钽膜等介电常数比氮化硅膜高的高介电常数膜用作电荷蓄存层或电 荷蓄存部。另外，也能够通过娃纳米点（silicon nanodot)来形成电荷蓄存层或电荷蓄存 部。
[0155] 为了形成绝缘膜MZ，例如，在首先通过热氧化法(优选ISSG氧化）形成氧化硅膜 MZ1之后，通过CVD法在氧化硅膜MZ1上堆积氮化硅膜MZ2,然后通过CVD法、热氧化法或其 双方在氮化硅膜MZ2上形成氧化硅膜MZ3。由此，能够形成由氧化硅膜MZ1、氮化硅膜MZ2 及氧化硅膜MZ3的层叠膜构成的绝缘膜MZ。
[0156] 氧化硅膜MZ1的厚度能够为例如2?10nm左右，氮化硅膜MZ2的厚度能够为例 如5?15nm左右，氧化硅膜MZ3的厚度能够为例如2?10nm左右。最后的氧化膜、即绝缘 膜MZ中的最上层的氧化硅膜MZ3例如也能够对氮化膜(绝缘膜MZ中的中间层的氮化硅膜 MZ2)的上层部分进行氧化而形成，从而形成高耐压膜。
[0157] 绝缘膜MZ作为在后形成的存储栅电极MG的栅极绝缘膜而发挥功能，具有电荷保 持（电荷蓄存）功能。因此，为了能够作为存储晶体管的具有电荷保持功能的栅极绝缘膜而 发挥功能，绝缘膜MZ具有至少三层的层叠构造，与作为电荷阻挡层而发挥功能的外侧的层 (在此为氧化硅膜MZ1、MZ3)的势垒高度相比，作为电荷蓄存部而发挥功能的内侧的层(在此 为氮化硅膜MZ2)的势垒高度较低。其能够如本实施方式这样通过使绝缘膜MZ成为具有氧 化硅膜MZ1、氧化硅膜MZ1上的氮化硅膜MZ2、氮化硅膜MZ2上的氧化硅膜MZ3的层叠膜而 实现。
[0158] 接下来，如图14及图15所示，在半导体衬底SB的主面(主面的整个面)上、即在绝 缘膜MZ上，以在存储器形成区域1A中覆盖层叠体LM1的方式、且以在周边电路形成区域中 覆盖层叠膜LF1的方式，作为存储栅电极MG形成用的导电膜而形成(堆积）硅膜PS2 (图1 的步骤S9)。
[0159] 硅膜PS2是存储晶体管的栅电极用的导电膜，S卩，是用于形成后述的存储栅电极 MG的导电膜。硅膜PS2由多晶硅膜构成，能够使用CVD法等而形成。硅膜PS2的堆积膜厚 能够为例如30?150nm左右。成膜时，也能够将硅膜PS2作为非晶硅膜而形成，并在随后 的热处理中使非晶硅膜成为多晶硅膜。
[0160] 另外，硅膜PS2通过在成膜时导入杂质或在成膜后离子注入杂质等，导入有杂质 而成为低电阻的半导体膜(掺杂多晶硅膜)。硅膜PS2优选为导入有磷（P)或砷（As)等η型 杂质的η型的娃膜。在娃膜PS2的成膜时导入η型杂质的情况下，通过使娃膜PS2的成膜 用的气体包含掺杂气体(添加 η型杂质用的气体)，能够使导入有η型杂质的硅膜PS2成膜。 存储器形成区域1Α的硅膜PS2优选导入有η型杂质，但由于周边电路形成区域的硅膜PS2 在后将会除去，所以η型杂质可以导入也可以不导入。
[0161] 接下来，通过各向异性蚀刻技术对硅膜PS2进行回蚀刻(蚀刻、干法蚀刻、各向异 性蚀刻)，由此，如图16及图17所示，形成存储栅电极MG及娃隔离物（silicon spacer) SP (图1的步骤S10)。
[0162] 在步骤S10的回蚀刻工序中，与硅膜PS2的堆积膜厚相应地对硅膜PS2进行各 向异性蚀刻（回蚀刻)，由此，在层叠体LM1的双方侧壁上（隔着绝缘膜MZ)以侧墙隔离物 (sidewall spacer)状地留存硅膜PS2并除去其他区域的硅膜PS2。由此，如图16及图17 所示，在存储器形成区域1A中，通过隔着绝缘膜MZ以侧墙隔离物状地留存在层叠体LM1的 双方侧壁中的一方侧壁上的硅膜PS2而形成存储栅电极MG，另外，通过隔着绝缘膜MZ以侧 墙隔离物状地留存在另一方侧壁上的硅膜PS2而形成硅隔离物SP。存储栅电极MG在绝缘 膜MZ上以隔着绝缘膜MZ而与层叠体LM1相邻的方式形成。因此，控制栅电极CG和存储栅 电极MG隔着绝缘膜MZ而彼此相邻。由于在存储栅电极MG与控制栅电极CG之间夹设有绝 缘膜MZ，所以存储栅电极MG和控制栅电极CG不接触。
[0163] 硅隔离物SP也能够看作由导电体(在此为硅膜PS2)构成的侧墙隔离物、即导电体 隔离物。存储栅电极MG和硅隔离物SP形成在层叠体LM1的彼此为相反侧的侧壁上，具有 隔着层叠体LM1而大致对称的构造。另外，在留存于周边电路形成区域的层叠膜LF1的侧 壁上也能够隔着绝缘膜MZ而形成硅隔离物SP。
[0164] 通过进行步骤S10的硅膜PS2的回蚀刻工序，没有被存储栅电极MG和硅隔离物SP 覆盖的区域的绝缘膜MZ露出。在存储栅电极MG与半导体衬底SB (p型阱PW1)之间以及 存储栅电极MG与控制栅电极CG之间夹设有绝缘膜MZ。存储器形成区域1A中的存储栅电 极MG之下的绝缘膜MZ成为存储晶体管的栅极绝缘膜。通过调整在上述步骤S9中堆积的 硅膜PS2的堆积膜厚，能够调整存储栅极长度、即存储栅电极MG的栅长。
[0165] 接下来，如图18及图19所示，除去硅隔离物SP (图2的步骤S11)。
[0166] 步骤S11的硅隔离物的除去工序例如能够以如下方式进行。即，使用光刻技术，在 半导体衬底SB上形成将存储栅电极MG覆盖且将硅隔离物SP露出那样的光致抗蚀图案(未 图示）之后，通过以该光致抗蚀图案为蚀刻掩模的干法蚀刻来除去硅隔离物SP，然后，除去 该光致抗蚀图案。由此，如图18及图19所示，虽然硅隔离物SP被除去，但存储栅电极MG 由于被光致抗蚀图案覆盖，所以没有被蚀刻而留存下来。
[0167] 接下来，如图20及图21所示，通过蚀刻(例如湿法蚀刻）除去绝缘膜MZ中的没有 被存储栅电极MG覆盖而露出的部分（图2的步骤S12)。此时，在存储器形成区域1A中，位 于存储栅电极MG之下及存储栅电极MG与层叠体LM1之间的绝缘膜MZ没有被除去而留存 下来，其他区域的绝缘膜MZ被除去。还从图20可知，在存储器形成区域1A中，在存储栅电 极MG与半导体衬底SB (p型阱PW1)之间的区域、和存储栅电极MG与层叠体LM1之间的区 域这两个区域范围内，绝缘膜MZ连续地延伸。
[0168] 此外，如在图20中被虚线圆包围的区域的放大图所示，绝缘膜MZ由氧化硅膜MZ1、 其上的氮化硅膜MZ2与其上的氧化硅膜MZ3的层叠膜构成。
[0169] 接下来，使用离子注入法向周边电路形成区域的硅膜PS1中的η沟道型MISFET形 成预定区域的硅膜PS1导入η型杂质，由此，使η沟道型MISFET形成预定区域的硅膜PS1 成为η型的硅膜(掺杂多晶硅膜)。在此时的离子注入中，存储器形成区域1Α和周边电路形 成区域的硅膜PS1中的ρ沟道型MISFET形成预定区域的硅膜PS1事先被光致抗蚀层覆盖。 另外，使用离子注入法向周边电路形成区域的硅膜PS1中的p沟道型MISFET形成预定区域 的硅膜PS1导入ρ型杂质，由此，使ρ沟道型MISFET形成预定区域的硅膜PS1成为ρ型的 硅膜(掺杂多晶硅膜)。在此时的离子注入中，存储器形成区域1A和周边电路形成区域的硅 膜PS1中的η沟道型MISFET形成预定区域的硅膜PS1事先被光致抗蚀层覆盖。由此，低耐 压MISFET形成区域1C及高耐压MISFET形成区域1D的硅膜PS1在形成有η沟道型MISFET 的情况下成为η型的硅膜(掺杂多晶硅膜)，在形成有ρ沟道型MISFET的情况下成为ρ型的 硅膜(掺杂多晶硅膜)。另一方面，由于要形成在金属栅极晶体管形成区域1B上的虚拟栅电 极DG在后将被除去，所以对金属栅极晶体管形成区域1B的硅膜PS1可以导入杂质也可以 不导入杂质。
[0170] 在步骤S12 (绝缘膜MZ的除去工序）之后，在步骤S13 (层叠膜LF1的图案化工 序）之前，在如上所述地对硅膜PS1进行离子注入来导入杂质的情况下，在进行该离子注入 之前，也可以不对硅膜PS1导入杂质，即硅膜PS1也可以是非掺杂(不掺杂）的硅膜。
[0171] 接下来，使用光刻技术及蚀刻技术将层叠膜LF1图案化。由此，如图22及图23所 示，形成具有虚拟栅电极DG和虚拟栅电极DG上的顶盖绝缘膜CP2的层叠体LM2、具有栅电 极GE1和栅电极GE1上的顶盖绝缘膜CP3的层叠体LM3、以及具有栅电极GE2和栅电极GE2 上的顶盖绝缘膜CP4的层叠体LM4 (图2的步骤S13)。
[0172] 步骤S13的图案化工序例如能够以如下方式进行。即，首先，使用光刻法在半导体 衬底SB的主面上形成光致抗蚀图案(未图示)。该光致抗蚀图案形成在存储器形成区域1A 整体、金属栅极晶体管形成区域1B中的虚拟栅电极DG形成预定区域、低耐压MISFET形成 区域1C中的栅电极GE1形成预定区域、和高耐压MISFET形成区域1D中的栅电极GE2形成 预定区域上。因此，存储栅电极MG及层叠体LM1被该光致抗蚀图案覆盖。然后，将该光致 抗蚀图案用作蚀刻掩模，对硅膜PS1与绝缘膜IL1的层叠膜LF1进行蚀刻(优选干法蚀刻） 而使其图案化，然后，除去该光致抗蚀图案。由此，在金属栅极晶体管形成区域1B上形成有 由图案化的层叠膜LF1构成的层叠体LM2,在低耐压MISFET形成区域1C上形成有由图案化 的层叠膜LF1构成的层叠体LM3,在高耐压MISFET形成区域1D上形成有由图案化的层叠膜 LF1构成的层叠体LM4。
[0173] 层叠体(层叠构造体）LM2由虚拟栅电极DG和虚拟栅电极DG上的顶盖绝缘膜CP2 构成，隔着绝缘膜GI1而形成在金属栅极晶体管形成区域1B的半导体衬底SB(p型阱PW2) 上。虚拟栅电极DG由图案化的硅膜PS1构成，顶盖绝缘膜CP2由图案化的绝缘膜IL1构 成。虚拟栅电极DG和顶盖绝缘膜CP2在俯视观察时具有大致相同的平面形状，在俯视观察 时重合。也就是说，在金属栅极晶体管形成区域IB中，成为如下状态：在半导体衬底SB (p 型阱PW2)上隔着绝缘膜GI1而形成有虚拟栅电极DG，在该虚拟栅电极DG上形成有顶盖绝 缘膜CP2。
[0174] 此外，虚拟栅电极DG是虚拟的栅电极(模拟的栅电极)，不作为晶体管的栅电极而 发挥功能，在后将被除去。另外，虚拟栅电极DG由于在后将被除去并置换成后述的栅电极 GE3,所以也能够看作更换栅电极（Replacement Gate Electrode)或置换用栅电极。
[0175] 层叠体(层叠构造体)LM3由栅电极GE1和栅电极GE1上的顶盖绝缘膜CP3构成，隔 着绝缘膜GI1而形成在低耐压MISFET形成区域1C的半导体衬底SB (p型阱PW3)上。栅 电极GE1由图案化的硅膜PS1构成，顶盖绝缘膜CP3由图案化的绝缘膜IL1构成。栅电极 GE1和顶盖绝缘膜CP3在俯视观察时具有大致相同的平面形状，在俯视观察时重合。也就是 说，在低耐压MISFET形成区域1C中，成为如下状态：在半导体衬底SB (p型阱PW3)上隔着 绝缘膜GI1而形成有栅电极GE1，在该栅电极GE1上形成有顶盖绝缘膜CP3。
[0176] 层叠体(层叠构造体)LM4由栅电极GE2和栅电极GE2上的顶盖绝缘膜CP4构成，隔 着绝缘膜GI2而形成在高耐压MISFET形成区域1D的半导体衬底SB (p型阱PW4)上。栅 电极GE2由图案化的硅膜PS1构成，顶盖绝缘膜CP4由图案化的绝缘膜IL1构成。栅电极 GE2和顶盖绝缘膜CP4在俯视观察时具有大致相同的平面形状，在俯视观察时重合。也就是 说，在高耐压MISFET形成区域1D中，成为如下状态：在半导体衬底SB (p型阱PW4)上隔着 绝缘膜GI2而形成有栅电极GE2,在该栅电极GE2上形成有顶盖绝缘膜CP4。
[0177] 在步骤S13的图案化工序中使用的上述光致抗蚀图案，在存储器形成区域1A中形 成在存储器形成区域1A整体上，因此，即使进行步骤S13的图案化工序，存储器形成区域1A 的层叠体LM1及存储栅电极MG也没有被除去而仍然留存下来。
[0178] 在金属栅极晶体管形成区域1B、低耐压MISFET形成区域1C及高耐压MISFET形成 区域1D中，被层叠体LM2、LM3、LM4覆盖的部分以外的绝缘膜GI1、GI2能够通过在步骤S13 的图案化工序中进行的干法蚀刻、或在该干法蚀刻后进行湿法蚀刻而除去。即，能够除去在 金属栅极晶体管形成区域1B及低耐压MISFET形成区域1C中被层叠体LM2、LM3覆盖的部 分以外的绝缘膜GI1、和在高耐压MISFET形成区域1D中被层叠体LM4覆盖的部分以外的绝 缘膜GI2。
[0179] 栅电极GE2的栅长大于控制栅电极CG的栅长、虚拟栅电极DG的栅长及栅电极GE1 的栅长。即，栅电极GE2的栅长方向上的尺寸L4大于控制栅电极CG的栅长方向上的尺寸 LI (L4>L1)。另外，栅电极GE2的栅长方向上的尺寸L4大于虚拟栅电极DG的栅长方向 上的尺寸L2(L4 > L2)。另外，栅电极GE2的栅长方向上的尺寸L4大于栅电极GE1的栅长 方向上的尺寸L3 (L4>L3)。图22及图23示出尺寸L1、L2、L3、L4。
[0180] 另外，栅电极GE2的面积大于控制栅电极CG的面积。另外，栅电极GE2的面积大 于虚拟栅电极DG的面积。另外，栅电极GE2的面积大于栅电极GE1的面积。此外，在此所 说的面积是指俯视观察时的面积。
[0181] 也就是说，栅电极GE2是比控制栅电极CG、虚拟栅电极DG及栅电极GE1大的图案。
[0182] 在此，控制栅电极CG的栅长方向上的尺寸L1与在控制栅电极CG的栅长方向上观 察时的该控制栅电极CG的尺寸(长度）对应。另外，栅电极GE1的栅长方向上的尺寸L3与 在栅电极GE1的栅长方向上观察时的该栅电极GE1的尺寸（长度）对应。另外，栅电极GE2 的栅长方向上的尺寸L4与在栅电极GE2的栅长方向上观察时的该栅电极GE2的尺寸（长 度）对应。另外，虚拟栅电极DG的栅长方向上的尺寸L2与在之后置换虚拟栅电极DG的栅 电极GE3的栅长方向上观察时的虚拟栅电极DG的尺寸（长度）对应。即，虚拟栅电极DG不 作为晶体管的栅电极而发挥功能，在后将被除去，但是，在沿着之后埋入于除去虚拟栅电极 DG的区域(与后述的槽TR对应)的后述的栅电极GE3的栅长方向的方向上观察时的虚拟栅 电极DG的尺寸，与虚拟栅电极DG的栅长方向的尺寸L2对应。
[0183] 另外，由于栅电极GE2的栅长方向上的尺寸L4大于虚拟栅电极DG的栅长方向上 的尺寸L2(L4 > L2)，所以栅电极GE2的栅长方向上的尺寸L4也大于在后形成的后述的栅 电极GE3的栅长方向上的尺寸。也就是说，栅电极GE2的栅长大于在后形成的后述的栅电 极GE3的栅长。
[0184] 接下来，如图24及图25所示，使用离子注入法等来形成rT型半导体区域(杂质扩 散层）EX1、EX2、EX3、EX4、EX5(图2的步骤S14)。
[0185] 在步骤S14中，将存储栅电极MG及层叠体1111、1112、110、1114用作掩模(离子注入 阻止掩模)，通过离子注入法向半导体衬底SB (p型阱？11、？12、？13、？14)导入例如砷（八8) 或磷（P)等η型的杂质，由此，能够形成n_型半导体区域EX1、EX2、EX3、EX4、EX5。此时，在 存储器形成区域1A中，存储栅电极MG作为掩模(离子注入阻止掩模)而发挥功能，由此，η ^ 型半导体区域ΕΧ1自对准地形成在存储栅电极MG的侧壁(和隔着绝缘膜ΜΖ与控制栅电极 CG相邻的一侧为相反侧的侧壁）上。另外，在存储器形成区域1A中，层叠体LM1作为掩模 (离子注入阻止掩模）而发挥功能，由此，型半导体区域EX2自对准地形成在控制栅电极 CG的侧壁(和隔着绝缘膜MZ与存储栅电极MG相邻的一侧为相反侧的侧壁)上。另外，在金 属栅极晶体管形成区域1B中，层叠体LM2作为掩模(离子注入阻止掩模)而发挥功能，由此， 型半导体区域EX3自对准地形成在虚拟栅电极DG的两侧壁上。另外，在低耐压MISFET 形成区域1C中，层叠体LM3作为掩模(离子注入阻止掩模）而发挥功能，由此，η -型半导体 区域ΕΧ4自对准地形成在栅电极GE1的两侧壁上。另外，在高耐压MISFET形成区域1D中， 层叠体LM4作为掩模(离子注入阻止掩模）而发挥功能，由此，η -型半导体区域ΕΧ5自对准 地形成在栅电极GE2的两侧壁上。
[0186] ιΤ型半导体区域ΕΧ1及型半导体区域ΕΧ2能够作为形成在存储器形成区域1Α 中的存储单元的源极-漏极区域(源极或漏极区域）的一部分而发挥功能。η -型半导体区 域ΕΧ3能够作为形成在金属栅极晶体管形成区域1Β中的MISFET的源极-漏极区域(源极 或漏极区域)的一部分而发挥功能。rT型半导体区域EX4能够作为形成在低耐压MISFET形 成区域1C中的MISFET的源极-漏极区域(源极或漏极区域）的一部分而发挥功能。η-型 半导体区域ΕΧ5能够作为形成在高耐压MISFET形成区域1D中的MISFET的源极-漏极区 域(源极或漏极区域）的一部分而发挥功能。
[0187] n ^型半导体区域ΕΧ1、η ^型半导体区域EX2、n ^型半导体区域EX3、n ^型半导体区 域EX4和ιΤ型半导体区域EX5能够在相同的离子注入工序中形成，但也能够在不同的离子 注入工序中形成。
[0188] 接下来，如图26及图27所示，在层叠体LM1及存储栅电极MG的侧壁(和隔着绝缘 膜ΜΖ而彼此相邻的一侧为相反侧的侧壁)上、层叠体LM2的侧壁上、层叠体LM3的侧壁上和 层叠体LM4的侧壁上形成由绝缘膜构成的侧墙隔离物（sidewall、侧壁绝缘膜）SW (图2的 步骤S15)。侧墙隔离物SW能够看作侧壁绝缘膜。
[0189] 步骤S15的侧墙隔离物SW形成工序例如能够以如下方式进行。即，首先，在半导 体衬底SB的主面的整个面上形成(堆积）侧墙隔离物SW形成用的绝缘膜。该绝缘膜（即侧 墙隔离物SW形成用的绝缘膜)例如由氧化硅膜、氮化硅膜或它们的层叠膜等构成，能够使用 CVD法等而形成。该绝缘膜在半导体衬底SB上以覆盖存储栅电极MG、层叠体LM1、层叠体 LM2、层叠体LM3及层叠体LM4的方式形成。然后，通过各向异性蚀刻技术对该绝缘膜进行 回蚀刻(蚀刻、干法蚀刻、各向异性蚀刻)。由此，在层叠体LM1及存储栅电极MG的侧壁(与 隔着绝缘膜MZ而彼此相邻的一侧为相反侧的侧壁)上、层叠体LM2的侧壁上、层叠体LM3的 侧壁上和层叠体LM4的侧壁上选择性地留存该绝缘膜（即侧墙隔离物SW形成用的绝缘膜)， 从而形成侧墙隔离物SW。侧墙隔离物SW形成在层叠体LM2的两侧壁上、层叠体LM3的两 侧壁上、层叠体LM4的两侧壁上、层叠体LM1的侧壁中的和隔着绝缘膜MZ与存储栅电极MG 相邻的一侧为相反侧的侧壁上、以及存储栅电极MG的侧壁中的和隔着绝缘膜MZ与层叠体 LM1相邻的一侧为相反侧的侧壁上。
[0190] 在存储栅电极MG的侧壁中的和隔着绝缘膜MZ与层叠体LM1相邻的一侧为相反侧 的侧壁上形成有侧墙隔离物SW。但是，能够具有在存储栅电极MG上即在存储栅电极MG的 上部形成有侧墙隔离物SW的情况和没有形成侧墙隔离物SW的情况。在图26中，示出在存 储栅电极MG的上部也形成有侧墙隔离物SW的情况。
[0191] 在存储栅电极MG的上部是否形成侧墙隔离物SW，能够根据层叠体LM1的高度与存 储栅电极MG的相对关系、和对侧墙隔离物SW形成用的绝缘膜进行回蚀刻时的回蚀刻量来 进行控制。
[0192] 在存储栅电极MG的高度与层叠体LM1的高度大致相同的情况下，在对侧墙隔离物 SW形成用的绝缘膜进行回蚀刻时，在存储栅电极MG的侧壁上留存该绝缘膜而形成侧墙隔 离物SW，但在存储栅电极MG的上表面上没有留存侧墙隔离物SW形成用的绝缘膜。因此，在 存储栅电极MG的上部没有形成侧墙隔离物SW。该情况下，在后述的步骤S19中，在存储栅 电极MG的上部形成有后述的金属娃化物层SL。
[0193] 另一方面，在存储栅电极MG的高度比层叠体LM1的高度低的情况下，在与存储栅 电极MG相邻的一侧的层叠体LM1的侧壁上，存在位置比存储栅电极MG高的部分。因此，在 对侧墙隔离物SW形成用的绝缘膜进行回蚀刻时，在与存储栅电极MG相邻的一侧的层叠体 LM1的侧壁中，与位置比存储栅电极MG高的部分相邻地、留存该绝缘膜而形成侧墙隔离物 SW，该侧墙隔离物SW位于存储栅电极MG的上方。即，位于存储栅电极MG上的侧墙隔离物 SW与位于比存储栅电极MG高的位置的层叠体LM1的侧壁相邻。位于存储栅电极MG上的侧 墙隔离物SW也可以和与存储栅电极MG的侧壁(和与控制栅电极CG相邻的一侧的侧壁为相 反侧的侧壁）相邻的侧墙隔离物SW-体地相连。若在存储栅电极MG的上部也形成侧墙隔 离物SW，则存储栅电极MG的上表面和侧面(和与控制栅电极CG相邻的一侧为相反侧的侧 面）成为被侧墙隔离物SW覆盖而没有露出的状态，图26示出该情况。在存储栅电极MG的 上部也形成有侧墙隔离物SW的情况下，能够在后述的步骤S19中防止在存储栅电极MG的 上部形成后述的金属硅化物层SL。此外，在上述步骤S10中对硅膜PS2进行回蚀刻而形成 存储栅电极MG时，通过调整该回蚀刻量，能够使存储栅电极MG的高度比层叠体LM1的高度 低。
[0194] 接下来，如图28及图29所示，使用离子注入法等来形成n+型半导体区域(杂质扩 散层）SD1、SD2、SD3、SD4、SD5 (图 2 的步骤 S16)。
[0195] 在步骤S16中，将存储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧墙隔离物SW用作 掩模(离子注入阻止掩模)，通过离子注入法向半导体衬底SB (p型阱PW1?PW4)导入例如 砷（As)或磷（P)等η型杂质，由此，能够形成n+型半导体区域SD1?SD5。此时，在存储器 形成区域1A中，存储栅电极MG、存储栅电极MG上的侧墙隔离物SW和存储栅电极MG的侧壁 上的侧墙隔离物SW作为掩模(离子注入阻止掩模）而发挥功能，由此，n+型半导体区域SD1 自对准地形成在存储栅电极MG的侧壁上的侧墙隔离物SW上。另外，在存储器形成区域1A 中，层叠体LM1和其侧壁上的侧墙隔离物SW作为掩模(离子注入阻止掩模）而发挥功能，由 此，n+型半导体区域SD2自对准地形成在层叠体LM1的侧壁上的侧墙隔离物SW上。另外， 在金属栅极晶体管形成区域1B中，层叠体LM2和其侧壁上的侧墙隔离物SW作为掩模(离子 注入阻止掩模）而发挥功能，由此，n+型半导体区域SD3自对准地形成在层叠体LM2的两侧 壁上的侧墙隔离物SW上。另外，在低耐压MISFET形成区域1C中，层叠体LM3和其侧壁上 的侧墙隔离物SW作为掩模(离子注入阻止掩模）而发挥功能，由此，n+型半导体区域SD4自 对准地形成在层叠体LM3的两侧壁上的侧墙隔离物SW上。另外，在高耐压MISFET形成区 域1D中，层叠体LM4和其侧壁上的侧墙隔离物SW作为掩模(离子注入阻止掩模）而发挥功 能，由此，n+型半导体区域SD5自对准地形成在层叠体LM4的两侧壁上的侧墙隔离物SW上。 由此，形成了 LDD (Lightly doped Drain :轻掺杂漏极）构造。
[0196] n+型半导体区域SDl、n+型半导体区域SD2、n+型半导体区域SD3、n+型半导体区域 SD4和n+型半导体区域SD5能够在相同的离子注入工序中形成，但也能够在不同的离子注 入工序中形成。还能够通过同一离子注入来形成n+型半导体区域SD1、SD2、SD3、SD4、SD5 中的任意组合。
[0197] 像这样，通过型半导体区域EX1和比其杂质浓度高的n+型半导体区域SD1，形 成作为存储晶体管的源极区域而发挥功能的η型的半导体区域，通过η -型半导体区域EX2 和比其杂质浓度高的η+型半导体区域SD2,形成有作为控制晶体管的漏极区域而发挥功能 的η型的半导体区域。η+型半导体区域SD1与η -型半导体区域ΕΧ1相比杂质浓度高且接 合深度深，η+型半导体区域SD2与型半导体区域ΕΧ2相比杂质浓度高且接合深度深。另 夕卜，通过η -型半导体区域ΕΧ3和比其杂质浓度高的η+型半导体区域SD3,形成作为金属栅 极晶体管形成区域1Β的MISFETQ1的源极-漏极区域而发挥功能的η型的半导体区域。η+ 型半导体区域 SD3与η-型半导体区域ΕΧ3相比杂质浓度高且接合深度深。另外，通过η _ 型半导体区域ΕΧ4和比其杂质浓度高的η+型半导体区域SD4,形成作为低耐压MISFET形成 区域1C的MISFETQ2的源极-漏极区域而发挥功能的η型的半导体区域。n+型半导体区 域SD4与型半导体区域EX4相比杂质浓度高且接合深度深。另外，通过型半导体区 域EX5和比其杂质浓度高的n+型半导体区域SD5,形成作为高耐压MISFET形成区域1D的 MISFETQ3的源极-漏极区域而发挥功能的η型的半导体区域。n+型半导体区域SD5与η ^ 型半导体区域ΕΧ5相比杂质浓度高且接合深度深。
[0198] 接下来，进行用于使导入到源极及漏极用的半导体区域（η_型半导体区域ΕΧ1、 ΕΧ2、ΕΧ3、ΕΧ4、ΕΧ5及η+型半导体区域SD1、SD2、SD3、SD4、SD5)等中的杂质活性化的热处 理即活性化退火（图2的步骤S17)。
[0199] 像这样，在存储器形成区域1A中形成有非易失性存储器的存储单元。另外，在低 耐压MISFET形成区域1C中形成有MISFETQ2,其中，该MISFETQ2作为栅电极而具有栅电极 GE1，作为栅极绝缘膜而具有绝缘膜GI1，作为源极-漏极区域而具有η -型半导体区域EX4 及η+型半导体区域SD4。另外，在高耐压MISFET形成区域1D中形成有MISFETQ3,其中，该 MISFETQ3作为栅电极而具有栅电极GE2,作为栅极绝缘膜而具有绝缘膜GI2,作为源极-漏 极区域而具有型半导体区域EX5及n+型半导体区域SD5。
[0200] 另一方面，在金属栅极晶体管形成区域1B中，作为MISFETQ1用的源极-漏极区域 而形成有rT型半导体区域EX3及n+型半导体区域SD3,但是，虚拟栅电极DG不作为MISFET 的栅电极而发挥功能，在后将被除去。因此，在该阶段，作为金属栅极晶体管形成区域1B的 MISFETQ1的栅电极而使用的栅电极(后述的栅电极GE3)尚未形成。
[0201] 接下来，在高耐压MISFET形成区域1D的层叠体LM4上局部地形成绝缘膜DB (图 2的步骤S18)。
[0202] 步骤S18的绝缘膜DB的形成工序包括绝缘膜IL2的形成工序和对绝缘膜IL2进 行蚀刻而使其图案化的工序。具体而言，步骤S18的绝缘膜DB的形成工序能够以如下方式 进行（图28?图31)。
[0203] 即，如图28及图29所示，在半导体衬底SB的主面上(主面的整个面上)，以覆盖存 储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧墙隔离物SW的方式形成(堆积）绝缘膜IL2。 绝缘膜IL2由氮化硅膜等构成，能够使用CVD法等而形成。然后，在绝缘膜IL2上，使用光 刻法，作为抗蚀图案而形成光致抗蚀图案PR1。光致抗蚀图案PR1形成在高耐压MISFET形 成区域1D中的绝缘膜DB形成预定区域。然后，将光致抗蚀图案PR1用作蚀刻掩模，对绝缘 膜IL2进行蚀刻而使其图案化，由此，使由图案化的绝缘膜IL2构成的绝缘膜DB形成在层 叠体LM4上。然后，除去光致抗蚀图案PR1。图30及图31示出该阶段。像这样，进行步骤 S18的绝缘膜DB的形成工序。
[0204] 绝缘膜DB是用于在之后进行的研磨工序中防止在栅电极GE2上产生碟形凹陷的 图案。绝缘膜DB由图案化的绝缘膜IL2构成，局部地形成在层叠体LM4上。即，绝缘膜DB 不是形成在层叠体LM4的上表面整体上，而是局部地形成在层叠体LM4的上表面上。也就 是说，绝缘膜DB不是形成在层叠体LM4的上表面整体上，而是形成在层叠体LM4的上表面 的一部分上。此外，绝缘膜DB局部地形成在层叠体LM4上，与绝缘膜DB部分地形成在层叠 体LM4上，意义相同。
[0205] 因此，层叠体LM4的上表面具有形成有绝缘膜DB的部分和没有形成绝缘膜DB的 部分。即，层叠体LM4的上表面具有被绝缘膜DB覆盖的部分和没有被绝缘膜DB覆盖的部 分。也就是说，在俯视观察时，层叠体LM4具有与绝缘膜DB重合的部分和不与其重合的部 分。层叠体LM4由栅电极GE2和栅电极GE2上的顶盖绝缘膜CP4构成。因此，在俯视观察 时，栅电极GE2具有与绝缘膜DB重合的部分和不与其重合的部分。
[0206] 另外，优选绝缘膜DB没有形成在存储栅电极MG上、层叠体LM1上、层叠体LM2上 及层叠体LM3上。也就是说，绝缘膜DB形成在层叠体LM4的上表面的一部分上，并且没有 形成在存储栅电极MG及层叠体LM1、LM2、LM3上。因此，上述光致抗蚀图案PR1形成在层叠 体LM4上，但不需要形成在存储栅电极MG及层叠体LM1、LM2、LM3上。
[0207] 另外，在将光致抗蚀图案PR1用作蚀刻掩模对绝缘膜IL2进行蚀刻时，优选进行各 向同性的蚀刻。由此，能够防止除了光致抗蚀图案PR1的下部以外还留存有不需要的绝缘 膜IL2。例如，能够防止在存储栅电极MG及层叠体1111、1112、110、1114的侧壁上以侧墙隔离 物状地留存有绝缘膜IL2。
[0208] 因此，事先将光致抗蚀图案PR1的尺寸设定成比形成在层叠体LM4上的预定的绝 缘膜DB的尺寸大的尺寸，将该光致抗蚀图案PR1用作蚀刻掩模对绝缘膜IL2进行各向同性 蚀刻，从而形成绝缘膜DB。由此，绝缘膜IL2的平面尺寸与在蚀刻中也产生侧蚀刻相应地， 小于光致抗蚀图案PR1的平面尺寸。例如，仅在栅电极GE2的栅长方向上观察时，绝缘膜DB 的尺寸小于光致抗蚀图案PR1的尺寸。而且，在光致抗蚀图案PR1的下部以外的区域、即在 没有被光致抗蚀图案PR1覆盖的区域，绝缘膜IL2受到各向同性蚀刻，由此，能够以不会留 存不需要的留存物的方式除去绝缘膜IL2。绝缘膜IL2的蚀刻工序能够使用湿法蚀刻、干法 蚀刻或两者的组合。因此，关于绝缘膜IL2的蚀刻工序，也具有在进行各向异性的干法蚀刻 之后进行各向同性的干法蚀刻或湿法蚀刻的情况。
[0209] 接下来，形成金属硅化物层SL (图2的步骤S19)。金属硅化物层SL能够以如下 方式进行。
[0210] 首先，如图32及图33所示，在包括11+型半导体区域501、502、503、504、505的上 表面(表面）上在内的半导体衬底SB的主表面的整个面上，以覆盖存储栅电极MG、层叠体 LM1、LM2、LM3、LM4及侧墙隔离物SW的方式形成(堆积）金属膜丽。金属膜丽能够为单质 的金属膜(纯金属膜）或合金膜，优选由钴（Co)膜、镍（Ni)膜、或镍钼合金膜构成。金属膜 MM能够使用溅射法等而形成。
[0211] 接下来，通过对半导体衬底SB实施热处理，使n+型半导体区域SD1、SD2、SD3、SD4、 SD5的各上层部分(表层部分）与金属膜丽发生反应。由此，如图34及图35所示，在n+型 半导体区域SD1、SD2、SD3、SD4、SD5的各上部(上表面、表面、上层部)，分别形成有金属硅化 物层SL。金属硅化物层SL能够为例如钴硅化物层(金属膜MM为钴膜的情况下)、镍硅化物层 (金属膜丽为镍膜的情况下)、或添加钼的镍硅化物层（金属膜丽为镍钼合金膜的情况下)。 此外，加钼镍硅化物层是添加有钼的镍硅化物层，即是含有钼的镍硅化物层，也能够称作镍 钼硅化物层。然后，通过湿法蚀刻等除去未反应的金属膜MM。图34及图35示出该阶段的 剖面图。另外，还能够在除去未反应的金属膜MM之后进一步进行热处理。
[0212] 像这样，通过进行所谓的自对准多晶娃化物（Salicide :Self Aligned Silicide) 工艺，在n+型半导体区域SD1、SD2、SD3、SD4、SD5的上部形成金属硅化物层SL，由此，能够 使源极、漏极的电阻低电阻化。通过使用自对准多晶硅化物工艺，能够在n+型半导体区域 SD1、SD2、SD3、SD4、SD5上分别自对准地形成金属硅化物层SL。
[0213] 由于在控制栅电极CG上形成有顶盖绝缘膜CP1，所以即使形成金属膜MM，金属膜 MM也不会与控制栅电极CG接触，即使进行热处理，也不会在控制栅电极CG上形成与金属 硅化物层SL相当的部分。另外，由于在虚拟栅电极DG上形成有顶盖绝缘膜CP2，所以即使 形成金属膜MM，金属膜MM也不会与虚拟栅电极DG接触，即使进行热处理，在虚拟栅电极DG 上也不会形成与金属硅化物层SL相当的部分。另外，由于在栅电极GE1上形成有顶盖绝缘 膜CP3,所以即使形成金属膜MM，金属膜MM也不会与栅电极GE1接触，即使进行热处理，在 栅电极GE1上也不会形成与金属硅化物层SL相当的部分。另外，由于在栅电极GE2上形成 有顶盖绝缘膜CP4,所以即使形成金属膜MM，金属膜MM也不会与栅电极GE2接触，即使进行 热处理，在栅电极GE2上也不会形成与金属硅化物层SL相当的部分。
[0214] 另外，不仅在存储栅电极MG的侧壁上形成有侧墙隔离物SW、在存储栅电极MG的上 部也形成有侧墙隔离物SW的情况下，即使形成金属膜MM，金属膜MM也不会与存储栅电极 MG接触，即使进行热处理，在存储栅电极MG上也不会形成与金属硅化物层SL相当的部分。
[0215] 另一方面，在存储栅电极MG的侧壁上形成有侧墙隔离物SW但在存储栅电极MG的 上部没有形成侧墙隔离物SW的情况下，若形成金属膜MM，则金属膜MM与存储栅电极MG的 上部接触，因此，当进行热处理时，在存储栅电极MG的上部会形成金属硅化物层SL。
[0216] 接下来，如图36及图37所示，在半导体衬底SB的主面上(主面的整个面上)，以覆 盖存储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧墙隔离物SW的方式，作为层间绝缘膜而形 成(堆积）绝缘膜IL3 (图2的步骤S20)。
[0217] 在步骤S20中使绝缘膜IL3成膜的阶段，也存在在绝缘膜IL3的上表面形成有反 映存储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧墙隔离物SW等的凹凸或层差的情况。
[0218] 图36及图37示出了使绝缘膜IL3为绝缘膜IL4与绝缘膜IL4上的绝缘膜IL5的 层叠膜的情况。该情况下，在步骤S20中，在半导体衬底SB的主面上(主面的整个面上)，以 覆盖存储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧墙隔离物SW的方式形成绝缘膜IL4之 后，在该绝缘膜IL4上形成绝缘膜IL5。绝缘膜IL4优选由氮化硅膜构成，绝缘膜IL5优选 由氧化硅膜构成。绝缘膜IL4的形成膜厚(堆积膜厚）小于绝缘膜IL5的形成膜厚(堆积膜 厚)。绝缘膜IL4能够使用例如CVD法等而形成，另外，绝缘膜IL5能够使用例如CVD法等 而形成。
[0219] 另外，绝缘膜IL3也能够是层叠多层绝缘膜而成的层叠膜(层叠绝缘膜)，但还能够 是由单层的绝缘膜构成的单层膜。在绝缘膜IL3为单层膜的情况下，例如，能够使绝缘膜 IL3为氧化硅膜的单层膜。
[0220] 接下来，使用CMP (Chemical Mechanical Polishing :化学机械研磨)法等对绝缘 膜IL3的上表面进行研磨（图3的步骤S21)。通过步骤S21的研磨工序，如图38及图39所 示，使虚拟栅电极DG的上表面露出。也就是说，在步骤S21的研磨工序中，对绝缘膜IL3进 行研磨直至虚拟栅电极DG的上表面露出。
[0221] 此外，在步骤S20在使绝缘膜IL3成膜的阶段，也存在在绝缘膜IL3的上表面形成 有反映存储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧墙隔离物SW等的凹凸或层差的情况， 但在步骤S21的研磨工序之后，绝缘膜IL3的上表面被平坦化。
[0222] 在步骤S21中对绝缘膜IL3进行的研磨用于使虚拟栅电极DG露出。通过使虚拟 栅电极DG露出，能够在后选择性地除去虚拟栅电极DG并置换成后述的栅电极GE。
[0223] 但是，当为了使虚拟栅电极DG露出而对绝缘膜IL3进行研磨时，控制栅电极CG、栅 电极GE1和栅电极GE2也露出。另外，还存在存储栅电极MG也露出的情况。
[0224] S卩，虚拟栅电极DG、控制栅电极CG、栅电极GE1和栅电极GE2通过使同层的导电膜 (在此为硅膜PS2)图案化而形成。因此，虚拟栅电极DG的高度、控制栅电极CG的高度、栅 电极GE1的高度和栅电极GE2的高度大致相同。因此，在步骤S21的研磨工序中，若对绝缘 膜IL3进行研磨直至虚拟栅电极DG的上表面露出，则控制栅电极CG的上表面、栅电极GE1 的上表面和栅电极GE2的上表面也露出。
[0225] 在控制栅电极CG上形成有顶盖绝缘膜CPI，在虚拟栅电极DG上形成有顶盖绝缘 膜CP2,在栅电极GE1上形成有顶盖绝缘膜CP3,在栅电极GE2上形成有顶盖绝缘膜CP4,在 该状态下，在步骤S20中形成绝缘膜IL3之后，进行步骤S21的研磨工序。因此，在步骤S21 的研磨工序中，首先，进行绝缘膜IL3的研磨直至顶盖绝缘膜CPI、CP2、CP3、CP4的上表面 露出，然后，进一步进行研磨，如图38及图39所示，使虚拟栅电极DG、控制栅电极CG、栅电 极GE1及栅电极GE2的各上表面露出。在存储栅电极MG上形成有侧墙隔离物SW的情况 下，也存在该存储栅电极MG上的侧墙隔离物SW也被研磨而存储栅电极MG的上表面也露出 的情况。通过顶盖绝缘膜CP1、CP2、CP3、CP4的上表面露出之后的研磨，不仅绝缘膜IL3被 研磨，控制栅电极CG上的顶盖绝缘膜CP1、虚拟栅电极DG上的顶盖绝缘膜CP2、栅电极GE1 上的顶盖绝缘膜CP3、栅电极GE2上的顶盖绝缘膜CP4及存储栅电极MG上的侧墙隔离物SW 也被研磨。
[0226] 与本实施方式不同，在层叠体LM4上没有形成绝缘膜DB的状态下，在步骤S20中 形成绝缘膜IL3之后进行步骤S21的研磨工序的情况(与后述的研究例对应）下，在栅电极 GE2上可能产生碟形凹陷。尤其是，在栅电极GE2的尺寸(尤其是栅长方向上的尺寸)较大的 情况下，可能产生栅电极GE2的碟形凹陷。与之相对，在本实施方式中，在层叠体LM4上局 部地(部分地)形成有绝缘膜DB的状态下，在步骤S20中形成绝缘膜IL3之后进行步骤S21 的研磨工序，因此，能够抑制或防止在栅电极GE2上产生碟形凹陷。
[0227] S卩，在本实施方式中，在栅电极GE2上局部地形成有绝缘膜DB，并且，在步骤S21的 研磨工序中，在绝缘膜DB的研磨速度小于绝缘膜IL3的研磨速度的条件(研磨条件)下对绝 缘膜IL3进行研磨。也就是说，在步骤S21中，在绝缘膜DB比绝缘膜IL3难以被研磨的条 件下进行研磨。其用于在步骤S21的研磨工序中抑制或防止绝缘膜DB的形成部位（S卩，位 于绝缘膜DB正下的部位）处的栅电极GE2的研磨。由此，即使在步骤S21的研磨工序中栅 电极GE2被研磨，在栅电极GE2中，位于绝缘膜DB正下的部分与除此以外的部分相比，研磨 量被抑制(研磨量减少)。因此，在步骤S21的研磨工序中，能够抑制或防止在栅电极GE2的 上表面的、中央部侧与外周部侧相比被过度研磨的现象（即碟形凹陷）。对此将在后进一步 详细说明。
[0228] 另外，在步骤S21的研磨工序中，采用绝缘膜DB的研磨速度小于绝缘膜IL3的研 磨速度的条件。在绝缘膜IL3是绝缘膜IL4与比绝缘膜IL4厚的绝缘膜IL5的层叠膜的情 况下，绝缘膜IL3的大半厚度为绝缘膜IL5,绝缘膜IL3主要由绝缘膜IL5构成，因此，事先 使绝缘膜DB由与绝缘膜IL5不同的材料形成，在步骤S21的研磨中，采用绝缘膜DB的研磨 速度小于绝缘膜IL5的研磨速度的条件。也就是说，在步骤S21中，在绝缘膜DB比绝缘膜 IL5难以被研磨的条件下进行研磨。研磨速度能够根据例如所使用的研磨液（slurry)等来 进行控制。
[0229] 另外，也能够存在绝缘膜DB和绝缘膜IL4由相同材料(例如氮化硅）构成的情况， 但是，该情况下，步骤S21的研磨工序采用绝缘膜DB的研磨速度小于绝缘膜IL5的研磨速 度的条件，绝缘膜IL4的研磨速度与绝缘膜DB的研磨速度为相同程度。在这样的情况下， 与比绝缘膜IL5难以被研磨的绝缘膜DB的存在相应地，在步骤S21的研磨工序中，能够抑 制或防止绝缘膜DB的形成部位（S卩，位于绝缘膜DB正下的部位)处的栅电极GE2的研磨，能 够抑制或防止在栅电极GE2上产生碟形凹陷。
[0230] 另外，由于虚拟栅电极DG在后将会除去，所以在步骤S21的研磨工序的结束阶段， 使虚拟栅电极DG的上表面整体露出，在虚拟栅电极DG上不留存顶盖绝缘膜CP2。但是，在 层叠体LM4上局部地(部分地)形成有绝缘膜DB的状态下，在步骤S20中形成绝缘膜IL3之 后进行步骤S21的研磨工序，因此，取代能够抑制或防止在栅电极GE2上产生碟形凹陷，在 步骤S21的研磨工序的结束阶段，也能够存在在栅电极GE2上局部地(部分地）留存绝缘膜 ZF的情况。图40及图41示出该情况。
[0231] 在此，与图38及图39同样地，图40及图41示出了步骤S21的研磨工序的结束阶 段。但是，图38及图39与以下情况对应：在步骤S21的研磨工序的结束阶段，在栅电极GE2 上没有留存绝缘膜DB或顶盖绝缘膜CP4,栅电极GE2的上表面整体露出。另一方面，图40 及图41与以下情况对应：在步骤S21的研磨工序的结束阶段，绝缘膜DB及顶盖绝缘膜CP4 没有被完全除去，在栅电极GE2的上表面上部分地留存有绝缘膜ZF。该绝缘膜ZF由顶盖绝 缘膜CP4的一部分构成，具体而言，由位于绝缘膜DB之下的这一部分的顶盖绝缘膜CP4构 成，但也能够存在包含绝缘膜DB的一部分的情况。在图40及图41的情况下，不是栅电极 GE2的上表面整体露出，而是栅电极GE2的上表面的一部分露出，在栅电极GE2的上表面上 留存有绝缘膜ZF的区域，栅电极GE2的上表面不露出。也就是说，在图40及图41的情况 下，栅电极GE2的上表面具有被绝缘膜ZF覆盖的部分和没有被绝缘膜ZF覆盖而露出的部 分。
[0232] 基于图38及图39的情况来图不以后的工序（即图42及图43和其以后的工序)， 但在本实施方式中，不仅允许图38及图39的情况，也允许图40及图41的情况。也能够允 许图40及图41的情况的原因在于，栅电极GE2没有被除去而留存下来，并作为晶体管的栅 电极而使用，因此，即使在栅电极GE2上留存有绝缘膜ZF，也难以产生不良情况。但是，在步 骤S21的研磨工序的结束阶段，关于使虚拟栅电极DG的上表面整体露出且不在虚拟栅电极 DG上留存顶盖绝缘膜CP2,在图38及图39的情况和图40及图41的情况下是共同的。
[0233] 接下来，对虚拟栅电极DG进行蚀刻而将其除去（图3的步骤S22)。
[0234] 在步骤S22中，虽然选择性地对虚拟栅电极DG进行蚀刻而将其除去，但不将控制 栅电极CG、存储栅电极MG、栅电极GE1和栅电极GE2除去。步骤S22的虚拟栅电极DG的除 去工序，具体而言，能够以如下方式进行。
[0235] 即，首先，如图42及图43所示，在半导体衬底SB上、即在绝缘膜IL3上，以覆盖控 制栅电极CG、存储栅电极MG及栅电极GE1、GE2的方式，使用光刻法，作为抗蚀图案而形成光 致抗蚀图案PR2。该光致抗蚀图案PR2是将控制栅电极CG、存储栅电极MG、栅电极GE1和栅 电极GE2覆盖、但将虚拟栅电极DG露出那样的光致抗蚀图案。因此，光致抗蚀图案PR2形 成为，在俯视观察时将存储器形成区域1A整体、低耐压MISFET形成区域1C整体和高耐压 MISFET形成区域1D整体覆盖、且在金属栅极晶体管形成区域1B中将虚拟栅电极DG露出。 然后，如图44及图45所示，对虚拟栅电极DG进行蚀刻而将其除去。该蚀刻能够使用干法 蚀刻、湿法蚀刻或两者的组合。在该蚀刻时，控制栅电极CG、存储栅电极MG、栅电极GE1和 栅电极GE2由于被光致抗蚀图案PR2覆盖，所以没有被蚀刻而留存下来。然后，除去光致抗 蚀图案PR2。
[0236] 通过在步骤S22除去虚拟栅电极DG而形成槽（凹部、凹陷部）TR。槽TR是除去虚 拟栅电极DG后的区域，在除去虚拟栅电极DG之前与虚拟栅电极DG所存在的区域对应。槽 TR的底部(底面）由绝缘膜GI1的上表面形成，槽TR的侧壁(侧面）由侧墙隔离物SW的侧面 (在除去虚拟栅电极DG之前与虚拟栅电极DG接触的侧面）形成。
[0237] 步骤S22的虚拟栅电极DG的蚀刻工序优选在与虚拟栅电极DG相比难以对绝缘膜 IL3(绝缘膜IL4及绝缘膜IL5)、绝缘膜GI1和侧墙隔离物SW进行蚀刻的条件下进行蚀刻。 即，优选在与虚拟栅电极DG的蚀刻速度相比绝缘膜IL3(绝缘膜IL4及绝缘膜IL5)、绝缘膜 G11和侧墙隔离物SW的各蚀刻速度较小的条件下进行蚀刻。由此，能够选择性地对虚拟栅 电极DG进行蚀刻。在对虚拟栅电极DG进行蚀刻时，由于控制栅电极CG、存储栅电极MG、栅 电极GE1和栅电极GE2被上述光致抗蚀图案PR2覆盖，所以在步骤S22中，控制栅电极CG、 存储栅电极MG、栅电极GE1和栅电极GE2没有被蚀刻。
[0238] 接下来，如图46及图47所示，在半导体衬底SB上，即在包含槽TR的内部(底部及 侧壁上）在内的绝缘膜IL3上形成绝缘膜HK (图3的步骤S23)。然后，如图48及图49所 示，在半导体衬底SB上、即在绝缘膜HK上，以填埋槽TR内的方式，作为导电膜而形成金属 膜ME (图3的步骤S24)。
[0239] 在槽TR中，在步骤S23中，在槽TR的底部(底面）及侧壁(侧面）上形成有绝缘膜 HK，但槽TR没有被绝缘膜HK完全填埋，通过在步骤S24中形成金属膜ME，槽TR成为被绝缘 膜HK和金属膜ME完全填埋的状态。
[0240] 绝缘膜HK是栅极绝缘膜用的绝缘膜，金属膜ME是栅电极用的导电膜。具体而言， 绝缘膜HK是形成在金属栅极晶体管形成区域1B中的MISFET的栅极绝缘膜用的绝缘膜，金 属膜ME是形成在金属栅极晶体管形成区域1B中的MISFET的栅电极用的导电膜。
[0241] 绝缘膜HK是介电常数（电容率)比氮化硅高的绝缘材料膜，即所谓的High-k膜(高 介电常数膜)。此外，在本申请中，在提到High-k膜、高介电常数膜或高介电常数栅极绝缘 膜时，表示介电常数（电容率）比氮化硅高的膜。
[0242] 作为绝缘膜HK,能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜等 金属氧化物膜，另外，这些金属氧化物膜还能够含有氮（N)及硅（Si )的一方或双方。绝缘膜 HK能够通过例如ALD (Atomic layer Deposition:原子层堆积）法或CVD法而形成。在对 栅极绝缘膜使用高介电常数膜(在此为绝缘膜HK)的情况下，与使用氧化硅膜的情况相比， 能够增加栅极绝缘膜的物理膜厚，因此得到能够减少漏电流的优点。
[0243] 作为金属膜ME，例如，能够使用氮化钛（TiN)膜、氮化钽（TaN)膜、氮化钨（WN)膜、 碳化钛（TiC)膜、碳化钽（TaC)膜、碳化钨（WC)膜、氮碳化钽（TaCN)膜、钛（Ti)膜、钽（Ta) 膜、钛铝（TiAl)膜或铝（A1)膜等金属膜。此外，在此所说的金属膜是指表示金属传导的导 电膜，不仅包含单质的金属膜(纯金属膜）和合金膜，也包含表示金属传导的金属化合物膜 (氮化金属膜和碳化金属膜等)。因此，金属膜ME是表示金属传导的导电膜，不限定于单质的 金属膜(纯金属膜）和合金膜，也可以是表示金属传导的金属化合物膜(氮化金属膜和碳化 金属膜等)。另外，也能够使金属膜ME为层叠膜(多层膜层叠而成的层叠膜)，但该情况下，该 层叠膜的最下层为金属膜(表示金属传导的导电膜)。另外，还能够该使层叠膜为多层金属 膜(表示金属传导的导电膜)的层叠膜。金属膜ME能够使用例如溅射法等而形成。另外，作 为金属膜ME，也能够使用金属膜(表示金属传导的导电膜）与该金属膜上的硅膜(多晶硅膜） 的层叠膜。通过与在后形成的栅电极GE3中的栅极绝缘膜接触的部分的材料的功函数，能 够控制具有该栅电极GE3的MISFET的阈值电压。
[0244] 接下来，如图50及图51所示，使用CMP法等研磨并除去槽TR外部的不需要的金 属膜ME及绝缘膜HK，由此，在槽TR内埋入绝缘膜HK及金属膜ME (图3的步骤S25)。
[0245] S卩，在步骤S25中，通过使用CMP法等对金属膜ME及绝缘膜HK进行研磨，除去槽 TR的外部的金属膜ME及绝缘膜HK，在槽TR内留存绝缘膜HK及金属膜ME。由此，成为在槽 TR内留存并埋入有绝缘膜HK和金属膜ME的状态。在步骤S25中，通过CMP法等研磨处理 对金属膜ME及绝缘膜HK进行研磨，由此，除去槽TR的外部的金属膜ME及绝缘膜HK。
[0246] 埋入在槽TR中的金属膜ME成为MISFETQ1的栅电极GE3,埋入在槽TR中的绝缘膜 HK作为MISFETQ1的栅极绝缘膜而发挥功能。
[0247] 在本实施方式中，除去虚拟栅电极DG并置换成栅电极GE3，将该栅电极GE3用作金 属栅极晶体管形成区域1B的MISFETQ1的栅电极。因此，虚拟栅电极DG是虚拟的栅电极(模 拟的栅电极)，能够看作更换栅电极或置换用栅电极，栅电极GE3能够看作构成MISFET的栅 电极。
[0248] 另外，由于使用金属膜ME来形成栅电极GE3,所以能够使栅电极GE3为金属栅电 极。通过使栅电极GE3为金属栅电极，得到能够抑制栅电极GE3的耗尽现象并消除寄生电 容的优点。另外，也得到能够实现MISFET元件的小型化(栅极绝缘膜的薄膜化）的优点。
[0249] 绝缘膜HK形成在槽TR的底部(底面）及侧壁上，栅电极GE3的底部(底面）及侧壁 (侧面）与绝缘膜HK相邻。在栅电极GE3与半导体衬底SB (p型阱PW2)之间夹设有绝缘膜 GI1和绝缘膜HK，在栅电极GE3与侧墙隔离物SW之间夹设有绝缘膜HK。栅电极GE3正下 的绝缘膜GI1、HK作为MISFETQ1的栅极绝缘膜而发挥功能，但由于绝缘膜HK为高介电常数 膜，所以也作为高介电常数栅极绝缘膜而发挥功能。
[0250] 若留存有槽TR外部的不需要的金属膜ME，则由于该留存部具有导电性，所以可能 会降低所制造的半导体器件的可靠性。因此，步骤S25的研磨处理以避免在槽TR的外部产 生金属膜ME的研磨残余的方式进行。
[0251] 另外，当进行步骤S25的研磨处理时，也从控制栅电极CG、存储栅电极MG、栅电极 GE1及栅电极GE2上除去金属膜ME及绝缘膜HK。因此，控制栅电极CG的上表面、栅电极 GE1的上表面和栅电极GE2的上表面露出。而且还存在存储栅电极MG也露出的情况。
[0252] 另外，在本实施方式中，说明了在步骤S22中对虚拟栅电极DG进行蚀刻而除去之 后，不除去槽TR的底部的绝缘膜GI1而在步骤S23中形成绝缘膜HK的情况。该情况下，在 绝缘膜HK与金属栅极晶体管形成区域1B的半导体衬底SB (p型阱PW2)之间（界面)，作为 界面层而夹设有绝缘膜GI1。作为界面层的绝缘膜GI1优选为氧化硅膜或氮氧化硅膜。
[0253] 作为其它方式，也能够在步骤S22中对虚拟栅电极DG进行蚀刻而其将除去之后， 在步骤S23中形成绝缘膜HK之前，除去槽TR的底部的绝缘膜GI1。该情况下，更优选的是， 在除去槽TR的底部的绝缘膜GI1之后，在从槽TR的底部露出的半导体衬底SB(p型阱PW2) 的表面上形成由氧化硅膜或氮氧化硅膜构成的界面层，然后，在步骤S23中形成绝缘膜HK。 由此，在绝缘膜HK与金属栅极晶体管形成区域1B的半导体衬底SB (p型阱PW2)之间（界 面)，夹设有由氧化硅膜或氮氧化硅膜构成的界面层。
[0254] 不将作为高介电常数膜的绝缘膜HK直接形成在金属栅极晶体管形成区域1B的半 导体衬底SB (p型阱PW2)的表面(硅面）上、而是在绝缘膜HK与金属栅极晶体管形成区域 1B的半导体衬底SB (p型阱PW2)的界面上设置由较薄的氧化硅膜或氮氧化硅膜构成的界 面层，该情况下，得到如下优点。即，在形成于金属栅极晶体管形成区域1B的MISFET中，使 栅极绝缘膜与半导体衬底（的硅面）的界面为Si02/Si (或SiON/Si)构造，减少了陷阱能级 等缺陷数量，能够提高驱动能力和可靠性。
[0255] 接下来，如图52及图53所示，在半导体衬底SB上形成绝缘膜(层间绝缘膜）IL6 (图3的步骤S26)。
[0256] 绝缘膜IL6由例如氧化硅膜等构成，能够使用CVD法等而形成。绝缘膜IL6由于 形成在半导体衬底SB的主面的整个面上，所以在绝缘膜IL3上以覆盖控制栅电极CG、存储 栅电极MG及栅电极GE1、GE2、GE3的方式形成。
[0257] 在形成绝缘膜IL6后，通过CMP法对绝缘膜IL6的上表面进行研磨等，也能够提高 绝缘膜IL6的上表面的平坦性。
[0258] 接下来，将使用光刻法而形成在绝缘膜IL6上的光致抗蚀图案(未图示）作为蚀刻 掩模，对绝缘膜IL6及绝缘膜IL3进行干法蚀刻，由此，如图54及图55所示，在绝缘膜IL6 及绝缘膜IL3上形成接触孔(开口部、贯穿孔）CT (图3的步骤S27)。
[0259] 形成在11+型半导体区域501、502、503、504、505上的接触孔(：1'以贯穿绝缘膜11^6 及绝缘膜IL3的方式形成。另外，虽然没有图示，但形成在控制栅电极CG、存储栅电极MG及 栅电极GE1、GE2、GE3上的接触孔CT以贯穿绝缘膜IL6的方式形成。
[0260] 在通过绝缘膜IL4与绝缘膜IL5的层叠膜而形成绝缘膜IL3的情况下，在形成接 触孔CT时，也能够将绝缘膜IL4用作蚀刻阻挡膜。该情况下，接触孔CT能够以如下方式形 成。即，使用光刻法在绝缘膜IL6上形成用于作为蚀刻掩模而使用的上述光致抗蚀图案(未 图示)。然后，首先，在作为氧化硅膜的绝缘膜IL5及绝缘膜IL6与作为氮化硅膜的绝缘膜 IL4相比容易蚀刻的条件下进行绝缘膜IL6及绝缘膜IL5的干法蚀刻，使绝缘膜IL4作为蚀 刻阻挡膜而发挥功能，由此，在绝缘膜IL6及绝缘膜IL5上形成接触孔CT。然后，在绝缘膜 IL4与绝缘膜IL6及绝缘膜IL5相比容易蚀刻的条件下对接触孔CT的底部的绝缘膜IL4进 行干法蚀刻而将其除去，由此，形成作为贯穿孔的接触孔CT。通过在形成接触孔CT时使绝 缘膜IL4作为蚀刻阻挡膜而发挥功能，能够抑制或防止接触孔CT的开掘过度或衬底损伤。
[0261] 在形成于n+型半导体区域SD1上部的接触孔CT的底部，n+型半导体区域SD1上 的金属硅化物层SL露出，在形成于n+型半导体区域SD2上部的接触孔CT的底部，n+型半 导体区域SD2上的金属硅化物层SL露出。另外，在形成于n+型半导体区域SD3上部的接触 孔CT的底部，n+型半导体区域SD3上的金属硅化物层SL露出，在形成于n+型半导体区域 SD4上部的接触孔CT的底部，n+型半导体区域SD4上的金属硅化物层SL露出。另外，在形 成于n+型半导体区域SD5上部的接触孔CT的底部，n+型半导体区域SD5上的金属硅化物 层SL露出。
[0262] 接下来，如图56及图57所示，在接触孔CT内，作为连接用的导电体部，形成由钨 (W)等构成的导电性的插塞PG (图3的步骤S28)。
[0263] 为了形成插塞PG，例如，在包含接触孔CT的内部(底部及侧壁上）在内的绝缘膜 IL6上形成阻挡导体膜(例如钛膜、氮化钛膜、或它们的层叠膜)。然后，在该阻挡导体膜上以 填埋接触孔CT的方式形成由钨膜等构成的主导体膜。然后，通过CMP法或回蚀刻法等除去 接触孔CT外部的不需要的主导体膜及阻挡导体膜，由此，能够形成埋入并留存在接触孔CT 内的由主导体膜及阻挡导体膜构成的插塞PG。此外，为了简化附图，在图56及图57中，将 构成插塞PG的阻挡导体膜及主导体膜(钨膜）一体化而示出。
[0264] 接触孔CT及埋入在其中的插塞PG形成在n+型半导体区域SD1、SD2、SD3、SD4、 SD5、控制栅电极CG、存储栅电极MG、栅电极GE1、栅电极GE2及栅电极GE3的上部等。在接 触孔CT的底部，半导体衬底SB的主面的一部分，例如n+型半导体区域SD1、SD2、SD3、SD4、 SD5 (的表面上的金属硅化物层SL)的一部分、控制栅电极CG的一部分、存储栅电极MG的 一部分、栅电极GE1的一部分、栅电极GE2的一部分、或栅电极GE3的一部分等露出。此外， 在图56及图57的剖面图中，示出了 n+型半导体区域SD1、SD3、SD4、SD5 (的表面上的金属 硅化物层SL)的一部分在接触孔CT的底部露出而与填埋该接触孔CT的插塞PG电连接的 截面。
[0265] 接下来，在埋入有插塞PG的绝缘膜IL6上形成作为第1层布线的布线(布线层)Ml (图3的步骤S29)。说明使用镶嵌（damascene)技术(在此为单镶嵌技术）来形成该布线Ml 的情况。
[0266] 首先，如图58及图59所示，在埋入有插塞PG的绝缘膜IL6上形成绝缘膜IL7。绝 缘膜IL7也能够由多层绝缘膜的层叠膜形成。然后，在绝缘膜IL7的规定区域通过以光致 抗蚀图案(未图示）为蚀刻掩模的干法蚀刻来形成布线槽(布线用的槽）之后，在包含布线槽 的底部及侧壁上在内的绝缘膜IL7上形成阻挡导体膜(例如氮化钛膜、钽膜或氮化钽膜等)。 然后，通过CVD法或溅射法等在阻挡导体膜上形成铜的晶种层，进而使用电解电镀法等在 晶种层上形成镀铜膜，通过镀铜膜而埋入布线槽的内部。然后，通过CMP法除去布线槽以外 的区域的主导体膜(镀铜膜及晶种层）和阻挡导体膜，形成埋入到布线槽中的以铜为主导电 材料的第1层布线Ml。在图58及图59中，为了简化附图，将阻挡导体膜、晶种层及镀铜膜 一体化而示出布线Ml。
[0267] 布线Ml经由插塞PG而与n+型半导体区域SDl、n+型半导体区域SD2、n+型半导体 区域SD3、n+型半导体区域SD4、n+型半导体区域SD5、控制栅电极CG、存储栅电极MG、栅电 极GE1、栅电极GE2或栅电极GE3等电连接。然后，通过双镶嵌法等形成第2层以后的布线， 但在此省略图示及其说明。另外，布线Ml及其上层的布线不限定于镶嵌布线，也能够将布 线用的导电体膜图案化而形成，也能够为例如钨布线或铝布线等。
[0268] 如上所述，能够制造本实施方式的半导体器件。
[0269] 《关于半导体器件的构造》
[0270] 接下来，说明本实施方式的半导体器件的构造。
[0271] 首先，参照图60及图61说明本实施方式的半导体器件中的非易失性存储器的存 储单元的结构例。
[0272] 图60是本实施方式的半导体器件的主要部位剖面图，示出了存储器形成区域1A 的主要部位剖面图。图61是存储单元的等效电路图。此外，在图60中，为了简化附图，对 上述图58的构造中的绝缘膜IL3、绝缘膜IL6、接触孔CT、插塞PG及布线Ml省略了图示。
[0273] 如图60所示，在上述存储器形成区域1A中，在半导体衬底SB上形成有由存储晶 体管及控制晶体管构成的非易失性存储器的存储单元MC。实际上，在存储器形成区域1A的 半导体衬底SB上阵列状地形成有多个存储单元MC。
[0274] 如图60及图61所示，非易失性存储器的存储单元MC为分裂栅式的存储单元，用 于将具有控制栅电极CG的控制晶体管和具有存储栅电极MG的存储晶体管这两个MISFET 连接起来。
[0275] 在此，将具有包含电荷蓄存部（电荷蓄存层）的栅极绝缘膜及存储栅电极MG的 MISFET称作存储晶体管，另外，将具有栅极绝缘膜及控制栅电极CG的MISFET称作控制晶体 管。因此，存储栅电极MG是存储晶体管的栅电极，控制栅电极CG是控制晶体管的栅电极， 控制栅电极CG及存储栅电极MG是构成非易失性存储器的存储单元的栅电极。
[0276] 此外，控制晶体管由于是存储单元选择用晶体管，所以也能够看作选择晶体管。因 此，控制栅电极CG也能够看作选择栅电极。存储晶体管是存储用晶体管。
[0277] 以下，具体说明存储单元MC的结构。
[0278] 如图60所示，非易失性存储器的存储单元MC具有：形成在半导体衬底SB的p型 阱PW1中的源极及漏极用的η型的半导体区域MS、MD ;形成在半导体衬底SB (p型阱PW1) 的上部的控制栅电极CG ;和形成在半导体衬底SB (p型阱PW1)的上部且与控制栅电极CG 相邻的存储栅电极MG。而且，非易失性存储器的存储单元MC还具有：形成在控制栅电极CG 与半导体衬底SB (p型阱PW1)之间的绝缘膜(栅极绝缘膜)GI1 ;和形成在存储栅电极MG与 半导体衬底SB (p型阱PW1)之间以及存储栅电极MG与控制栅电极CG之间的绝缘膜MZ。
[0279] 控制栅电极CG及存储栅电极MG以在它们的相对侧面之间夹设有绝缘膜MZ的状 态，沿半导体衬底SB的主面延伸且并列地配置。控制栅电极CG及存储栅电极MG隔着绝缘 膜GI1或绝缘膜MZ而形成在半导体区域MD及半导体区域MS之间的半导体衬底SB (p型 阱PW1)的上部，存储栅电极MG位于半导体区域MS侧，控制栅电极CG位于半导体区域MD 侦k但是，控制栅电极CG隔着绝缘膜GI1而形成在半导体衬底SB上，存储栅电极MG隔着 绝缘膜MZ而形成在半导体衬底SB上。
[0280] 控制栅电极CG和存储栅电极MG在中间夹设绝缘膜MZ而彼此相邻。绝缘膜MZ在 存储栅电极MG与半导体衬底SB (p型阱PW1)之间的区域、以及存储栅电极MG与控制栅电 极CG之间的区域这两个区域范围内延伸。
[0281] 形成在控制栅电极CG与半导体衬底SB (p型阱PW1)之间的绝缘膜GI1、即控制 栅电极CG之下的绝缘膜GI1作为控制晶体管的栅极绝缘膜而发挥功能。另外，存储栅电极 MG与半导体衬底SB (p型阱PW1)之间的绝缘膜MZ、即存储栅电极MG之下的绝缘膜MZ作 为存储晶体管的栅极绝缘膜(在内部具有电荷蓄存部的栅极绝缘膜）而发挥功能。此外，存 储栅电极MG与半导体衬底SB (p型阱PW1)之间的绝缘膜MZ作为存储晶体管的栅极绝缘 膜而发挥功能，但存储栅电极MG与控制栅电极CG之间的绝缘膜MZ作为对存储栅电极MG 与控制栅电极CG之间进行绝缘（电隔离）的绝缘膜而发挥功能。
[0282] 绝缘膜MZ中的氮化硅膜MZ2是用于蓄存电荷的绝缘膜，作为电荷蓄存层（电荷蓄 存部)而发挥功能。即，氮化硅膜MZ2是形成在绝缘膜MZ中的陷阱性绝缘膜。因此，绝缘膜 MZ能够看作在其内部具有电荷蓄存部(在此为氮化硅膜MZ2 )的绝缘膜。
[0283] 位于氮化硅膜MZ2上下的氧化硅膜MZ3及氧化硅膜MZ1能够作为电荷阻挡层或电 荷关闭层而发挥功能。在存储栅电极MG与半导体衬底SB之间的绝缘膜MZ中，通过成为以 氧化硅膜MZ3及氧化硅膜MZ1夹持氮化硅膜MZ2的构造，能够向氮化硅膜MZ2蓄存电荷。
[0284] 半导体区域MS及半导体区域MD是源极或漏极用的半导体区域。即，半导体区域 MS是作为源极区域或漏极区域的一方而发挥功能的半导体区域，半导体区域MD是作为源 极区域或漏极区域的另一方而发挥功能的半导体区域。在此，半导体区域MS是作为源极区 域而发挥功能的半导体区域，半导体区域MD是作为漏极区域而发挥功能的半导体区域。半 导体区域MS、MD由导入有η型的杂质的半导体区域构成，分别具有LDD构造。即，源极用的 半导体区域MS包括η -型半导体区域ΕΧ1 (扩展区域)、和杂质浓度比η -型半导体区域ΕΧ1 高的η+型半导体区域SD1 (源极区域)。另外，漏极用的半导体区域MD包括型半导体区 域ΕΧ2 (扩展区域)、和杂质浓度比型半导体区域ΕΧ2高的η+型半导体区域SD2 (漏极区 域)。
[0285] 半导体区域MS形成在与存储栅电极MG在栅长方向（存储栅电极MG的栅长方向） 上相邻位置的半导体衬底SB上。另外，半导体区域MD形成在与控制栅电极CG在栅长方向 (控制栅电极CG的栅长方向）上相邻位置的半导体衬底SB上。
[0286] 在存储栅电极MG及控制栅电极CG的不彼此相邻侧的侧壁上，形成有由绝缘体(绝 缘膜）构成的侧墙隔离物SW。
[0287] 源极部的η -型半导体区域EX1相对于存储栅电极MG自对准地形成，n+型半导体 区域SD1相对于存储栅电极MG的侧壁上的侧墙隔离物SW自对准地形成。因此，在制造出 的半导体器件中，低浓度的η -型半导体区域EX1形成在存储栅电极MG的侧壁上的侧墙隔 离物SW的下方，高浓度的η+型半导体区域SD1形成在低浓度的η ^型半导体区域ΕΧ1的外 侦k因此，低浓度的型半导体区域ΕΧ1以与存储晶体管的沟道区域相邻的方式形成，高 浓度的n+型半导体区域SD1以与低浓度的η -型半导体区域EX1相邻且从存储晶体管的沟 道区域隔开型半导体区域ΕΧ1的量的方式形成。
[0288] 漏极部的η -型半导体区域EX2相对于控制栅电极CG自对准地形成，n+型半导体 区域SD2相对于控制栅电极CG的侧壁上的侧墙隔离物SW自对准地形成。因此，在制造出 的半导体器件中，低浓度的η -型半导体区域EX2形成在控制栅电极CG的侧壁上的侧墙隔 离物SW的下方，高浓度的η+型半导体区域SD2形成在低浓度的η ^型半导体区域ΕΧ2的外 侦k因此，低浓度的型半导体区域ΕΧ2以与控制晶体管的沟道区域相邻的方式形成，高 浓度的n+型半导体区域SD2以与低浓度的η -型半导体区域EX2相邻且从控制晶体管的沟 道区域隔开型半导体区域ΕΧ2的量的方式形成。
[0289] 在存储栅电极MG下的绝缘膜MZ之下形成有存储晶体管的沟道区域，在控制栅电 极CG下的绝缘膜GI1的之下形成有控制晶体管的沟道区域。
[0290] 在n+型半导体区域SD1、SD2的上部，通过自对准多晶硅化物技术等而形成有金属 硅化物层SL。
[0291] 另外，虽然在图60中省略了图示，但如上述图58所示，在半导体衬底SB上，以覆 盖控制栅电极CG、存储栅电极MG及侧墙隔离物SW的方式，作为绝缘膜而形成有上述绝缘 膜IL3及绝缘膜IL6。而且，在绝缘膜IL6及绝缘膜IL3上形成有上述接触孔CT，在接触孔 CT内埋入有上述插塞PG。在埋入有插塞PG的绝缘膜IL6上，形成有上述绝缘膜IL7及上 述布线Ml。
[0292] 另外，在本实施方式的半导体器件中，如上述图58所示，在金属栅极晶体管形成 区域1B中形成有具有栅电极GE3的MISFETQ1。该栅电极GE是金属栅电极。如上所述，除 去由硅膜PS1形成的虚拟栅电极DG并在其中埋入金属膜ME，由此，形成有作为金属栅电极 的栅电极GE3。栅电极GE3隔着栅极绝缘膜(在此为绝缘膜GI1及绝缘膜HK)而形成在半 导体衬底SB (p型阱PW2)上。具有栅电极GE3的MISFETQ1的源极-漏极区域由上述η一 型半导体区域EX3和比其杂质浓度高的n+型半导体区域SD3形成，栅电极GE之下的绝缘 膜HK和绝缘膜GI1作为MISFETQ1的栅极绝缘膜而发挥功能。由于绝缘膜HK是高介电常 数膜，所以MISFETQ1的栅极绝缘膜是高介电常数栅极绝缘膜。
[0293] 另外，在本实施方式的半导体器件中，如上述图59所示，在低耐压MISFET形成区 域1C中形成有具有栅电极GE1的MISFETQ2。该栅电极GE1由控制栅电极CG及用于形成栅 电极GE2的硅膜PS1形成。因此，栅电极GE1由控制栅电极CG及与栅电极GE2同层的导电 膜(在此为硅膜PS1)形成。栅电极GE1隔着栅极绝缘膜(在此为绝缘膜G11)而形成在半导 体衬底SB (p型阱PW3)上。具有栅电极GE1的MISFETQ2的源极-漏极区域由上述n+型 半导体区域EX4和比其杂质浓度高的n+型半导体区域SD4形成，栅电极GE1之下的绝缘膜 GI1作为MISFETQ2的栅极绝缘膜而发挥功能。
[0294] 另外，在本实施方式的半导体器件中，如上述图59所示，在高耐压MISFET形成区 域1D中形成有具有栅电极GE2的MISFETQ3。该栅电极GE2由控制栅电极CG及用于形成栅 电极GE1的硅膜PS1形成。因此，栅电极GE2由控制栅电极CG及与栅电极GE1同层的导电 膜(在此为硅膜PS1)形成。栅电极GE2隔着栅极绝缘膜(在此为绝缘膜GI2)而形成在半导 体衬底SB (p型阱PW4)上。具有栅电极GE2的MISFETQ3的源极-漏极区域由上述n+型 半导体区域EX5和比其杂质浓度高的n+型半导体区域SD5形成，栅电极GE2之下的绝缘膜 GI2作为MISFETQ3的栅极绝缘膜而发挥功能。
[0295] 栅电极GE2的栅长大于栅电极GE1、栅电极GE3及控制栅电极CG的各栅长。S卩，栅 电极GE2的栅长方向上的尺寸（L4)大于栅电极GE1的栅长方向上的尺寸（L3)、栅电极GE3 的栅长方向上的尺寸及控制栅电极CG的栅长方向上的尺寸（L1)。
[0296] 《关于非易失性存储器的动作》
[0297] 接下来，参照图62说明非易失性存储器的动作例。
[0298] 图62是表示本实施方式的"写入"、"删除"及"读取"时的向选择存储单元的各部 位的电压施加条件的一例的表。在图62的表中记载有，分别在"写入"、"删除"、"读取"时， 向图60和图61所示那样的存储单元(选择存储单元)的存储栅电极MG施加的电压Vmg、向 源极区域(半导体区域MS)施加的电压Vs、向控制栅电极CG施加的电压Vcg、向漏极区域(半 导体区域MD)施加的电压Vd、以及向p型阱PW1施加的电压Vb。此外，图62的表所示的条 件仅为电压的施加条件的优选一例，不限定于此，能够根据需要而进行各种变更。另外，在 本实施方式中，将向存储晶体管的绝缘膜MZ中的电荷蓄存层（电荷蓄存部）即氮化硅膜MZ2 的电子注入定义为"写入"，将空穴（hole)注入定义为"删除"。
[0299] 写入方式能够使用所谓称作SSI (Source Side Injection :源端注入)方式的、在 基于源端注入的热电子注入下进行写入的写入方式(热电子注入写入方式)。例如将图62 的"写入" 一栏所示那样的电压施加到进行写入的选择存储单元的各部位，向选择存储单元 的绝缘膜MZ中的氮化硅膜MZ2中注入电子，由此进行写入。此时，在两个栅电极(存储栅电 极MG及控制栅电极CG)之间的下方的沟道区域(源极、漏极间）中产生热电子，并向存储栅 电极MG之下的绝缘膜MZ中的电荷蓄存层（电荷蓄存部)即氮化硅膜MZ2注入热电子。所注 入的热电子（电子）被绝缘膜MZ中的氮化硅膜MZ2中的陷阱能级捕获，其结果为，存储晶体 管的阈值电压上升。即，存储晶体管成为写入状态。
[0300] 删除方法能够使用所谓称作BTBT方式的、通过基于BTBT (Band-To-Band Tunneling :带带遂穿现象）的热空穴注入来进行删除的删除方式(热空穴注入删除方式)。 艮P，通过将由BTBT (带带遂穿现象）产生的空穴（hole)注入到电荷蓄存部(绝缘膜MZ中的 氮化硅膜MZ2)中来进行删除。例如将图62的"删除" 一栏所示那样的电压施加到进行删 除的选择存储单元的各部位，并通过BTBT现象产生空穴（hole)而进行电场加速，从而向选 择存储单元的绝缘膜MZ中的氮化硅膜MZ2中注入空穴，由此降低存储晶体管的阈值电压。 艮P，存储晶体管成为删除状态。
[0301] 在读取时，例如将图62的"读取"一栏所示那样的电压施加到进行读取的选择存 储单元的各部位。通过使读取时施加到存储栅电极MG的电压Vmg为写入状态下的存储晶 体管的阈值电压与删除状态下的存储晶体管的阈值电压之间的值，能够判别写入状态和删 除状态。
[0302] <关于研究例>
[0303] 接下来，参照图63?图72说明本发明人所研究的研究例。图63?图72是研究 例的半导体器件的制造工序中的主要部位剖面图。
[0304] 与本实施方式不同，在研究例的情况下，在层叠体LM4上没有形成上述绝缘膜DB。 艮P，在研究例的情况下不进行上述步骤S18。除此以外，在研究例的情况下，也与本实施方式 同样地进行至步骤S19的金属硅化物层SL形成工序而得到图63及图64的构造。图63与 上述图34相当，图64与上述图35相当，但在图34及图35的情况下，在层叠体LM4上形成 有绝缘膜DB，在图63及图64的研究例的情况下，在层叠体LM4上没有形成绝缘膜DB。
[0305] 然后，在研究例的情况下，也进行上述步骤S20,如图65及图66所示，在半导体衬 底SB的主面上(主面的整个面上)，以覆盖存储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧墙 隔离物SW的方式，作为层间绝缘膜而形成绝缘膜IL3。与上述图36及图37同样地，图65 及图66示出了使绝缘膜IL3为绝缘膜IL4与绝缘膜IL4上的绝缘膜IL5的层叠膜的情况， 绝缘膜IL4优选由氮化硅膜构成，绝缘膜IL5优选由氧化硅膜构成。此外，在步骤S20中使 绝缘膜IL3成膜的阶段，也存在在绝缘膜IL3的上表面形成有反映存储栅电极MG、层叠体 LM1、LM2、LM3、LM4及侧墙隔离物SW等的凹凸或层差的情况，但在步骤S21的研磨工序之 后，绝缘膜IL3的上表面被平坦化。
[0306] 然后，在研究例的情况下，也进行上述步骤S21，通过使用CMP法等对绝缘膜IL3的 上表面进行研磨，如图67及图68所示，使虚拟栅电极DG的上表面露出。此时，当为了使虚 拟栅电极DG露出而对绝缘膜IL3进行研磨时，控制栅电极CG、栅电极GE1和栅电极GE2也 露出。另外，还存在存储栅电极MG也露出的情况。
[0307] 在研究例的情况下，在上述步骤S21的研磨工序中，通过对绝缘膜IL3和顶盖绝缘 膜CP 1、CP2、CP3、CP4进行研磨，虚拟栅电极DG、控制栅电极CG、栅电极GE1和栅电极GE2的 各上表面露出，但此时，容易在栅电极GE2上产生碟形凹陷。
[0308] 在使用CMP法等的研磨处理中，若存在由相同材料构成的大面积的图案，则在该 大面积的图案中容易产生碟形凹陷。而且，栅电极GE2与虚拟栅电极DG、控制栅电极CG及 栅电极GE1相比，栅长方向上的尺寸和面积较大。因此，与虚拟栅电极DG、控制栅电极CG及 栅电极GE1相比，栅电极GE2容易产生碟形凹陷。
[0309] 在步骤S21的研磨工序中，当在栅电极GE2上产生碟形凹陷时，栅电极GE2的上表 面成为中央部侧比外周部侧凹陷的状态，关于栅电极GE2的厚度，栅电极GE2的中央部处的 厚度比栅电极GE2的外周部处的厚度薄(小)。其原因在于，在步骤S21的研磨工序中，在栅 电极GE2的上表面，中央部侧与外周部侧相比被过度研磨。
[0310] 然后，在研究例的情况下，也进行上述步骤S22，对虚拟栅电极DG进行蚀刻而将其 除去。通过除去虚拟栅电极DG而形成槽TR。此时，在研究例的情况下，也通过使用上述光 致抗蚀图案PR2来避免控制栅电极CG、存储栅电极MG、栅电极GE1和栅电极GE2被蚀刻。
[0311] 然后，在研究例的情况下，也进行上述步骤S23,在半导体衬底SB上，即在包含槽 TR的内部(底部及侧壁上）在内的绝缘膜IL3上形成绝缘膜HK。然后，在研究例的情况下， 也进行上述步骤S24,在半导体衬底SB上、即在绝缘膜HK上，以填埋槽TR内的方式形成金 属膜ME。由此，得到图69及图70的构造。
[0312] 然后，在研究例的情况下，也进行上述步骤S25,使用CMP法等对槽TR外部的不需 要的金属膜ME及绝缘膜HK进行研磨而将其除去。由此，如图71及图72所示，成为在槽TR 内留存而埋入有绝缘膜HK和金属膜ME的状态，通过埋入在槽TR中的金属膜ME而形成栅 电极GE3。
[0313] 然后，在研究例的情况下，也进行上述步骤S26来形成上述绝缘膜IL6,进行上述 步骤S27来形成上述接触孔CT，进行上述步骤S28来形成上述插塞，进行上述步骤S29来形 成上述绝缘膜IL7和布线M1，但在此省略其图示。
[0314] 在研究例的情况下，在上述步骤S25的研磨工序中，通过对金属膜ME和绝缘膜HK 进行研磨，由埋入在槽TR中的金属膜ME形成栅电极GE3,并且，控制栅电极CG、栅电极GE1 和栅电极GE2的各上表面露出，但此时，容易在栅电极GE2上产生碟形凹陷。在步骤S25的 研磨工序中容易在栅电极GE2上产生碟形凹陷的理由与在步骤S21的研磨工序中容易在栅 电极GE2上产生碟形凹陷的理由相同。
[0315] 在步骤S25的研磨工序中，当在栅电极GE2上产生碟形凹陷时，栅电极GE2的上表 面成为中央部侧更加凹陷的状态，关于栅电极GE2的厚度，栅电极GE2的中央部处的厚度比 栅电极GE2的外周部处的厚度更薄(小)。其原因在于，在步骤S25的研磨工序中，在栅电极 GE2的上表面，中央部侧与外周部侧相比被过度研磨。
[0316] 也就是说，由于在步骤S21的研磨工序中在栅电极GE2上产生碟形凹陷，所以栅电 极GE2的中央部处的厚度变得比栅电极GE2的外周部处的厚度薄。而且，若进行步骤S25 的研磨工序，则进一步促进栅电极GE2中的碟形凹陷，栅电极GE2的中央部处的厚度进一步 变薄，栅电极GE2的中央部处的厚度与外周部处的厚度的差进一步增大。也就是说，在步骤 S21的研磨工序和步骤S25的研磨工序两方中，在栅电极GE2的上表面，由于中央部侧与外 周部侧相比被过度研磨，所以导致栅电极GE2中的碟形凹陷非常大。
[0317] 当在栅电极GE2上产生碟形凹陷时，反映了栅电极GE2的厚度变薄、栅电极GE2的 电阻增大，可导致动作速度降低。这会降低制造出的半导体器件的性能。另外，若栅电极 GE2中碟形凹陷较大，则在栅电极GE2中产生厚度整体被研磨除去的部位，栅电极GE2也可 能断线，这会降低半导体器件的制造成品率。因此，在进行研磨工序时，期望尽可能地避免 在栅电极上产生碟形凹陷。
[0318] 另外，栅电极GE2的平面尺寸越大，越容易在栅电极GE2上产生碟形凹陷。在金属 栅极晶体管和低耐压用的MISFET中，栅电极的栅长没有那么大，为例如数十nm左右，但在 高耐压用的MISFET中，栅电极的栅长颇大，为100nm以上，也存在例如700nm左右的情况。 在将这样的栅长较大的栅电极适用于栅电极GE2的情况下，在栅电极GE2上产生碟形凹陷 的可能性升高。
[0319] 《关于主要特征和效果》
[0320] 接下来，说明本实施方式的主要特征和效果。
[0321] 在本实施方式中，在半导体衬底SB上形成MISFETQ3(第1MISFET)用的栅电极GE2 (第1栅电极）和MISFETQ1 (第2MISFET)用的虚拟栅电极DG之后，在栅电极GE2 (第1栅 电极）上局部地形成绝缘膜DB (第1膜)。然后，在步骤S20中，在半导体衬底SB上，以覆 盖虚拟栅电极DG、栅电极GE2及绝缘膜DB的方式形成绝缘膜IL3之后，在步骤S21中通过 对绝缘膜IL3进行研磨而使虚拟栅电极DG露出。然后，除去虚拟栅电极DG，以填埋除去了 虚拟栅电极DG的区域即槽TR的方式在绝缘膜IL3上形成导电膜(在此为金属膜ME)。然 后，在步骤S25中通过对该导电膜(在此为金属膜ME)进行研磨，除去槽TR的外部的导电膜 (在此为金属膜ME)，并在槽TR内留存导电膜(在此为金属膜ME)，由此，形成MISFETQ1 (第 2MISFET)用的栅电极GE3 (第2栅电极)。然后，在步骤S21中对绝缘膜IL3进行研磨的工 序中，在绝缘膜DB (第1膜)的研磨速度小于绝缘膜IL3的研磨速度的条件下对绝缘膜IL3 进行研磨。
[0322] 如在上述研究例中说明那样，在用于使虚拟栅电极DG露出的研磨工序（即步骤 S21的研磨工序）和用于形成栅电极GE3 (第2栅电极）的研磨工序（即步骤S25的研磨工 序）中，可能在栅电极GE2上产生碟形凹陷。在本实施方式中，为了防止栅电极GE2的碟形 凹陷，在栅电极GE2 (第1栅电极）上局部地形成绝缘膜DB (第1膜)。
[0323] 在使用CMP法等的研磨处理中，在某图案中产生碟形凹陷的原因在于，该图案的 中央部侧与外周部侧相比被过度研磨，该图案越大，越容易产生碟形凹陷。因此，若在可能 产生碟形凹陷的图案上事先局部地设置防止碟形凹陷图案并通过该防止碟形凹陷图案来 抑制研磨，则在可能产生碟形凹陷的图案中难以产生被过度研磨的部分，从而难以产生碟 形凹陷。但是，若在可能产生碟形凹陷的图案的整体上设置与其相同面积的防止碟形凹陷 图案，则在研磨工序中在该防止碟形凹陷图案自身上产生碟形凹陷，其结果为，难以对可能 产生碟形凹陷的图案防止碟形凹陷。因此，若存在可能产生碟形凹陷的图案，则事先在该图 案上局部地(部分地）设置防止碟形凹陷图案是有效的。在本实施方式的情况下，可能产生 碟形凹陷的图案与栅电极GE2对应，防止碟形凹陷图案与绝缘膜DB对应。
[0324] 因此，在本实施方式中，在栅电极GE2上局部地(部分地)形成绝缘膜DB，并且在步 骤S21的研磨工序中，在绝缘膜DB的研磨速度小于绝缘膜IL3的研磨速度的条件(研磨条 件)下对绝缘膜IL3进行研磨。因此，在步骤S21的研磨工序中，形成有绝缘膜DB的部位处 的研磨被抑制。由此，在步骤S21的研磨工序中，在栅电极GE2中难以产生被过度研磨的部 分，难以在栅电极GE2上产生碟形凹陷。
[0325] 与本实施方式不同，在栅电极GE2上没有形成绝缘膜DB的上述研究例的情况下， 在步骤S21的研磨工序和步骤S25的研磨工序中，容易在栅电极GE2上产生碟形凹陷。另 一方面，与本实施方式不同，在以覆盖栅电极GE2整体的方式设置绝缘膜DB的情况(该情况 下，绝缘膜DB的面积与栅电极GE2的面积相同或为其以上）下，在步骤S21中的研磨时，在 该绝缘膜DB上产生碟形凹陷，难以在步骤S25的研磨工序结束后避免在栅电极GE2上产生 碟形凹陷。
[0326] 与之相对，在本实施方式中，在栅电极GE2上局部地形成有绝缘膜DB。即，栅电极 GE2不是整体被绝缘膜DB覆盖，而是具有被绝缘膜DB覆盖的部分和没有被绝缘膜DB覆盖 的部分。也就是说，在俯视观察时，栅电极GE2具有与绝缘膜DB重合的部分和与其不重合 的部分。因此，在步骤S21的研磨工序中，避免在绝缘膜DB上产生碟形凹陷，并且抑制了形 成有绝缘膜DB的部位处的研磨，由此，难以在栅电极GE2中产生被过度研磨的部分，从而难 以在栅电极GE2上产生碟形凹陷。
[0327] 在步骤S21的研磨工序的结束阶段，在本实施方式和上述研究例中，试着对栅电 极GE2的厚度进行比较。在上述研究例的情况下，使步骤S21的研磨工序的结束阶段中的 栅电极GE2的厚度的最小值为最小厚度T1。在此，最小厚度T1在栅电极GE2中为厚度最 薄的部分处的厚度。上述图68示出该最小厚度T1。在栅电极GE2上产生了碟形凹陷的情 况下，栅电极GE2在中央部(俯视观察时的中央部)处厚度变薄，因此，最小厚度T1与栅电极 GE2的中央部附近的厚度对应。此外，栅电极GE2的厚度和与半导体衬底SB的主面大致垂 直的方向上的厚度(尺寸）对应。
[0328] 另一方面，在本实施方式的情况下，使步骤S21的研磨工序的结束阶段中的栅电 极GE2的厚度的最小值为最小厚度T2。在此，最小厚度T2在栅电极GE2中是厚度最薄的部 分处的厚度。上述图39和图41示出该最小厚度T2。在本实施方式中，通过在栅电极GE2 上局部地形成绝缘膜DB，能够防止栅电极GE2中的碟形凹陷，并且能够使栅电极GE2的最小 厚度T2大于上述最小厚度T1 (即T2 > T1)。即，在本实施方式和上述研究例中，在至虚拟 栅电极DG露出之前进行步骤S21的研磨工序的情况下，本实施方式中的栅电极GE2的最小 厚度T2大于上述研究例中的栅电极GE2的最小厚度ΤΙ (T2 > T1)。
[0329] 因此，在本实施方式中，通过在栅电极GE2上局部地形成绝缘膜DB，在步骤S21的 研磨工序中，能够防止栅电极GE2中的碟形凹陷，并且能够增大栅电极GE2的最小厚度T2。
[0330] 另外，在上述研究例中，在步骤S21的研磨工序中在栅电极GE2上产生碟形凹陷， 在步骤S25的研磨工序中，栅电极GE2的碟形凹陷程度增加。与之相对，在本实施方式中， 能够在步骤S21的研磨工序中防止栅电极GE2中的碟形凹陷，由此，在步骤S25的研磨工序 的结束阶段，不会在栅电极GE2上产生碟形凹陷，或者即使产生碟形凹陷也能够使该碟形 凹陷的程度小于上述研究例的情况。
[0331] 在步骤S25的研磨工序的结束阶段，在本实施方式和上述研究例中，试着对栅电 极GE2的厚度进行比较。在上述研究例的情况下，使步骤S25的研磨工序的结束阶段中的 栅电极GE2的厚度的最小值为最小厚度T3。在此，最小厚度T3在栅电极GE2中是厚度最 薄的部分处的厚度。上述图72示出该最小厚度T3。在栅电极GE2上产生了碟形凹陷的情 况下，栅电极GE2在中央部(俯视观察时的中央部)处厚度变薄，因此，最小厚度T3与栅电极 GE2的中央部附近的厚度对应。在上述研究例的情况下，与步骤S21的研磨工序的结束阶段 相比，步骤S25的研磨工序的结束阶段时的栅电极GE2中的碟形凹陷的程度大。而且，最小 厚度T3小于上述最小厚度T1 (即T3 < T1)。
[0332] 另一方面，在本实施方式的情况下，使步骤S25的研磨工序的结束阶段中的栅电 极GE2的厚度的最小值为最小厚度T4。在此，最小厚度T4在栅电极GE2中是厚度最薄的部 分处的厚度。上述图51示出该最小厚度T4。在本实施方式中，通过在栅电极GE2上局部地 形成绝缘膜DB，能够使步骤S21的研磨工序的结束阶段中的栅电极GE2的最小厚度T2大于 上述研究例的情况下的最小厚度T1 (即T2 > T1)。因此，即使在步骤S25的研磨工序中栅 电极GE2被研磨，步骤S25的研磨工序的结束阶段中的栅电极GE2的最小厚度Τ4也能够大 于上述研究例的情况下的最小厚度Τ3 (即Τ4 > Τ3)。即，本实施方式的情况下的步骤S25 的研磨工序的结束阶段中的栅电极GE2的最小厚度Τ4为最小厚度Τ2以下（即Τ4 < Τ2)，但 能够大于上述研究例的情况下的最小厚度Τ3 (即Τ4 > Τ3)。
[0333] 因此，在本实施方式中，与上述研究例相比，能够抑制或防止步骤S25的研磨工序 的结束阶段中的栅电极GE2上的碟形凹陷，另外，能够增大步骤S25的研磨工序的结束阶段 中的栅电极GE2的厚度(尤其是最小厚度Τ4)。因此，能够抑制或防止由于栅电极GE2变薄 而导致栅电极GE2的电阻增加。因此，能够提高半导体器件的性能。例如，能够提高具有栅 电极GE2的MISFET的动作速度。另外，能够防止由于栅电极GE2变薄而导致的栅电极GE2 的断线。因此，能够提高半导体器件的制造成品率。
[0334] 另外，在本实施方式中，通过在栅电极GE2上局部地形成绝缘膜DB，即使在步骤 S21的研磨工序中栅电极GE2被研磨，在栅电极GE2中，位于绝缘膜DB正下的部分与除其 以外的部分相比，研磨量也得以抑制(研磨量减少)。因此，在步骤S21的研磨工序的结束阶 段，栅电极GE2的上表面不平坦而容易成为形成有绝缘膜DB的区域（即位于绝缘膜DB正下 的区域)隆起的状态。但是，即使成为这样的状态，当进行步骤S25的研磨工序时，通过对栅 电极GE2的上表面进行研磨，与步骤S21的研磨工序的结束阶段相比，栅电极GE2的上表面 也接近平坦。
[0335] 另外，在步骤S25的研磨工序的结束阶段，即使栅电极GE2的上表面不平坦而成为 在形成有绝缘膜DB的区域中栅电极GE2的上表面隆起的状态，也难以产生不良影响。与 之相对，如上述研究例的情况那样，在栅电极GE2上产生了碟形凹陷的情况下，不良影响较 大。其原因在于，若栅电极GE2变薄，则栅电极GE2可能增加电阻或断线，但是，若栅电极 GE2较厚，则不会产生这样的可能。也就是说，若栅电极GE2被过度研磨则会产生问题，但栅 电极GE2的研磨被抑制就不会产生问题。因此，在本实施方式中，通过在栅电极GE2上局部 地形成绝缘膜DB，抑制或防止了栅电极GE2被过度研磨。
[0336] 另外，栅电极GE优选为金属栅电极。由此，能够提高具有栅电极GE3的MISFET的 性能。因此，能够提高半导体器件的性能。
[0337] 另外，为了使栅电极GE3为金属栅电极，需要使上述金属膜ME为由单层金属膜构 成的单层膜，或为在最下层具有金属膜的层叠膜。在使金属膜ME为层叠多层而成的层叠膜 的情况下，需要使最下层为金属膜，但最下层以外可以是金属膜也可以不是金属膜，也能够 使用多晶硅膜。此外，在此所说的金属膜是表示金属传导的导电膜，不仅包含单质的金属膜 (纯金属膜)和合金膜，也包含表示金属传导的金属化合物膜(氮化金属膜和碳化金属膜等)。
[0338] 另外，在本实施方式中，在步骤S14及步骤S16中在半导体衬底SB上形成源极-漏 极区域之后，在步骤S22中除去虚拟栅电极DG，在除去了虚拟栅电极DG的区域(与上述槽 TR对应)中形成作为金属栅电极的栅电极GE3。因此，能够在形成源极-漏极区域后进行的 活性化退火(与上述步骤S17的热处理对应）之后形成作为金属栅电极的栅电极GE3,所以 可以不对金属栅电极实施活性化退火那样的高温负荷，能够提高以金属栅电极为栅电极的 MISFET的特性，或能够抑制特性的偏差。
[0339] 另外，本实施方式若适用于栅电极GE2 (第1栅电极）的栅长方向上的尺寸（与上 述尺寸L4对应）大于虚拟栅电极DG的栅长方向上的尺寸（与上述尺寸L2对应）的情况，则 效果明显。另外，本实施方式若适用于栅电极GE2 (第1栅电极）的面积(俯视观察时的面 积）大于虚拟栅电极DG的面积(俯视观察时的面积）的情况，则效果明显。其原因在于，在 使用CMP法等的研磨处理中，在某图案中，该图案越大则越容易该图案中产生碟形凹陷的 现象。即，在上述研究例中，栅电极GE2的尺寸越大，在步骤S21的研磨工序或步骤S25的 研磨工序中在栅电极GE2上产生碟形凹陷的可能性越高。与之相对，在本实施方式中，即使 栅电极GE2较大，通过在栅电极GE2上局部地形成绝缘膜DB，也能够抑制或防止在栅电极 GE2上产生碟形凹陷。因此，本实施方式若适用于栅电极GE2的尺寸较大的情况，则其效果 极为明显。在该观点上，本实施方式若适用于栅电极GE2的栅长方向上的尺寸（与上述尺寸 L4对应）大于虚拟栅电极DG的栅长方向上的尺寸（与上述尺寸L2对应）的情况，则效果明 显。另外，本实施方式若适用于栅电极GE2的面积(俯视观察时的面积)大于虚拟栅电极DG 的面积(俯视观察时的面积)的情况，则效果明显。另外，本实施方式若适用于栅电极GE2的 栅长方向上的尺寸（与上述尺寸L4对应）为500nm以上的情况，则效果明显。
[0340] 另外，本实施方式若适用于栅电极GE2和虚拟栅电极DG由同层的硅膜PS1形成的 情况，则效果明显。在栅电极GE2和虚拟栅电极DG由同层的硅膜PS1形成的情况下，所形 成的栅电极GE2和虚拟栅电极DG的高度大致相同。因此，当在步骤S21的研磨工序中使虚 拟栅电极DG露出时，栅电极GE2也露出，在栅电极GE2上可能产生碟形凹陷。与之相对，在 本实施方式中，即使栅电极GE2的高度与虚拟栅电极DG大致相同，通过在栅电极GE2上局 部地形成绝缘膜DB，也能够抑制或防止在栅电极GE2上产生碟形凹陷。另外，通过使虚拟 栅电极DG由硅膜形成，容易在步骤S22中可靠地除去虚拟栅电极DG。另外，通过使栅电极 GE2由硅膜形成，能够提高具有栅电极GE2的MISFETQ3的可靠性。
[0341] 另外，在本实施方式，优选在栅电极GE2上形成防止碟形凹陷用的绝缘膜DB，但在 虚拟栅电极DG上不形成该绝缘膜DB。由此，在步骤S21的研磨工序中，能够可靠地使虚拟 栅电极DG的上表面露出，能够在步骤S22中可靠地除去虚拟栅电极DG。另外，能够可靠地 在除去了虚拟栅电极DG的区域(与上述槽TR对应）形成栅电极GE3。
[0342] 另外，在步骤S22中，优选除去虚拟栅电极DG、但不除去栅电极GE1、栅电极GE2、控 制栅电极CG及存储栅电极MG。由此，能够可靠地在除去了虚拟栅电极DG的区域(与上述槽 TR对应)形成栅电极GE3，并且能够防止随着栅电极GE1、栅电极GE2、控制栅电极CG及存储 栅电极MG被除去而产生的不良情况(例如栅极电阻的增加等)。
[0343] 另外，在本实施方式中，在步骤S22中除去虚拟栅电极DG之后，且在步骤S24中形 成栅电极GE3形成用的导电膜(在此为金属膜ME)之前，优选在步骤S23中形成作为高介电 常数绝缘膜的绝缘膜HK。由此，能够使具有栅电极GE3的MISFETQ1的栅极绝缘膜为高介电 常数栅极绝缘膜。于是，与不适用高介电常数栅极绝缘膜的情况相比，能够增加栅极绝缘膜 的物理膜厚，因此得到能够减少漏电流的优点。
[0344] 另外，在本实施方式中，在控制栅电极CG上形成有顶盖绝缘膜CP1，在虚拟栅电极 DG上形成有顶盖绝缘膜CP2,在栅电极GE1上形成有顶盖绝缘膜CP3,在栅电极GE2上形成 有顶盖绝缘膜CP4,但也能够省略这些顶盖绝缘膜CPI、CP2、CP3、CP4的形成。在省略顶盖 绝缘膜CPI、CP2、CP3、CP4的形成的情况下，只要省略上述步骤S6的绝缘膜IL1形成工序 即可。该情况下，在步骤S7中，通过图案化的硅膜PS1而形成控制栅电极CG，但在该控制栅 电极CG上没有形成顶盖绝缘膜CP1，另外，上述层叠膜LF1不包含绝缘膜IL1。另外，该情 况下，在上述步骤S13中，通过图案化的硅膜PS1而形成虚拟栅电极DG及栅电极GE1、GE2， 但在它们之上没有形成顶盖绝缘膜CP2、CP3、CP4。
[0345] 在形成有顶盖绝缘膜CP1、CP2、CP3、CP4的情况下，由于在栅电极GE2上形成有顶 盖绝缘膜CP4,所以上述绝缘膜DB不与栅电极GE2接触而形成，绝缘膜DB形成在栅电极GE2 上的顶盖绝缘膜CP4上。即，绝缘膜DB与栅电极GE2上的顶盖绝缘膜CP4接触而形成，不 与栅电极GE2接触。也就是说，绝缘膜DB隔着顶盖绝缘膜CP4而形成在栅电极GE2上。另 一方面，在省略顶盖绝缘膜CP1、CP2、CP3、CP4的形成的情况下，由于在栅电极GE2上没有形 成顶盖绝缘膜CP4,所以上述绝缘膜DB直接形成在栅电极GE2上，绝缘膜DB与栅电极GE2 接触。
[0346] 在形成有顶盖绝缘膜CPI、CP2、CP3、CP4的情况下，由于在虚拟栅电极DG上形成 有顶盖绝缘膜CP2,所以在步骤S21的研磨工序中，不仅绝缘膜IL3被研磨而除去，虚拟栅电 极DG上的顶盖绝缘膜CP2也被研磨而除去，由此，虚拟栅电极DG露出。也就是说，在步骤 S21的研磨工序中，不仅绝缘膜IL3被研磨，顶盖绝缘膜CP1、CP2、CP3、CP4也被研磨。另一 方面，在省略顶盖绝缘膜CP1、CP2、CP3、CP4的形成的情况下，由于在虚拟栅电极DG上没有 形成顶盖绝缘膜CP2,所以在步骤S21的研磨工序中，绝缘膜IL3被研磨而除去，由此，虚拟 栅电极DG露出。
[0347] 本实施方式能够适用于形成有顶盖绝缘膜CPI、CP2、CP3、CP4的情况和没有形成 顶盖绝缘膜CPI、CP2、CP3、CP4的情况的任一方。
[0348] 但是，在形成有顶盖绝缘膜CP1、CP2、CP3、CP4的情况下，能够得到如下效果。艮口， 在形成有顶盖绝缘膜CP1、CP2、CP3、CP4的情况下，在上述步骤S19中在源极-漏极区域上 形成金属硅化物层SL时，能够不在控制栅电极CG、虚拟栅电极DG、栅电极GE1及栅电极GE2 上形成金属硅化物层SL。因此，在步骤S21的研磨工序中，可以不对金属硅化物层SL进行 研磨。若在研磨工序中对金属硅化物层SL进行研磨，则可能产生划痕。若形成有顶盖绝缘 膜CP 1、CP2、CP3、CP4，则能够不在控制栅电极CG、虚拟栅电极DG、栅电极GE1及栅电极GE2 上形成金属硅化物层SL，从而能够可靠地防止在步骤S21的研磨工序中产生划痕。
[0349] 另外，在本实施方式中，在半导体衬底SB上不仅形成有MISFETQ3用的栅电极GE2 (第1栅电极）和MISFETQ1用的虚拟栅电极DG，也形成有MISFETQ2 (第3MISFET)用的栅电 极GE1 (第3栅电极)。栅电极GE1的栅长方向上的尺寸（与上述尺寸L3对应）小于栅电极 GE2的栅长方向上的尺寸（与上述尺寸L4对应)。在上述步骤S18中在栅电极GE2上形成上 述绝缘膜DB，但在栅电极GE1上没有形成上述绝缘膜DB。
[0350] 由于栅电极GE1的栅长方向上的尺寸（与上述尺寸L3对应）小于栅电极GE2的栅 长方向上的尺寸（与上述尺寸L4对应)，所以即使在栅电极GE2上可能产生碟形凹陷，也难 以在栅电极GE1上产生碟形凹陷的问题。因此，对于栅长方向上的尺寸较大而容易产生碟 形凹陷问题的栅电极GE2,通过在栅电极GE2上形成上述绝缘膜DB来抑制或防止碟形凹陷 的产生，另一方面，对于栅长方向上的尺寸较小而难以产生碟形凹陷问题的栅电极GE1，不 在栅电极GE1上形成上述绝缘膜DB。像这样，通过实施分别适于栅电极GE1和栅电极GE2 的对策，能够谋求半导体器件的性能的提高和制造成品率的提高。
[0351] 另外，栅电极GE2 (第1栅电极)、虚拟栅电极DG和栅电极GE1 (第3栅电极）由同 层的硅膜PS1形成。由此，能够减少半导体器件的制造工序数，另外，能够容易制造半导体 器件。在步骤S21的研磨工序中，虚拟栅电极DG露出，并且栅电极GE1也露出。
[0352] 在栅电极GE2、虚拟栅电极DG和栅电极GE1由同层的硅膜PS1形成的情况下，所 形成的栅电极GE2、虚拟栅电极DG和栅电极GE1的高度大致相同。因此，当在步骤S21的 研磨工序中使虚拟栅电极DG露出时，栅电极GE1也露出。但是，由于栅电极GE1的栅长方 向上的尺寸（与上述尺寸L3对应）小于栅电极GE2的栅长方向上的尺寸（与上述尺寸L4对 应)，所以在步骤S21中即使栅电极GE1露出，也难以在栅电极GE1上产生碟形凹陷的问题。 另一方面，对于栅长方向上的尺寸较大的栅电极GE2,通过在栅电极GE2上局部地形成绝缘 膜DB，能够抑制或防止在栅电极GE2上产生碟形凹陷。另外，通过使虚拟栅电极DG由硅膜 形成，容易在步骤S22中可靠地除去虚拟栅电极DG。另外，通过使栅电极GE2和栅电极GE1 由硅膜形成，能够提高具有栅电极GE2的MISFETQ3和具有栅电极GE1的MISFETQ2的可靠 性。
[0353] 另外，在本实施方式中，在栅电极GE2上局部地形成绝缘膜DB，并使该绝缘膜DB作 为防止碟形凹陷图案而发挥功能。因此，在步骤S21的研磨工序中，需要在绝缘膜DB (第1 膜）的研磨速度小于绝缘膜IL3的研磨速度的条件(研磨条件）下对绝缘膜IL3进行研磨。 研磨速度能够根据例如所使用的研磨液（slurry)等来进行调整。
[0354] 在绝缘膜IL3为单层膜(单层的膜）的情况下，只要通过与绝缘膜IL3不同的材料 来形成绝缘膜DB，在绝缘膜DB的研磨速度小于构成绝缘膜IL3的单层膜的研磨速度的条件 下，在步骤S21中对绝缘膜IL3进行研磨即可。例如，在使绝缘膜IL3为氧化硅膜的单层膜 的情况下，只要使绝缘膜DB由氧化硅以外的材料(例如氮化硅）形成，在绝缘膜DB (氮化硅 膜）的研磨速度小于绝缘膜IL3 (氧化硅膜）的研磨速度那样的条件(研磨条件)下进行步骤 S21的研磨工序即可。
[0355] 另外，在绝缘膜IL3由绝缘膜IL4与形成在绝缘膜IL4上且比绝缘膜IL4厚的绝 缘膜IL5的层叠膜构成的情况下，只要使绝缘膜DB由与绝缘膜IL5不同的材料形成，在步 骤S21中在绝缘膜DB比绝缘膜IL5难以被研磨的条件下对绝缘膜IL3进行研磨即可。
[0356] 另外，在绝缘膜IL3由氮化硅膜与形成在该氮化硅膜上且比该氮化硅膜厚的氧化 硅膜的层叠膜构成的情况（即上述绝缘膜IL4由氮化硅膜构成，并且上述绝缘膜IL5由氧化 硅膜构成的情况)下，只要在步骤S21中，在绝缘膜DB比氧化硅膜(绝缘膜IL5)难以被研磨 的条件下对绝缘膜IL3进行研磨即可。
[0357] 另外，在绝缘膜IL3由氮化硅膜(绝缘膜IL4)与形成在该氮化硅膜上且比该氮化 硅膜厚的氧化硅膜(绝缘膜IL5)的层叠膜构成的情况下，且在绝缘膜DB由氮化硅构成的情 况下，只要在步骤S21中，在氮化硅(绝缘膜DB、IL4)比氧化硅(绝缘膜IL5)难以被研磨的 条件下对绝缘膜IL3进行研磨即可。
[0358] 在绝缘膜IL3由层叠多层绝缘膜而成的层叠膜构成的情况下，优选在绝缘膜DB的 研磨速度小于该层叠膜的平均研磨速度的条件下，在步骤S21中对绝缘膜IL3进行研磨。另 夕卜，在绝缘膜IL3由层叠多层绝缘膜而成的层叠膜构成的情况下，优选在绝缘膜DB的研磨 速度小于该层叠膜中的主要绝缘膜(在构成层叠膜的多层绝缘膜中与厚度最厚的绝缘膜对 应）的研磨速度的条件下，在步骤S21中对绝缘膜IL3进行研磨。
[0359] 于是，能够使局部地形成在栅电极GE2上的绝缘膜DB作为防止碟形凹陷图案而可 靠地发挥功能。此外，B比A难以被研磨的情况与B的研磨速度小于A的研磨速度的情况 对应。
[0360] 另外，在步骤S21的研磨工序中，更优选在绝缘膜DB的研磨速度小于栅电极GE2 的研磨速度的条件下进行研磨，由此，能够进一步提高通过设置绝缘膜DB而产生的对栅电 极GE2的防止碟形凹陷效果。
[0361] 另外，由于绝缘膜DB局部地形成在栅电极GE2上，所以在形成绝缘膜DB的阶段， 栅电极GE2具有位于绝缘膜DB正下的部分和不位于绝缘膜DB正下的部分。因此，在步骤 S21的研磨工序中，栅电极GE2的至少一部分露出。但是，即使在步骤S21的研磨工序中栅 电极GE2没有露出，只要虚拟栅电极DG露出即可，不会产生制造工序上的不良情况。
[0362] 另外，绝缘膜DB作为防止碟形凹陷图案而发挥功能，绝缘性并不是必须的，因此 可以不由绝缘材料形成。但是，绝缘膜DB更优选由绝缘材料构成（即具有绝缘性)，由此，即 使在形成绝缘膜DB时留存有不需要的材料，例如即使上述绝缘膜IL2的不需要的部分没有 被除尽而留存下来，由于该留存物不是导电材料而由绝缘材料构成，所以难以产生不良情 况。因此，能够提高半导体器件的可靠性。另外，容易进行半导体器件的制造工序的管理。
[0363] 另外，控制栅电极CG及存储栅电极MG优选分别由硅构成。其理由如下。即，非易 失性存储器的电荷保持特性是重要的。若构成非易失性存储器的存储单元的控制栅电极 CG及存储栅电极MG是金属栅电极，则金属栅电极的金属扩散至电荷蓄存膜(在此为绝缘膜 MZ)，电荷保持特性可能降低。通过使控制栅电极CG及存储栅电极MG为由硅构成的硅栅电 极，消除了这样的可能性，能够提高非易失性存储器的存储单元的可靠性。
[0364] 另外，在本实施方式中，说明了在相同半导体衬底SB上形成非易失性存储器、金 属栅极晶体管(在此为MISFETQ1)、形成有作为防止碟形凹陷图案的绝缘膜DB的MISFET (在此为MI SFETQ3 )、和没有形成作为防止碟形凹陷图案的绝缘膜DB的MI SFET (在此为 MISFETQ2)的情况。
[0365] 作为其它方式，也能够存在省略没有形成作为防止碟形凹陷图案的绝缘膜DB的 MISFET (在此为MISFETQ2)的情况。该情况下，没有形成作为防止碟形凹陷图案的绝缘膜 DB的MISFET (在此为MISFETQ2)只要置换成金属栅极晶体管(在此为MISFETQ1)即可。艮口， 也能够使非易失性存储器和形成有作为防止碟形凹陷图案的绝缘膜DB的MISFET (在此为 MISFETQ3)以外的MISFET为金属栅极晶体管(在此为MISFETQ1)。
[0366] 另外，作为另一其他方式，也存在能够省略非易失性存储器的形成的情况。该情况 下，只要在上述步骤S5中形成硅膜PS1，在上述步骤S6中形成绝缘膜IL1之后，省略上述步 骤S7?S12,在并上述步骤S13中使层叠膜LF1图案化，由此形成层叠体LM2、LM3、LM4即 可。然后，进行上述步骤S15 (侧墙隔离物形成工序）及其以后的工序。
[0367] 另外，作为另一其他方式，也能够存在省略非易失性存储器的形成且省略没有形 成作为防止碟形凹陷图案的绝缘膜DB的MISFET (在此为MISFETQ2)的情况。该情况下， 只要在上述步骤S5中形成硅膜PS1，在上述步骤S6中形成绝缘膜IL1之后，省略上述步骤 S7?S12,并在上述步骤S13中使层叠膜LF图案化，由此形成层叠体LM2、LM4即可。然后， 进行上述步骤S15 (侧墙隔离物形成工序）及其以后的工序。
[0368] (实施方式2)
[0369] 在上述实施方式1中，说明了在栅电极GE2上局部地形成绝缘膜DB的情况，但在 本实施方式2中，说明绝缘膜DB向栅电极GE2上的配置的具体例。
[0370] 图73是本实施方式2的半导体器件的主要部位俯视图，示出了高耐压MISFET形 成区域1D的俯视图。另外，图74及图75是本实施方式2的半导体器件的主要部位剖面图， 图73的D1-D1线的剖面图与图74大致对应，图73的D2-D2线的剖面图与图75大致对应。 此外，在图74及图75的剖面图中，为了简化，没有将绝缘膜IL3分为上述绝缘膜IL4和上 述绝缘膜IL5而是仅作为绝缘膜IL3示出，但绝缘膜IL3也能够是与上述实施方式1相同 的层叠膜。
[0371] 本实施方式2的半导体器件的制造工序与上述实施方式1相同，因此，在此省略其 重复的说明。另外，关于存储器形成区域1A、金属栅极晶体管形成区域1B和低耐压MISFET 形成区域1C的结构，本实施方式2也与上述实施方式1相同，因此，在此省略其图示及说 明，仅对高耐压MISFET形成区域1D进行图示和说明。
[0372] 在本实施方式2中，高耐压MISFET形成区域1D中的MISFETQ3的结构也与上述实 施方式1基本上相同。
[0373] S卩，如图73?图75所示，在高耐压MISFET形成区域1D的半导体衬底SB上具有 以元件分离区域ST规定的活性区域AC，在该活性区域AC中形成有p型阱PW4。而且，在半 导体衬底SB上形成有栅电极GE2。在俯视观察时，栅电极GE2具有与活性区域AC重合的 部分和与其不重合的部分，该活性区域AC具有与栅电极GE2重合的部分和与其不重合的部 分。在图73的情况下，栅电极GE2在俯视观察时，以跨着两个活性区域AC的方式形成。在 栅电极GE2与活性区域AC (p型阱PW4)之间夹设有作为栅极绝缘膜而发挥功能的绝缘膜 GI2。另外，在活性区域AC (p型阱PW4)上形成有构成LDD构造的源极-漏极区域的型 半导体区域EX5及n+型半导体区域SD5。在n+型半导体区域SD5上形成有金属硅化物层 SL〇
[0374] 栅电极GE2呈隔着侧墙隔离物SW而埋入在绝缘膜IL3中的状态，在包含栅电极 GE2上在内的绝缘膜IL3上形成有绝缘膜IL6。在绝缘膜IL6上形成有绝缘膜IL7,在绝缘 膜IL7的布线槽中埋入有布线Ml。在n+型半导体区域SD5上形成有贯穿绝缘膜IL6及绝 缘膜IL3的接触孔CT，在该接触孔CT中埋入有插塞PG，n+型半导体区域SD5经由该插塞 PG而与布线Ml电连接。另外，在栅电极GE2上形成有贯穿绝缘膜IL6的接触孔CT(CTl)， 在该接触孔CT (CT1)中埋入有插塞PG，栅电极GE2经由该插塞PG而与布线Ml电连接。对 形成在栅电极GE2上的接触孔CT标注附图标记CT1，并将其称作接触孔CT1。因此，接触孔 CT1形成在栅电极GE2上，能够称作埋入有用于连接栅电极GE2的插塞PG的接触孔CT。
[0375] 图76及图77是本实施方式2的半导体器件的制造工序中的主要部位俯视图，示 出了与图73相同的平面区域，但在图76及图77中，示出了在上述步骤S18中形成绝缘膜 DB的阶段。但是，在步骤S18中形成绝缘膜DB的阶段，接触孔CT及插塞PG尚未形成，但为 了容易理解，在图76及图77中，也图示出在后形成的接触孔CT及插塞PG。另外，图76及 图77是俯视图，但为了易于理解而对绝缘膜DB标注了剖面线。此外，在图76和图77中， 形成在栅电极GE2上的绝缘膜DB的图案(平面形状）不同。
[0376] 如在上述实施方式1中说明那样，在上述步骤S18中，绝缘膜DB在俯视观察时，不 是以覆盖栅电极GE2整体的方式形成，而是在栅电极GE2上局部地形成。即，栅电极GE2在 俯视观察时具有被绝缘膜DB覆盖的部分和没有被覆盖的部分。也就是说，在步骤S18中形 成绝缘膜DB时，栅电极GE2具有在其上形成有绝缘膜DB的部分、和在其上没有形成绝缘膜 DB的部分。换言之，在步骤S18中形成绝缘膜DB时，栅电极GE2具有位于绝缘膜DB正下的 部分、和不位于绝缘膜DB正下的部分。此外，在栅电极GE2上形成有顶盖绝缘膜CP4的情 况下，绝缘膜DB形成在顶盖绝缘膜CP4上。
[0377] 图76和图77示出了绝缘膜DB的形成区域的具体例。此外，参照图76和图77而 在以下说明的绝缘膜DB的图案(平面形状)为俯视观察时的图案(平面形状)。另外，栅宽是 配置绝缘膜DB的栅电极GE2的栅宽，栅长是该栅电极GE2的栅长。
[0378] 首先，说明图76的情况。在步骤S18中形成在栅电极GE2上的绝缘膜DB能够为 例如图76所示那样的图案。
[0379] S卩，绝缘膜DB的平面形状能够是例如线状图案(平面形状)，该情况下，延伸方向上 的尺寸大于与延伸方向正交的方向上的尺寸。在图76的情况下，线状图案的绝缘膜DB沿 栅宽方向（栅电极GE2的栅宽方向）延伸。线状图案的绝缘膜DB的延伸方向上的尺寸为占 据栅电极GE2的大半尺寸(在此为栅宽方向上的尺寸)的大小，S卩，为大于栅电极GE2的尺寸 (在此为栅宽方向上的尺寸）一半的大小。
[0380] 另外，也能够在栅电极GE2上配置多个线状图案的绝缘膜DB，该情况下，能够在与 线状图案的延伸方向正交的方向上以相邻的方式并列地配置。在图76的情况下，沿栅宽方 向延伸的线状图案的绝缘膜DB在栅长方向上以相邻的方式并列地配置。即，在图76的情 况下，在栅电极GE2上形成有带状图案的绝缘膜DB。另外，在图76中，三个线状图案的绝缘 膜DB并列地配置，但配置数量能够根据需要而进行变更。另外，在一个栅电极GE2上配置 三个以上的线状图案的绝缘膜DB的情况下，优选线状图案的绝缘膜DB的间隔大致均等。
[0381] 接下来，说明图77的情况。在步骤S18中形成在栅电极GE2上的绝缘膜DB能够 为例如图77所示那样的图案。
[0382] S卩，绝缘膜DB的平面形状能够是例如格子状的图案(平面形状)。在图77的情况 下，在栅电极GE2上形成有通过使沿栅电极GE2的栅宽方向延伸的多个线状图案和沿栅电 极GE2的栅长方向延伸的多个线状图案交叉而构成的格子状的图案的绝缘膜DB。
[0383] 像图76的情况或图77的情况那样，在俯视观察时，优选形成有绝缘膜DB的区域 和没有形成绝缘膜DB的区域大致均等地分配于栅电极GE2的上表面整体。另外，在俯视观 察时，形成在栅电极GE2上的绝缘膜DB2的总面积能够不足该栅电极GE2的面积的一半。
[0384] 形成在栅电极GE2上的绝缘膜DB的图案能够进行各种变更，但期望对接触孔CT1 的形成位置和绝缘膜DB的形成位置施加如下工夫。
[0385] S卩，如图76和图77两者所共同那样，优选步骤S18中的绝缘膜DB的形成位置和上 述步骤S27中的接触孔CT1的形成位置在俯视观察时不重合。即，优选在上述步骤S27中 形成在栅电极GE2上的接触孔CT1的形成位置与在步骤S18中形成绝缘膜DB的位置在俯 视观察时不重合。也就是说，优选在步骤S18中形成绝缘膜DB时，在俯视观察时不与绝缘 膜DB重合的部分的栅电极GE2上，在步骤S27中形成接触孔CT1。由此，在步骤S27中形成 接触孔CT1时，例如即使在栅电极GE2上留存有绝缘膜DB的一部分，由于在不与该绝缘膜 DB的留存部重合的位置形成接触孔CT1，所以也能够防止绝缘膜DB的留存部对接触孔CT1 的形成带来不良影响。因此，能够更可靠地在栅电极GE2上形成接触孔CT1。因此，能够提 高半导体器件的可靠性。另外，能够提高半导体器件的制造成品率。
[0386] (实施方式3)
[0387] 在本实施方式3中，说明通过同一膜在同一工序中形成防止碟形凹陷图案(绝缘 膜DB)、和防止形成金属硅化物层SL的硅化物阻挡膜(绝缘膜DB2)的情况。
[0388] 图78?图83是本实施方式3的半导体器件的制造工序中的主要部位剖面图，示 出了高耐压MISFET形成区域1D的剖面图。此外，在图83的剖面图中，为了简化，没有将绝 缘膜IL3分为上述绝缘膜IL4和上述绝缘膜IL5而是仅作为绝缘膜IL3示出，绝缘膜IL3 也能够是与上述实施方式1相同的层叠膜。
[0389] 本实施方式3的半导体器件的制造工序除步骤S18的绝缘膜DB形成工序和步骤 S19的金属硅化物层SL形成工序以外，与上述实施方式1相同，因此，在此省略其重复的说 明。另外，关于存储器形成区域1A、金属栅极晶体管形成区域1B和低耐压MISFET形成区 域1C的制造工序，本实施方式3也与上述实施方式1相同，因此，在此省略其图示及说明， 仅对高耐压MISFET形成区域1D进行图示和说明。
[0390] 在本实施方式3中，也进行上述步骤S18 (绝缘膜DB形成工序）之前的工序。然 后，以如下方式进行步骤S18的绝缘膜DB形成工序。
[0391] 即，首先，在本实施方式3中，也与上述实施方式1同样地，如图78所示，在半导体 衬底SB的主面上(主面的整个面上)，以覆盖存储栅电极MG、层叠体LM1、LM2、LM3、LM4及侧 墙隔离物SW的方式形成（堆积）绝缘膜IL2。然后，如图79所示，在绝缘膜IL2上，使用光 刻法，作为抗蚀图案而形成光致抗蚀图案PR1。图79是形成光致抗蚀图案PR1的阶段中的 高耐压MISFET形成区域1D的剖面图，对应于和上述图28及图29相同的工序阶段。
[0392] 本实施方式3与上述实施方式1的不同之处在于光致抗蚀图案PR1的形成位置。 艮P，在上述实施方式1中，光致抗蚀图案PR1形成在高耐压MISFET形成区域1D中的绝缘膜 DB形成预定区域。与之相对，在本实施方式3中，光致抗蚀图案PR1形成在高耐压MISFET 形成区域ID中的绝缘膜DB形成预定区域和绝缘膜DB2形成预定区域。也就是说，在绝缘 膜DB2形成预定区域上也形成有光致抗蚀图案PR1，该方面与上述实施方式1不同。
[0393] 然后，将光致抗蚀图案PR1用作蚀刻掩模对绝缘膜IL2进行蚀刻而使其图案化，由 此，形成由图案化的绝缘膜IL2构成的绝缘膜DB、和由图案化的绝缘膜IL2构成的绝缘膜 DB2。关于此时的蚀刻，不仅形成绝缘膜DB也形成绝缘膜DB2,除此以外，本实施方式3也能 够与上述实施方式1同样地进行。然后，除去光致抗蚀图案PR1。图80示出该阶段。图80 对应于与上述图30及图31相同的工序阶段。像这样，在本实施方式3中，进行步骤S18的 绝缘膜DB的形成工序。
[0394] 在本实施方式3中，在层叠体LM4上也形成有绝缘膜DB，关于该绝缘膜DB，本实施 方式3也与上述实施方式1相同，因此，在此省略其重复的说明。
[0395] 但是，在本实施方式3中，在步骤S18中也形成绝缘膜DB2。该绝缘膜DB2作为防 止形成金属硅化物层SL的硅化物阻挡膜而发挥功能。形成该绝缘膜DB2的方面是本实施 方式3与上述实施方式1的不同点。在图80的情况下，绝缘膜DB2局部地形成在源极-漏 极用的n+型半导体区域SD5上。即，绝缘膜DB2不是形成在n+型半导体区域SD5整体上， 而是形成在n+型半导体区域SD5的一部分上，在没有被侧墙隔离物SW覆盖的区域，n+型半 导体区域SD5具有被绝缘膜DB2覆盖的部分和没有被覆盖的部分。
[0396] 接下来，以如下方式进行步骤S19的金属硅化物层SL形成工序。
[0397] g卩，如图81所示，在包含n+型半导体区域SD1、SD2、SD3、SD4、SD5的上表面(表面） 上在内的半导体衬底SB的主面的整个面上，以覆盖存储栅电极MG、层叠体LM1、LM2、LM3、 LM4及侧墙隔离物SW的方式形成(堆积)金属膜丽。图81对应于与上述图32及图33相同 的工序阶段。在该阶段，本实施方式3与上述实施方式1的不同之处在于，在本实施方式3 中，由于绝缘膜DB2在n+型半导体区域SD5上局部地形成，所以在金属膜MM与n+型半导体 区域SD5之间夹设有绝缘膜DB2。即，在本实施方式3中，n+型半导体区域SD5的上表面呈 如下状态：没有被绝缘膜DB2覆盖的部分与金属膜MM接触，但被绝缘膜DB2覆盖的部分不 与金属膜丽接触。
[0398] 接下来，通过对半导体衬底SB实施热处理来使n+型半导体区域SD1、SD2、SD3、 SD4、SD5的各上层部分(表层部分)与金属膜MM发生反应。由此，如图82所示，在n+型半导 体区域SD1、SD2、SD3、SD4、SD5的各上部(上表面、表面、上层部）分别形成有金属硅化物层 SL。然后，通过湿法蚀刻等除去未反应的金属膜MM。图82示出了该阶段的剖面图。图82 对应于与上述图34及图35相同的工序阶段。另外，也能够在除去未反应的金属膜MM之后 进一步进行热处理。
[0399] 在该阶段，本实施方式3与上述实施方式1的不同之处在于，在本实施方式3中， 由于绝缘膜DB2局部地形成在n+型半导体区域SD5上，所以金属硅化物层SL不是形成在 n+型半导体区域SD5的上表面整体上，而是仅形成在n+型半导体区域SD5的上表面中的没 有被绝缘膜DB2覆盖的部分处。即，在本实施方式3中，在n+型半导体区域SD5的上表面 中的没有被绝缘膜DB2覆盖的部分处形成有金属硅化物层SL，但在被绝缘膜DB2覆盖的部 分处没有形成金属硅化物层SL。
[0400] 关于以后的工序，本实施方式3也与上述实施方式1相同。即，在上述步骤S20中 形成上述绝缘膜IL3,进行上述步骤S21的研磨工序，在上述步骤S22中除去上述虚拟栅电 极DG，在上述步骤S23中形成上述绝缘膜HK，在上述步骤S24中形成上述金属膜ME，进行上 述步骤S25的研磨工序。然后，在上述步骤S26中形成上述绝缘膜IL6,在上述步骤S27中 形成上述接触孔CT，在上述步骤S28中形成上述插塞PG，在上述步骤S29中形成上述绝缘 膜IL7及上述布线Ml。由此，得到图83的构造。图83对应于与上述图58及图59相同的 工序阶段。
[0401] 在本实施方式3中，在步骤S18中在层叠体LM4上形成作为防止碟形凹陷图案的 绝缘膜DB时，也形成防止形成属硅化物层SL的作为硅化物阻挡膜的绝缘膜DB2。该绝缘膜 DB2在步骤S19中形成金属硅化物层SL时，形成在想要防止形成金属硅化物层SL的区域。 艮P，若在即将形成金属膜MM之前的阶段存在硅区域（Si衬底区域或多晶硅区域)的露出部， 则会在此处形成金属硅化物层SL，因此，在作为硅区域（Si衬底区域或多晶硅区域）的露出 部、且不想要形成金属硅化物层SL的区域事先形成绝缘膜DB2。由此，能过避免在没有被绝 缘膜DB2覆盖的硅区域（Si衬底区域或多晶硅区域）形成金属硅化物层SL。
[0402] 例如，如图80所示，在作为源极-漏极区域的n+型半导体区域SD5的一部分上形 成有绝缘膜DB2。由此，在步骤S19中形成金属硅化物层SL时，如图82所示，能够避免在形 成有绝缘膜DB2的部分的n+型半导体区域SD5 (即被绝缘膜DB2覆盖的部分的n+型半导 体区域SD5)上形成金属娃化物层SL。
[0403] 在作为高耐压用的MISFETQ3的源极-漏极区域的n+型半导体区域SD5的一部分 上形成绝缘膜DB2,由此，通过在形成有绝缘膜DB2的部分的n+型半导体区域SD5上不形成 金属硅化物层SL，能够提高MISFETQ3的耐压。
[0404] S卩，在n+型半导体区域SD5的整体上形成有金属硅化物层SL的情况下，埋入在形 成于n+型半导体区域SD5上的接触孔CT中的插塞PG(以下称作n+型半导体区域SD5上的 插塞PG)与和n+型半导体区域SD5相邻的η _型半导体区域EX5之间经由金属硅化物层SL 以低电阻电连接。但是，为了提高MISFETQ3的耐压，存在最好在某种程度上确保η+型半导 体区域SD5上的插塞PG与和η+型半导体区域SD5相邻的η_型半导体区域ΕΧ5之间的电 阻的情况。因此，通过适用本实施方式3且不在η+型半导体区域SD5整体上而是仅在η+型 半导体区域SD5的一部分上形成金属硅化物层SL，能够在某种程度上确保η+型半导体区域 SD5上的插塞PG与和η+型半导体区域SD5相邻的η -型半导体区域ΕΧ5之间的电阻，从而 能够提高MISFETQ3的耐压。
[0405] 另外，如图83所示，优选通过不在接触孔CT的形成预定位置形成绝缘膜DB2而在 η+型半导体区域SD5的上表面中的接触孔CT的形成预定位置事先形成金属硅化物层SL。 由此，η+型半导体区域SD5上的插塞PG能够与形成在η+型半导体区域SD5的上表面的金 属硅化物层SL接触。而且，优选在栅电极GE2的栅长方向上观察时，在η+半导体区域SD5 上的插塞PG所连接的金属硅化物层SL与η -型半导体区域ΕΧ5之间形成有绝缘膜DB2,从 而存在防止形成金属硅化物层SL的区域。
[0406] 另外，在本实施方式3中，使用共同的绝缘膜IL2形成了作为防止碟形凹陷图案的 绝缘膜DB、和作为硅化物阻挡膜的绝缘膜DB2。因此，能够减少半导体器件的制造工序数。
[0407] 以上，基于其实施方式具体地说明了本发明人所完成的发明，但本发明不限定于 上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
[0408] 附图标记说明
[0409] 1Α存储器形成区域
[0410] 1Β金属栅极晶体管形成区域
[0411] 1C低耐压MISFET形成区域
[0412] 1D高耐压MISFET形成区域
[0413] AC活性区域
[0414] CG控制栅电极
[0415] CP1、CP2、CP3、CP4 顶盖绝缘膜
[0416] CT接触孔
[0417] DB、DB2 绝缘膜
[0418] DG虚拟栅电极
[0419] GE1、GE2、GE3 栅电极
[0420] EG 侧面
[0421] ΕΧ1、ΕΧ2、ΕΧ3、ΕΧ4、ΕΧ5 η-型半导体区域
[0422] GI1、GI2、HK 绝缘膜
[0423] LF、LF1 层叠膜
[0424] LM1、LM2、LM3、LM4 层叠体
[0425] IL1、IL2、IL3、IL4、IL5、IL6、IL7 绝缘膜
[0426] Ml 布线
[0427] MC存储单元
[0428] MD、MS半导体区域
[0429] MM金属膜
[0430] ME金属膜
[0431] MG存储栅电极
[0432] MZ绝缘膜
[0433] MZ1、MZ3 氧化硅膜
[0434] MZ2氮化硅膜
[0435] PG 插塞
[0436] PR1、PR2光致抗蚀图案
[0437] PS1、PS2 硅膜
[0438] PW1、PW2、PW3、PW4 p 型阱
[0439] Q1、Q2、Q3 MISFET
[0440] SB半导体衬底
[0441] SD1、SD2、SD3、SD4、SD5 n+型半导体区域
[0442] SL金属硅化物层
[0443] SP硅隔离物
[0444] ST元件分离区域
[0445] SW侧墙隔离物
[0446] TR 槽
【权利要求】
1. 一种半导体器件的制造方法，其特征在于，包括以下工序： (a) 准备半导体衬底的工序； (b) 在所述半导体衬底上形成第1MISFET用的第1栅电极和第2MISFET用的虚拟栅电 极的工序； (C)在所述第1栅电极上局部地形成第1膜的工序； (d) 在所述半导体衬底上以覆盖所述第1栅电极、所述虚拟栅电极及所述第1膜的方式 形成绝缘膜的工序； (e) 通过对所述绝缘膜进行研磨而使所述虚拟栅电极露出的工序； (f) 在所述（e)工序后除去所述虚拟栅电极的工序； (g) 以填埋在所述（f)工序中除去了所述虚拟栅电极的区域即槽的方式在所述绝缘膜 上形成导电膜的工序； (h) 通过对所述导电膜进行研磨来除去所述槽的外部的所述导电膜，并通过在所述槽 内留存所述导电膜来形成所述第2MISFET用的第2栅电极的工序， 在所述（e)工序中，在所述第1膜的研磨速度小于所述绝缘膜的研磨速度的条件下对 所述绝缘膜进行研磨。
2. 如权利要求1所述的半导体器件的制造方法，其特征在于， 所述第1栅电极的栅长方向上的尺寸大于所述虚拟栅电极的栅长方向上的尺寸。
3. 如权利要求2所述的半导体器件的制造方法，其特征在于， 所述第1栅电极的面积大于所述虚拟栅电极的面积。
4. 如权利要求3所述的半导体器件的制造方法，其特征在于， 所述第2栅电极是金属栅电极。
5. 如权利要求4所述的半导体器件的制造方法，其特征在于， 在所述（c)工序中，在所述虚拟栅电极上没有形成所述第1膜。
6. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述（f)工序中，不除去所述第1栅电极。
7. 如权利要求1所述的半导体器件的制造方法，其特征在于， 所述第1栅电极及所述虚拟栅电极由同层的硅膜形成。
8. 如权利要求1所述的半导体器件的制造方法，其特征在于， 所述第1膜由绝缘材料形成。
9. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述（f)工序之后、且在所述（g)工序之前，包括如下工序： (Π )在包含所述槽的底部及侧壁在内的所述绝缘膜上形成高介电常数绝缘膜的工序， 在所述（g)工序中，以填埋所述槽的方式在所述高介电常数绝缘膜上形成所述导电膜， 在所述（h )工序中，通过对所述导电膜及所述高介电常数绝缘膜进行研磨，除去所述槽 的外部的所述导电膜及所述高介电常数绝缘膜，并在所述槽内留存所述导电膜及所述高介 电常数绝缘膜。
10. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述（d)工序中形成的所述绝缘膜由氮化硅膜和位于所述氮化硅膜上的氧化硅膜的 层叠膜构成， 在所述（e)工序中，在所述第1膜比所述氧化硅膜难以被研磨的条件下对所述绝缘膜 进行研磨。
11. 如权利要求10所述的半导体器件的制造方法，其特征在于， 在所述（C)工序中形成的所述第1膜由氮化硅构成， 在所述（e )工序中，在氮化硅比氧化硅难以被研磨的条件下对所述绝缘膜进行研磨。
12. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述（b)工序中，在所述半导体衬底上形成有所述第1栅电极和位于所述第1栅电 极上的第1顶盖绝缘膜的第1层叠体、以及所述虚拟栅电极和位于所述虚拟栅电极上的第 2顶盖绝缘膜的第2层叠体， 在所述（c)工序中，在所述第1层叠体上局部地形成所述第1膜， 在所述（d)工序中，在所述半导体衬底上，以覆盖所述第1层叠体、所述第2层叠体及 所述第1膜的方式形成所述绝缘膜， 在所述（e)工序中，通过对所述绝缘膜及所述第2顶盖绝缘膜进行研磨而使所述虚拟 栅电极露出。
13. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述（b)工序中，在所述半导体衬底上还形成第3MISFET用的第3栅电极， 在所述（c)工序中，在所述第1栅电极及所述第3栅电极上没有形成所述第1膜， 在所述（d)工序中，在所述半导体衬底上，以覆盖所述第1栅电极、所述虚拟栅电极、所 述第3栅电极及所述第1膜的方式形成所述绝缘膜， 所述第3栅电极的栅长方向上的尺寸小于所述第1栅电极的栅长方向上的尺寸。
14. 如权利要求13所述的半导体器件的制造方法，其特征在于， 所述第1栅电极、所述虚拟栅电极和所述第3栅电极由同层的硅膜形成， 在所述（e )工序中，所述第3栅电极也露出。
15. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述（b)工序之后、且在所述（c)工序之前，还包括如下工序： (bl)在所述半导体衬底上形成所述第1MISFET用的第1源极-漏极区域、和所述第 2MISFET用的第2源极-漏极区域的工序。
16. 如权利要求15所述的半导体器件的制造方法，其特征在于， 在所述（c)工序之后、且在所述（d)工序之前，还包括如下工序： (cl)在所述第1源极-漏极区域上和所述第2源极-漏极区域上形成金属硅化物层的 工序。
17. 如权利要求16所述的半导体器件的制造方法，其特征在于， 在所述（c)工序中，在所述第2源极-漏极区域的一部分上也形成有所述第1膜， 在所述（cl)工序中，在所述第2源极-漏极区域的形成有所述第1膜的部分上没有形 成所述金属硅化物层。
【文档编号】H01L21/8247GK104103594SQ201410136063
【公开日】2014年10月15日 申请日期:2014年4月4日 优先权日:2013年4月8日
【发明者】平野有一, 三原龙善, 塚本惠介 申请人:瑞萨电子株式会社