Nor闪存的制造方法
【专利摘要】本发明揭示了一种NOR闪存的制造方法。该方法包括：提供前端结构，所述前端结构包括浅沟槽隔离和图形化的浮栅；利用干法刻蚀工艺对所述浅沟槽隔离进行回刻，去除位于浮栅之间的部分；形成ONO层及控制栅。本发明中利用干法刻蚀，避免了回刻时的侧向过度刻蚀，从而使得浅沟槽隔离具有较佳的形貌，优化了栅耦合系数。
【专利说明】NOR闪存的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别是涉及一种优化栅耦合系数的NOR闪存的制造方法。
【背景技术】
[0002]随着便携式电子设备的高速发展，对数据存储的要求越来越高。通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电源断电时丢失数据，而非易失性存储器即使在电源中断时仍可保持数据。因此，非易失性存储器成为便携式电子设备中最主要的存储部件，并已经被广泛的应用。
[0003]在非易失性存储器中，闪存(flash memory)由于其很高的芯片存储密度，以及较佳的工艺适应性，已经成为一种极为重要的器件。通常闪存可以分为NAND闪存和NOR闪存。如图1所示为现有技术中的NOR闪存的结构示意图。包括衬底10，浅沟槽隔离(STI)ll，浮栅12、ONO层13及控制栅14。
[0004]NOR闪存的栅耦合系数是一个较为重要的参数，其主要取决于控制栅14和浮栅12之间的电容，电容越大，栅耦合系数越大，反之亦然。而控制栅14和浮栅12之间的电容大小，主要取决于ONO层13的厚度、介电常数以及控制栅14和浮栅12的包裹面积。目前，ONO层13的厚度均匀性和介电常数主要有ONO层13的工艺稳定性决定，现有炉管工艺已经成熟。因此，为了优化栅耦合系数，就需要对控制栅14和浮栅12的包裹面积的均匀性加以改
盡
口 ο
[0005]如图1所示，控制栅和浮栅的包裹面积主要由浮栅12的表面积和台阶覆盖高度A构成。浮栅的表面积由光刻和蚀刻工艺决定，而台阶覆盖高度A的稳定性是否能够得到保证，就直接制约着栅耦合系数的优劣。
【发明内容】
[0006]本发明的目的在于，提供一种NOR闪存的制造方法，改善台阶覆盖高度的稳定性，优化栅耦合系数。
[0007]为解决上述技术问题，本发明提供一种NOR闪存的制造方法，包括:
[0008]提供前端结构，所述前端结构包括浅沟槽隔离和图形化的浮栅；
[0009]利用干法刻蚀工艺对所述浅沟槽隔离进行回刻，去除位于浮栅之间的部分；
[0010]形成ONO层及控制栅。
[0011]进一步的，对于所述的NOR闪存的制造方法，所述干法刻蚀包括利用CH2F2进行刻蚀。
[0012]进一步的，对于所述的NOR闪存的制造方法，所述前端结构还包括衬底，所述浅沟槽隔离部分位于衬底中，所述浮栅位于衬底上相邻浅沟槽隔离之间。
[0013]进一步的，对于所述的NOR闪存的制造方法，所述图形化的浮栅形成过程包括:
[0014]在所述衬底上的浅沟槽隔离之间沉积浮栅多晶硅，所述浮栅多晶硅高于所述浅沟槽隔离；
[0015]利用平坦化工艺去除所
[0016]述浮栅多晶硅位于浅沟槽隔离之上的部分。
[0017]进一步的，对于所述的NOR闪存的制造方法，所述平坦化工艺为采用化学机械研
磨工艺。
[0018]进一步的，对于所述的NOR闪存的制造方法，所述浮栅与衬底之间还包括一隧道
氧化层。
[0019]与现有技术相比，本发明提供的NOR闪存的制造方法中，包括利用干法刻蚀工艺对所述浅沟槽隔离进行回刻，然后生长ONO层和控制栅。相比现有技术，避免了利用湿法刻蚀工艺使得层与层的缝隙间被侧向刻蚀而破坏整体形貌，从而能够具有较佳的浅沟槽隔离结构，解决了栅耦合系数较差的问题。
【专利附图】
【附图说明】
[0020]图1为一种现有技术中NOR闪存的示意图；
[0021]图2为本发明实施例NOR闪存的制造方法的流程图；
[0022]图3-图5为本发明实施例NOR闪存的制造方法的过程中器件结构示意图。
【具体实施方式】
[0023]下面将结合示意图对本发明的NOR闪存的制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0024]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0025]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0026]本发明的核心思想在于，发明人在长期工作中发现，现有技术中获得的栅耦合系数不能够令人满意。经过深入分析发现，是由于台阶覆盖高度的稳定性较差，目前对STI的回刻都采用的是湿法刻蚀工艺。而在进行这步湿法工艺之前，晶圆表面是平整的，由浮栅多晶硅和浅沟槽隔离构成。但是浮栅多晶硅和浅沟槽隔离之间存在的应力导致这两层介质之间有缝隙，而湿法工艺的的特点是各向同性蚀刻，并且会顺着缝隙不断侧向蚀刻而破坏整体形貌，导致台阶覆盖高度的稳定性很差。因此，发明人认为，改用干法刻蚀工艺，将能够解决这一问题。
[0027]以下列举所述NOR闪存的制造方法的较优实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
[0028]基于上述思想，下面提供所述NOR闪存的制造方法的较优实施例，请参考图2及图3-图5，图2为本发明实施例NOR闪存的制造方法的流程图，图3-图5为本发明实施例NOR闪存的制造方法的过程中器件结构示意图。本实施例的NOR闪存的制造方法包括:
[0029]步骤SlOl:提供前端结构，所述前端结构包括浅沟槽隔离21和图形化的浮栅22 ；具体的，首先提供衬底20，所述衬底20的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述衬底20选用单晶硅材料构成。在所述衬底20中还可以形成有埋层(图中未示出)等。然后在衬底20上刻蚀出浅沟槽，并通过填充氧化物形成浅沟道隔离21。接着在衬底20上沉积浮栅多晶硅，使得所述浮栅多晶硅充满相邻浅沟槽隔离21之间，且所述浮栅多晶硅高于所述浅沟槽隔离21。之后利用平坦化工艺，例如可以是采用化学机械研磨工艺，进行平坦化，去除位于所述浅沟槽隔离21之上的部分，从而获得图形化的浮栅22。较佳的，在浮栅22与衬底20之间还形成有一隧道氧化层(tunnel oxide layer)。当然,上述前端结构的形成并不限于所述的过程,可以视工艺需要灵活变动。
[0030]进行步骤S102:请结合图4，利用干法刻蚀工艺对所述浅沟槽隔离21进行回刻，去除位于浮栅22之间的部分；优选的，可以采用包括有CH2F2的刻蚀气体进行刻蚀。采用干法刻蚀工艺，能够有效的防止湿法刻蚀过程中刻蚀液渗入缝隙中造成的破坏，避免了侧向的过度刻蚀，因此能够在刻蚀后获得较好的形貌，从而最终达到优化栅耦合系数的目的。
[0031]之后，进行步骤S103:形成ONO层及控制栅。图5中示意性的示出了 ONO层23的覆盖，在本发明中，ONO层的形成及控制栅的形成可以采用目前已知的任何工艺流程完成。基于在步骤S102中的干法刻蚀形成的较佳的浅沟槽隔离的形貌，在完成ONO层后，台阶覆盖高度的稳定性(例如在同一浅沟槽隔离上的不同位置处的高度、不同浅沟槽隔离之间的高度乃至一系列产品中不同NOR器件之间的台阶覆盖高度之间的差异)能够得到有效的保证，从而优化了栅耦合系数。
[0032]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种NOR闪存的制造方法，包括: 提供前端结构，所述前端结构包括浅沟槽隔离和图形化的浮栅； 利用干法刻蚀工艺对所述浅沟槽隔离进行回刻，去除位于浮栅之间的部分； 形成ONO层及控制栅。
2.如权利要求1所述的NOR闪存的制造方法，其特征在于，所述干法刻蚀包括利用CH2F2进行刻蚀。
3.如权利要求2所述的NOR闪存的制造方法，其特征在于，所述前端结构还包括衬底，所述浅沟槽隔离部分位于衬底中，所述浮栅位于衬底上相邻浅沟槽隔离之间。
4.如权利要求3所述的NOR闪存的制造方法，其特征在于，所述图形化的浮栅形成过程包括: 在所述衬底上的浅沟槽隔离之间沉积浮栅多晶硅，所述浮栅多晶硅高于所述浅沟槽隔离； 利用平坦化工艺去除所述浮栅多晶硅位于浅沟槽隔离之上的部分。
5.如权利要求4所述的NOR闪存的制造方法，其特征在于，所述平坦化工艺为采用化学机械研磨工艺。
6.如权利要求3所述的NOR闪存的制造方法，其特征在于，所述浮栅与衬底之间还包括一隧道氧化层。
【文档编号】H01L21/8247GK103904036SQ201410137219
【公开日】2014年7月2日 申请日期:2014年4月4日 优先权日:2014年4月4日
【发明者】周俊, 黄建冬, 洪齐元 申请人:武汉新芯集成电路制造有限公司