半导体器件以及互连基板的制作方法
【专利摘要】本发明涉及半导体器件以及互连基板。半导体基板包括半导体芯片以及互连基板。互连基板具有在第一主表面和第二主表面之间的互连区，第一主表面形成有连接到半导体芯片的多个顺序排列的第一和第二信号电极。互连区具有：芯基板；形成在其两个表面上的互连层；多个第一通孔以及穿过第一主表面上的互连层的多个第一通路，用于形成阻抗匹配电容。各个第一通孔在与第一信号电极隔开第一互连长度的位置处连接到第一信号互连，并且各个第一通路在与第二信号电极隔开基本上与第一互连长度相等的第二互连长度的位置处连接到第二信号互连。
【专利说明】半导体器件以及互连基板
[0001] 相关申请交叉引用
[0002] 将2013年4月9日提交的日本专利申请No. 2013-081064的公开内容，包括说明 书、附图和摘要，整体并入本文作为参考。
【技术领域】
[0003] 本发明涉及一种半导体器件以及一种互连基板，并且特别涉及一种在应用至能够 高速通信的半导体器件时有效的技术。
【背景技术】
[0004] 近年来，网络通信中的通信速度已经进一步提高，并且已经在网络设备中普遍使 用超过lOGbps的信号传输速度。因此，由安装在网络设备上的通信半导体器件（LSI :大规 模集成电路)的接口缓冲器（I/O装置)的寄生电容的信号反射会劣化信号质量，这会引发严 重的问题。认为这种现象可归因于寄生电容的导纳随I/O装置的操作频率的提高而增大， 这显著地降低了 I/O装置的输入/输出阻抗，致使I/O装置和信号传输线之间发生阻抗失 配。例如，假设输出侧上具有寄生电容的I/O装置和输入侧上具有寄生电容的I/O装置利 用具有50 Ω的特性阻抗的信号传输线连接。在这种情况下，即使在输入侧上的I/O装置的 输入阻抗以及输出侧上的I/O装置的输出阻抗中的每一个都被理论地限定在50 Ω下时，输 入侧以及输出侧上的I/O装置的寄生电容的导纳也随传输信号的频率提高而增大，这会降 低输入侧上的I/O装置的输入阻抗以及输出侧上的I/O装置的输出阻抗。例如，当输入侧 以及输出侧上的I/O装置的寄生电容是lpF时，各个I/O装置的输入/输出阻抗在1. 25GHz 下约为45Ω，在3.2GHz (对应于6. 4Gbps)下约为25Ω且在5.0GHz (对应于lOGbps)下约 为14 Ω。降低I/O装置的输入/输出阻抗致使信号传输线和I/O装置之间明显的阻抗失 配，从而使信号波形严重失真。
[0005] 为了缓解I/O装置的寄生电容的效应，目前所知的技术是在其中形成了 I/O装置 的半导体芯片上形成阻抗匹配电路，或在用于安装半导体芯片的半导体基板(封装基板）的 互连基板中掩埋电感器（L)、电容器（C)以及电阻器（R)，由此补偿阻抗失配。此外，作为相 关技术，例如在日本专利公布No. 2006-49645以及2012-209340中公开了降低由阻抗失配 导致的波形失真的现有技术。日本未审专利申请公布No. 2006-49645公开了一种在印刷基 板中的信号通孔周围设置用于接地互连的多个通孔（through hole)的构造。日本未审专 利申请公布No. 2012-209340公开了一种信号传输线的构造，其形成为包括用于连接多层 基板的外层图案和内层图案的贯通通路孔(通孔)，其中被掩埋的通路孔（via hole)设置在 临近贯通通路孔的位置且绝缘体置于其间。
【发明内容】
[0006] 但是上述在半导体器件上形成阻抗匹配电路的方法存在增大半导体芯片面积的 问题。特别地，当使用多通道中的信号时，因为匹配电路对各个通道的各个1/0装置都是必 需的，因此这会显著增加芯片面积且不实际。而且，在半导体封装的互连基板中掩埋电感 器、电容器等存在互连基板的制造难，从而增加成本的问题。
[0007] 在提交本申请之前，本发明人已经对通过使用互连基板中的通孔在半导体封装的 互连基板中形成阻抗匹配电路进行了研究。具体地，形成作为阻抗匹配电路的寄生电容的 贯通通路（through via)在与I/O端子端隔开信号频率的λ/4的位置处设置到被连接到 互连基板上的I/O装置的信号传输线。在这种构造中，考虑到I/O装置端子端的相位，输入 至I/O装置的信号被I/O装置端子的寄生电容反射，并且反射波再次被通孔的寄生电容反 射，并以位移λ/2返回。因此，由I/O端子的寄生电容反射的反射波以及由通孔的寄生电 容反射的反射波彼此抵消，以改善信号传输线中信号的信号特性(例如回波损耗特性)。
[0008] 当上述技术应用于使用多通道信号的半导体器件时，因为针对各个通道的每一信 号传输线都形成作为阻抗匹配电路的通孔，因此对于互连基板来说，需要较宽的区域来形 成多个通孔。特别地，在差分信号线对的情况下，因为必须将连接到地电势的通孔设置为围 绕连接到差分信号线的作为阻抗匹配电路的通孔，以便将差分信号从上层传播至下层，因 此在互连基板上需要较宽的区域。但是，在诸如SiP (系统级封装）的、在一个半导体封装 中封入多个半导体芯片的半导体器件中，因为封装基板的互连密度和通路密度较高，因此 容易确保足够的区域来形成上述通孔。例如，在安装了多个半导体芯片的SiP中，用于将半 导体芯片彼此电连接的互连、通孔和通路（via)密集的形成在一个半导体芯片和与其连接 的另一半导体芯片之间的区域中(例如，互连基板的中心区域中）。另一方面，用于连接半导 体芯片和外部端子(外部凸块）的互连、通孔以及通路(例如用于电连接半导体芯片上的1/ 〇装置和外部凸块的互连、通路等等)密集形成至封装基板中的半导体芯片的外周，即，在从 半导体芯片一端至封装基板的一端的狭窄区域。当作为阻抗匹配电路的通孔设置在用于 连接I/O装置和外部凸块的信号传输线中时，因为它们必须形成在上述狭窄的区域中，因 此在I/O装置的数量增多时，变得更难以确保用于形成通孔的区域。特别地，当大部分1/ 0装置在同一频带中传输信号时，因为通孔密集地形成在距I/O端子端相同距离的位置处 (例如以信号频率的λ/4隔开的位置)，因此难以进行互连(布线）的布置。因此，需要针对 例如封装基板的尺寸的增大而导致制造成本增加而提供一种对策。日本未审专利申请公布 No. 2006-049645和2012-209340的技术适于控制信号传输线中包括的通孔的寄生电容（阻 抗)，但是不能肯定地处理信号传输线中的通孔以改善信号特性，并且没有对确保用于设置 多个通孔的区域进行特别考虑。
[0009] 下文将说明用于解决这些主题的手段。根据说明书和附图的说明将使其他主题和 新颖的特征变得显而易见。
[0010] 以下将简要说明在本发明中公开的这些实施例中的典型实施例的概述。
[0011] 根据本发明的一个方面，半导体器件具有半导体芯片以及其中安装了半导体芯片 的互连基板。互连基板具有：第一主表面，其中多个第一电极电连接到半导体芯片；与第一 主表面相反的第二主表面；以及插入第一主表面和第二主表面之间的互连区。第一电极包 括顺序设置的、用于接收预定频率下的信号供应的多个第一信号电极和第二信号电极。第 一信号电极和第二信号电极在其布置中分散设置。互连区具有：芯基板；分别形成在芯基 板的两个表面上的多个互连层；以及用于形成阻抗匹配电容的、穿过芯基板的多个第一通 孔。互连区进一步具有多个第一通路，该第一通路穿过在第一主表面一侧上形成到芯基板 的互连层以用于形成阻抗匹配电容。互连区还包括连接到对应的第一信号电极的多个第一 信号互连以及连接到对应的第二信号电极的多个第二信号互连。
[0012] 第一通孔在与第一信号电极隔开第一互连长度的位置处连接到第一信号互连，并 且第一通路在与第二信号电极隔开基本上与第一互连长度相等的第二互连长度的位置处 连接到第二信号互连。
[0013] 以下将简要说明通过本申请中公开的这些实施例中的典型实施例获得的有益效 果。
[0014] 根据本发明的该方面，半导体器件在实现良好的信号传输特性的同时能抑制制造 成本。
【专利附图】
【附图说明】
[0015] 图1是其中安装了根据本发明一个实施例的半导体器件的电子电路的整体截面 示意图；
[0016] 图2是半导体器件的详细的整体截面示意图；
[0017] 图3是说明半导体器件和另一半导体器件之间的连接关系的示意图；
[0018] 图4是说明在半导体器件的封装基板中形成的匹配电路的示意图；
[0019] 图5A是示出当匹配电路CT1被设置到传输线SNT1时的信号特性的曲线图；
[0020] 图5B是示出当匹配电路CT1和CT2被设置到传输线SNT1时的信号特性的曲线 图；
[0021] 图6是说明形成为封装基板的匹配电路的示意图；
[0022] 图7A示出连接到用于形成匹配电路的通孔的焊台（land)的第一形状的实例；
[0023] 图7B示出连接到用于形成匹配电路的通孔的焊台的第二形状的实例；
[0024] 图7C示出连接到用于形成匹配电路的通孔的焊台的第三形状的实例；
[0025] 图8A示出用于形成匹配电路的通路的焊台的第一形状的实例；
[0026] 图8B示出用于形成匹配电路的通路的焊台的第二形状的实例；
[0027] 图8C示出用于形成匹配电路的通路的焊台的第三形状的实例；以及
[0028] 图8D示出用于形成匹配电路的通路的焊台的第四形状的实例；
[0029] 图9是半导体器件的平面图；
[0030] 图10是其中形成作为匹配电路的通孔和通路的封装基板的截面示意图；
[0031] 图11A示出到用于形成匹配电路的通路的互连的第一连接实例；
[0032] 图11B示出到用于形成匹配电路的通路的互连的第二连接实例；以及
[0033] 图11C示出到用于形成匹配电路的通路的互连的第三连接实例；
[0034] 图12是说明互连层：层2的平面图；
[0035] 图13是说明互连层：层4的平面图；
[0036] 图14是说明互连层：层5的平面图；
[0037] 图15是说明互连层：层6的平面图；
[0038] 图16是说明互连层：层7的平面图；
[0039] 图17是说明互连层：层8的平面图；
[0040] 图18是说明互连层：层9的平面图；
[0041] 图19是用于匹配电路CT1的放大图；
[0042] 图20是用于匹配电路CR1的放大图；
[0043] 图21是说明互连层：层2的互连图案的平面图；
[0044] 图22是说明互连层：层4和层5的互连图案的平面图；
[0045] 图23A是说明在利用通孔形成第一级中的匹配电路CR1以及利用通路形成第二级 中的匹配电路CR2的情况下，公共模式中的差分信号线SNDR的传输特性的示意图；
[0046] 图23B是说明在利用通孔形成第一级中的匹配电路CR1以及利用通路形成第二级 中的匹配电路CR2的情况下，差模中的差分信号线SNDR的传输特性的示意图；
[0047] 图24A是说明在利用通孔形成第一级中的匹配电路CT1以及利用通路形成第二级 中的匹配电路CT2的情况下，公共模式中的差分信号线SNDT的传输特性的示意图；
[0048] 图24B是说明在利用通孔形成第一级中的匹配电路CT1以及利用通路形成第二级 中的匹配电路CT2的情况下，差模中的差分信号线SNDT的传输特性的示意图；
[0049] 图25是示出半导体器件的制造工艺的概要的流程图；以及
[0050] 图26是说明封装基板的制造工艺的概要的示意图。
【具体实施方式】
[0051] (1)实施例概要
[0052] 首先，将说明本申请中公开的典型实施例的概要。典型实施例的概要说明中涉及 的附图中各个加括号的参考标记仅示例性示出包括在向其附加括号的构成元件的概念内 的构件或部件。
[0053] [1](具有封装基板的半导体器件，在该封装基板中，作为匹配电路的通孔和通路 各自被布置在距半导体芯片预定范围内）
[0054] 根据本发明一个典型实施例的半导体器件具有半导体芯片（2)和其上安装了该半 导体芯片的互连基板（1)。互连基板（1)具有：第一主表面（la)，在其上形成了与半导体芯 片电连接的多个第一电极（10);与第一主表面（la)相反的第二主表面（lb);以及插入第 一主表面（la)和第二主表面（lb)之间的互连区。第一电极包括用于接收在预定频率下的 信号供应的多个第一信号电极（l〇_Rx)以及第二信号电极（l〇_Tx)。第一信号和第二信号 电极在其布置中分散布置。互连区具有：芯基板（21)，分别形成在芯基板21的两个表面上 的多个互连层（20,22);以及用于形成阻抗匹配电容的、穿过芯基板的多个第一通孔（CR1)。 而且，互连区具有用于形成阻抗匹配电容的多个第一通路（CT1)，第一通路（CT1)穿过在第 一主表面一侧上形成到芯基板的互连层。而且，互连区包括连接到对应的第一信号电极的 多个第一信号互连（SNR1至SNRm)以及连接到对应的第二信号电极的多个第二信号互连 (SNT1至SNTn)。第一通孔在与第一信号电极隔开第一互连长度（LR1)的位置处与第一信号 互连连接，并且第一通路在与隔开基本上等于第一互连长度的第二互连长度（LT1?LR1) 的位置处与第二信号互连连接。
[0055] 利用上述构造，在互连结构中，用于阻抗匹配电容的多个通孔和通路（以下称为匹 配电路)形成在互连区中的不同层中。因此与仅利用通孔形成匹配电路的情况相比，可以更 高密度形成更多匹配电路。而且，因为作为匹配电路的通孔和通路形成在不同层中，因此分 别连接到它们的互连可被容易地布线，从而降低互连密度。而且，可以通过与用于通常通路 相同的制造工艺形成作为匹配电路的第一通路。因此，根据本发明的半导体器件，可以实现 良好的信号传输特性，同时能抑制互连基板(封装基板）的制造成本。
[0056] [2](多级连接的匹配电路）
[0057] 在上述段落（1)中说明的半导体器件中，互连区还包括穿过芯基板的、用于形成阻 抗匹配电容的多个第二通孔（CT2)，以及穿过在第二主表面一侧上形成为芯基板的互连层 的多个第二通路（CR2)。第二通孔在与第二信号电极隔开比第一互连层长的第三互连长度 (LR2)的位置处与第二信号互连连接，并且第二通路在与隔开第一信号电极基本上等于第 三互连长度的第四互连长度（LT2 ~ LR2)的位置处与第一信号互连连接。
[0058] 根据上述构造，多个匹配电路形成到被连接到第一信号电极的第一信号互连。以 相同方式，多个匹配电路形成到被连接到第二信号电极的第二信号互连。因此，可以在更宽 的频率区内改善信号特性。而且，通过利用通路在连接到第一信号互连的第二级中形成匹 配电路并且利用通孔在连接到第二信号互连的第二级中形成匹配电路，可以更高密度形成 匹配电路并且可以降低互连密度。
[0059] [3](第一级中的校正电路形成在λ/4附近的位置处）
[0060] 在上述段落（2)中说明的半导体器件中，第一互连长度是对应于电磁波长（入a， λ c)的1/4的长度，电磁波长（λ a，λ c)对应于信号传输线所需的信号带中的第一频率 (fa, fc)〇
[0061] 根据上述构造，可以进一步降低通过在第一信号电极一侧上(第二信号电极一侧 上）的第一信号互连端(第二信号互连端）反射的反射信号的信号波形的失真。
[0062] [4](第二级中的校正电路形成在3 λ/4附近的位置处）
[0063] 在段落（2)或（3)中说明的半导体器件中，第三互连长度是对应于电磁波长（λ b， λ d)的3/4的长度，电磁波长（λ b，λ d)与信号传输线所需的信号带中的、不同于第一频率 的第二频率（fb，fd)-致。
[0064] 在将匹配电路设置在隔开与第二频率一致的电磁波长的1/4的位置处的情况以 及将匹配电路设置在与第一信号电极(第二信号电极)隔开电磁波长的3/4的位置处的情况 之间，在匹配电路处反射并返回第一信号电极(第二信号电极)的反射信号的相位等同于η (180度)。因此，通过将匹配电路设置在电磁波长的3/4的位置处所希望的效果与将匹配电 路设置在电磁波长的1/4的位置处的情况的效果相同。根据本发明的半导体器件，因为第 一级中的匹配电路(例如第一通孔）以及第二级中的匹配电路(第二通路）形成在间隔开的 位置处，因此可以容易地确保在第二级中形成匹配电路的区域，并且可以提高匹配电路的 密度并可以进一步降低互连的密度。这特别在应用于第一频率的值接近第二频率的值，并 且难以将第一级和第二级中的匹配电路两者设置在电磁波长的1/4的位置处的情况下是 有效的。
[0065] [5](第一级中的校正电路形成在3 λ/4附近的位置处）
[0066] 在段落（2)中说明的半导体器件中，第一互连长度是对应于电磁波长（λ a，λ c) 的3/4的长度，电磁波长（λ a，λ c)与信号传输线所需的信号带中的第一频率（fa，fc) 一 致。
[0067] 如上所述，当匹配电路设置在3/4电磁波长的位置处时，因为效果与电路设置在 1/4电磁波长的位置时相同，因此可以与条目3中相同的方式进一步降低信号波形的失真。
[0068] [6](通孔和通路不重叠）
[0069] 在条目2至5中的任何一项中的半导体器件中，第一通孔和第一通路在平面图中 不重叠。
[0070] 根据这种构造，可以抑制由第一通孔和第一通路的去耦而在第一信号互连和第二 信号互连之间的干扰，由此有助于良好的信号传输特性的实现。
[0071] [7](差分互连对）
[0072] 在条目2至6中的任何一项中所述的半导体器件中，第一信号互连是其中并行形 成两个互连的第一差分互连对（SNDR)，并且第二信号互连是其中并行形成两个互连的第二 差分互连对（SNDT)。
[0073] [8] (Tx，Rx)
[0074] 在条目1至7中的任何一项中所述的半导体器件，第一信号电极和第二信号电极 中的一个是用于将信号输入至半导体芯片的接收电极，并且它们中的另一个是用于将信号 从半导体芯片输出的发送电极。
[0075] [9](通孔的形状；上/下焊台直径不同：图7B)
[0076] 在段落（1)至（8)任一个中所述的半导体器件中，连接到第一通孔的最上焊台的 直径以及最下焊台的直径在截面图中不同。
[0077] 根据上述构造，例如，通过增大与互连密度低的一侧上的层相邻的焊台的直径并 减小与互连密度高的一侧上的层相邻的焊台的直径，可以减少第一通孔和与其相邻的上层 和下层的互连之间的耦合。
[0078] [10](通孔的形状；多个焊台；图7C)
[0079] 在条目1至8中的任何一项中所述的半导体器件中，在截面图中，多个焊台在垂直 方向上连接到第一通孔。
[0080] 根据上述构造，因为增加了形成寄生电容的焊台的数量，因此可以降低用于获得 需要的电容值的每一焊台的焊台直径，并且可以提高匹配电路的密度并进一步降低互连密 度。
[0081] [11](通路的形状：上/下焊台的直径不同：图8B，图8D)
[0082] 在条目1至10中的任何一项中所述的半导体器件中，连接到第一通路的最上焊台 的直径与连接到第一通路的最下焊台的直径在截面图中不同。
[0083] 根据上述构造，例如通过增大与互连密度较低的一侧上的层相邻的焊台的直径并 减小与互连密度较高的一侧上的层相邻的焊台的直径，可以降低第一通路和与其相邻的上 层和下层的互连之间的耦合。
[0084] [12](通路的形状：多个焊台：图8C，图8D)
[0085] 在条目1至10中的任何一项中所述的半导体器件中，多个焊台在截面图中在垂直 方向上连接到第一通路。
[0086] 根据上述构造，因为增加了形成寄生电容的焊台的数量，因此可以降低用于获得 所需电容值的每一个焊台的焊台直径，并且可以增加匹配电路的密度并进一步降低互连密 度。
[0087] [13](通路互连：连接到相同的互连层；图11A至图11C的组合）
[0088] 在条目1至12中的任何一项中所述的半导体器件中，多个第一通路的一部分利用 一个焊台连接到第二信号互连（图11B和图11C)，并且剩余部分利用多个焊台连接到第二 信号互连（图11A)。
[0089] 根据上述构造，因为要连接到相应第一通路的多个互连可以分散在多个互连层 中，因此可以进一步降低互连密度。
[0090] [14](第一通路〉第二通路）
[0091] 在条目2至13中的任何一项中所述的半导体器件中，使第一通路的焊台直径大于 第二通路的焊台直径。
[0092] 在第一信号电极一侧上(第二信号电极一侧上）的第一信号互连端(第二信号互连 端)处反射的反射信号的水平随距第一信号电极(第二信号电极)的距离变大而降低。因此， 在与第一级中的匹配电路相比，在第二级中的匹配电路形成在与第一信号电极(第二信号 电极）更远地隔开的位置时，即使在使电容值小于第一级中的电容值时，也可以充分获得抵 消在第一信号互连端(第二信号互连端）处反射的反射波的效果。因此，在不降低通过与本 发明的半导体器件中的第一级中匹配电路相比，降低第二级中的匹配电路的电容值，来抑 制反射波的信号波形的失真的效果的情况下，可以提高匹配电路的密度并进一步降低互联 密度。
[0093] [15](第一通路大于通常通路）
[0094] 在条目1至14中的任何一项中所述的半导体器件中，使第一通路的焊台的直径大 于用于连接相邻互连层的通路的焊台的直径。
[0095] 根据上述构造，因为第一通路的寄生电容大于通常通路的寄生电容，因此容易地 实现作为匹配电路的功能。
[0096] [16](接口 缓冲器）
[0097] 在条目1至15中的任何一项中所述的半导体器件中，半导体芯片具有分别对应地 连接到第一信号端子和第二信号端子的多个接口缓冲器（Txl至Txn以及Rxl至Rxm)。
[0098] 根据上述构造，由于条目1至15的构造，因此可以改善接口缓冲器的信号特性。
[0099] [17](外部端子：BGA)
[0100] 条目1至16中的任何一项中所示的半导体器件还具有多个外部端子（8)。第二主 表面具有电连接到对应的外部端子的多个第二电极（11)。第一信号互连形成电连接第一信 号电极和对应的第二电极的传输线，并且第二信号互连形成电连接第二信号电极和对应的 第二电极的传输线。
[0101] 根据上述构造，可以改善在互连基板中从半导体芯片至外部端子的传输线的信号 传输特性。
[0102] [18](互连基板）
[0103] 根据本发明一个典型实施例的互连基板（1)具有：第一主表面（la),其上用于与 半导体芯片（2)电连接的多个第一电极（10);与第一主表面相反的第二主表面（lb);以及 插入第一主表面和第二主表面之间的互连区。第一电极包括顺序布置的、用于接收在预定 频率下的信号供应的多个第一信号电极（l〇_Rx)和第二信号电极（1〇_Τχ)。第一信号电极 和第二信号电极在其布置中分散设置。互连区包括：芯基板（21);分别形成在芯基板两个 表面上的多个互连层（20,22);以及用于形成阻抗匹配电容的、穿过芯基板的多个第一通孔 (CR1)。互连区还包括穿过在第一主表面一侧上形成到芯基板的互连层（20)的多个第一通 路（CT1)和连接到对应的第一信号电极的多个第一信号互连（SNR1)，以及连接到对应的第 二信号电极的多个第二互连（SNT1 )。第一通孔在与第一信号电极隔开第一互连长度（LR1) 的位置处连接到第一信号互连，并且第一通路在与第二信号电极隔开基本上等于第一互连 长度的第二互连长度（LT1)的位置处连接到第二信号互连。
[0104] 上述构造可以提供能够以与段落（1)中所述相同的方式提供良好的信号传输特性 的同时抑制制造成本的互连基板。
[0105] [19](对于一个信号互连的多个匹配电路）
[0106] 在条目18中所述的互连基板中，互连区还包括用于形成阻抗匹配电容的、穿过芯 基板的多个第二通孔（CT2)以及穿过在第二主表面（22) -侧上形成到芯基板的互连层的 多个第二通路（CR2)。第二通孔在与第二信号电极隔开比第一互连长度长的第三互连长度 (LR2)的位置处连接到第二信号互连，并且第二通路在与第一信号电极隔开基本上等于第 三互连长度的第四互连长度（LT2)的位置处连接到第二信号互连。
[0107] 以与条目2所述相同的方式，上述构造可以在较宽频带中改善信号特性，并且可 以提高匹配电路的密度并进一步降低互连密度。
[0108] [20](具有封装基板的半导体器件，在该封装基板中，作为匹配电路的通孔和通路 被形成为混合在一起）
[0109] 根据本发明一个典型实施例的半导体器件（10)具有半导体芯片（2)以及其上安 装了半导体芯片的互连基板（1)。互连基板具有：第一主表面（la)，其电连接到半导体芯 片，并且其中形成用于接收在预定频率下的信号供应的多个信号电极；与第一主表面相反 的第二主表面（lb);以及插入第一主表面和第二主表面之间的互连区。互连区包括：芯基 板（21);分别形成在芯基板两个表面上的多个互连层（20,22);形成在互连层中并从信号电 极延伸的多个信号互连（SNR1至SNRm，SNT1至SNTn);以及在与信号电极隔开预定互连长 度（LR1?LT1)的位置处连接到信号互连的多个阻抗匹配电路。多个阻抗匹配电路的一部 分由穿过芯基板的多个通孔（CR1)形成，并且其剩余部分由穿过在第一主表面一侧上形成 为芯基板的互连层（20)的多个通路（CT1)形成。
[0110] 根据上述构造，因为作为阻抗匹配电路的通孔和通路形成在不同层中，因此与仅 通过通孔形成阻抗匹配电路的情况相比，能在互连基板上形成更多的阻抗匹配电路。
[0111] [21](第一级中的校正电路形成在λ/4附近位置处）
[0112] 在条目19的互连基板中，第一互连长度对应于电磁波长（λ a，λ c)的1/4,电磁波 长（λ a，λ c)与信号传输线所需的信号带中的第一频率（fa，fc) 一致。
[0113] 上述构造可以进一步降低通过在第一信号电极一侧上(第二信号电极一侧上）的 第一信号互连端(第二信号互连端）处反射的反射信号的信号波形的失真。
[0114] [22](第一级中的校正电路形成在λ/4附近的位置，并且第二级中的校正电路形 成在3 λ/4附近的位置）
[0115] 在条目21中所述的互连基板中，第三互连长度对应于电磁波长（λ b，λ d)的3/4， 电磁波长（Ab，Ad)与信号传输线所需的信号带中的、不同于第一频率的第二频率（fb， fd) -致。
[0116] 根据上述构造，因为第一级中的匹配电路(例如第一通孔）以及第二级中的匹配电 路(第二通路）在彼此不同的位置形成，因此可以容易地确保第二级中用于形成匹配电路的 区域，并且可以增加匹配电路的密度并进一步降低互连密度。这特别在第一频率的值接近 第二频率的值，并且难以将第一级和第二级中的匹配电路两者设置在电磁波长的1/4的位 置处的情况下是有效的。
[0117] 2.本申请中的说明形式、基本术语以及应用的解释
[0118] 在本申请中，说明了优选实施例，如果必要，则出于方便的考虑而分成多个部分。 但是，除非另外指出，否则它们不是彼此独立的，而是一个实例的每一个部分、一个部分的 细节，另一个的一部分或整体的变型实例。而且，通常不再重复对于相同部分的说明。而且， 除非另外说明或除理论上限制为特定数量且显然与上下文矛盾的情况之外，否则实施例中 的各个构成元件不是必需的。
[0119] 而且，在本申请中，当涉及"半导体器件"或"半导体集成电路器件"时，主要是指 各种晶体管(有源器件)本身；或者其中在半导体芯片等(例如单晶硅基板)上与作为主要部 件的该晶体管一起集成了电阻器、电容器等的那些器件；封装的半导体芯片等。各种晶体管 的典型实例例如包括由M0SFET (金属氧化物半导体场效应晶体管)作为典型代表的MISFET (金属绝缘体半导体场效应晶体管)。集成电路的典型构造例如包括由以组合包括N沟道型 MISFET以及P沟道型MISFET的CMOS (互补金属氧化物半导体）型集成电路为典型代表的 CMIS (互补金属绝缘体半导体）型集成电路。
[0120] 类似的，在实施例的说明中，当对于材料、组成等描述为"X包括A"时，除非另外说 明以及显然和上下文矛盾的情况，否则不排除包括除A之外的其他元件作为其中一种主要 构成元件的情况。例如，当涉及成分时，这意味着"X包括A作为主要成分"。例如，当涉及 "硅材料"时，毋容质疑，不仅限制为纯娃，而是可以包括例如SiGe合金的、包括硅作为主要 成分的多元合金，以及还包含其他添加剂等的材料。
[0121] 类似的，虽然优选实施例示出形状、位置、特性等等，但是毋容质疑，除非另外说明 且明显与上下文矛盾，否则不严格限制于上述形状、位置、特性等等。
[0122] 而且，当涉及特定数值、量等等时，除非另外说明或将数值理论上限定于特定数值 且明显与上下文矛盾，否则数值可以大于或小于特定数值。
[0123] "晶片"通常是指其上安装了半导体集成电路器件（以及半导体器件和电子器件） 的单晶娃晶片。毋容质疑，晶片还包括外延晶片，以及包括诸如SOI基板和LDC玻璃的绝缘 性基板的复合晶片。
[0124] "焊料"通常是包括锡作为主要成分之一的低熔化温度（约低于250°C)的金属材 料。焊料包括包含铅的"含铅焊料"以及不包含铅的"无铅焊料"。在本发明中，作为一个实 例，焊料凸块由无铅焊料形成。
[0125] 3.实施例的详细说明
[0126] 将进一步详细说明本发明的实施例。在各个附图中，相同或相似的部分由相同或 相似的符号或参考数字表示，并且通常不再赘述其说明。而且，在附图中，在阴影使得附图 变得复杂的情况下或者在与空白部分的区别变得清楚的情况下，某些时候即时在截面图中 也可以省略阴影。与其联系地，即时在平面图中的孔封闭的情况下，在考虑到说明等清楚的 情况下，背景处的轮廓某些时候也可以被省略。而且，阴影某些时候可以应用至非截面图的 一部分，以便清晰示出该部分不是空白部分。
[0127] 图1是具有安装在其上的根据本发明第一实施例的半导体器件的电子电路的整 体截面示意图。
[0128] 图1中所示的电子电路200例如是网络设备上的电路模块，该网络设备诸如安装 在移动电话的基站中的通信设备的或用于为网络设备提供通信功能的用于高速通信的路 由器。在电子电路200中，例如电安装在诸如母板的安装基板（印刷基板）6上的多个半导 体器件以及各种电子部件通过形成在安装基板6中的互连图案以及彼此之间发送/接收各 种信号的部分连接，由此提供所需功能。图1典型地说明了作为形成电子电路200的多个 部分的半导体器件100以及另一半导体器件101。
[0129] 半导体器件100以及另一半导体器件101利用安装基板6电连接并在彼此之间发 送/接收信号。虽然没有特别限制，但是半导体器件1〇〇例如具有用于存储数据的存储装 置(存储器)。而且，另一半导体器件101例如是访问半导体器件中的存储器的存储控制器。
[0130] 如图1中所示，半导体器件100包括两个半导体芯片2和3、多个由焊料凸块(焊 球）形成的外部端子8以及其上安装了半导体芯片2和3的封装基板(互连基板，中介层） 1。半导体器件100例如是由FCBGA (倒装球栅阵列)型封装密封的SIP，其中将形成凸块电 极7和13的焊料凸块应用至半导体芯片2和3,并且面向下接合至封装基板1。为了简化 附图，附图中所示的半导体器件100的凸块电极的数量小于实际数量。半导体芯片一侧上 的焊料凸块（凸块电极7,13)的实际凸块节距例如约为100 μ m，并且安装基板6 -侧上的 焊料凸块(外部端子8)的实际凸块间距例如约为1mm。焊料凸块的材料优选例如包括添加 了 1. 5%重量的银(熔点；约221°C)的银添加锡型无铅焊料。除上述实例之外，也可应用各 种无铅焊料。而且，如果条件允许，虽然也可使用铅型焊料，但是考虑到环境，优选使用无铅 焊料。
[0131] 图2示出半导体器件100的详细整体截面示意图。
[0132] 如图2中所示，封装基板1具有形成有利用凸块电极7和13与半导体芯片2和3电 连接的多个第一电极10的第一主表面la，以及与第一主表面la相反并形成有与外部端子 8电连接的多个第二电极11的第二主表面lb，以及插入第一主表面la和第二主表面lb之 间的互连区。封装基板1例如是增层基板（buildup substrate)。互连区包括芯基板21以 及分别形成在芯基板21的两个表面上的多个互连层（以下也成为增层（buildup layer))。 芯基板21是例如具有两个互连层，即层5和层6的玻璃环氧树脂基板。在增层20和22中， 交替层叠绝缘膜(树脂）和互连层（导体)。例如，在第一主表面la -侧上形成到芯基板21 的增层20具有四个互连层，包括层1、层2、层3和层4,并且在第二主表面lb -侧上形成到 芯基板21的增层22具有四个互连层，包括层7、层8、层9和层10。对于用于互连层，即层 1至10中形成的互连图案的金属材料来说，可以使用铜（Cu)，铝（A1)等。
[0133] 半导体芯片3例如是存储1C。半导体芯片2例如是能根据从外部要求的访问来访 问半导体芯片3的逻辑1C。半导体芯片2根据来自另一半导体器件101的读取将数据写入 半导体芯片3或从半导体芯片3读取数据。半导体芯片2例如包括将串行数据和并行数据 彼此转换的SerDes电路，并例如利用SerDes电路，相对于半导体器件101在12. 5GHz下执 行串行通信并且相对于半导体芯片3在1. 2GHz下执行并行通信。
[0134] 图3是说明半导体器件100和另一半导体器件101之间的连接关系的示意图。
[0135] 如图3中所示，半导体芯片2具有作为相对于另一半导体器件101发送/接收信 号(数据）的输入/输出电路的多个I/O装置(接口缓冲器)。具体地，半导体芯片2具有接 收I/O装置Rxl至Rxm (m是2以上的整数）以及发送I/O装置Txl至Τχη (η是2以上的 整数)。以相同方式，另一半导体器件101具有多个发送I/O装置XTxl至XTxm以及接收1/ 0 装置 XRxl 至 XRxn。
[0136] 半导体器件100的发送I/O装置Txl至Txn利用半导体器件100的外部端子8、信 号线SNT1至SNTn以及另一半导体器件101的外部端子9分别连接到另一半导体器件101 的对应的I/O装置XRxl至XRxn。以相同方式，半导体器件100的接收I/O装置Rxl至Rxm 利用半导体器件100的外部端子8、信号线SNR1至SNRm以及另一半导体器件101的外部端 子9分别连接到另一半导体器件101的对应的I/O装置XTxl至XTxm。
[0137] 例如通过LVDS (低电压差分信号）执行半导体器件100和另一半导体器件101之 间的高速串行通信，其中信号线SNT1至SNTn以及SNR1至SNRm形成多个差分信号线对。 例如，信号线SNT1和SNT2形成用于高速串行通信的差分信号线SNDT，并且信号线SNR1和 SNR2形成差分信号线SNDR。在本实施例中，参考数字SNR1至SNRm、SNTR1至SNTRn、SRDT 以及SNDR不仅代表信号线，还代表从半导体器件100的I/O装置的输入/输出端子至另一 半导体器件101的I/O装置的输入/输出端子的传输线。
[0138] 例如，当数据从半导体芯片2传输至另一半导体器件101时，从半导体芯片2的发 送I/O装置Txl至Txn发送的信号通过信号线SNT1至SNTn被供应至另一半导体器件101 的I/O装置XRxl至XRxn。以相同方式，当半导体芯片2从另一半导体器件101接收数据 时，从另一半导体器件101的I/O装置XTxl至XTxm发送的信号通过信号线SNR1至SNRm 被供应至半导体芯片2的接收I/O装置Rxl至Rxm。
[0139] 调整信号线SNT1至SNTn以及SNR1至SNRm，使得它们中的每一个都具有50 Ω的特 性阻抗，并且与此一致地，半导体芯片2的发送I/O装置Txl至Txn以及接收I/O装置Rxl 至Rxm各自由电阻R0 (=50 Ω)端接。但是，寄生电容CTO存在于各个发送I/O装置Txl至 Txn的输出端，并且寄生电容CR0存在于接收I/O装置Rxl至Rxm的输入端。因此，如上所 述，因为各个寄生电容CT0和CR0的导纳随供应至信号线SNT1至SNTn以及SNR1至SNRm 的信号的频率升高而增加更多，因此阻抗失配在I/O装置Txl至Txn (Rxl至Rxm)以及信 号线SNT1至SNTn (SNR1至SNRm)之间增大，这往往会导致信号反射。因此，在根据本实施 例的半导体器件100中，在封装基板1中形成用于阻抗匹配的匹配电路。
[0140] 图4是说明半导体器件100的封装基板6中形成的匹配电路。
[0141] 在封装基板6中，向连接凸块电极7以及对应的外部端子8的信号线SPT1至SPTn 设置电容作为用于阻抗匹配的阻抗电路，该凸块电极7分别连接到形成在半导体芯片2中 的发送I/O装置Txl至Txn的输出端。
[0142] 具体地，在封装基板6中，在发送I/O装置Txl至Txn的输出端连接到的信号线 SPT1至SPTn上，将电容CT1分别形成在与发送I/O装置Txl至Txn的输出端(例如，连接 到发送I/O装置Txl至Txn的输出端的第一信号电极10)隔开互连长度LT1的位置处。互 连长度LT1是对应于电磁波长λ a的1/4的长度，电磁波长λ a与传输线SNT1至SNTn所 需的信号带中的第一频率fa-致。例如，在fa=30GHz下，Xa/4约为1_。根据这种构造， 在传输线SNT1中，当在频率fa下的信号在从I/O装置Txl的输出端输出、在电容CT1处反 射，并再次返回I/O装置Txl的输出端时的折返距离例如是A a/2 (=2X Aa/4)。因此，在 相位方面，因为从I/O装置Txl的输出端输出的信号在位移π (180度)的状态下返回至1/ 0装置Txl的输出端，因此由在I/O装置Txl的输出端处的寄生电容CT0反射的反射波以及 由电容CR1反射的反射波彼此抵消，并且可以降低传输线SNT1中的信号波形的失真。对应 于电磁波长λ a的1/4的长度不仅限于精确的互连长度λ a/4,而是相对于精确的互连长度 λ a/4,或多或少的误差也可以被允许。例如，相对于λ a/4,在±20%的误差范围内的长度 是被允许的。实际上，因为I/O装置不是简单的电容或电阻，而是具有将它们合成在一起的 结构，因此即使在长度被设正好定为精确的互连长度" λ /4"，有时也不能获得最优的特性。 在这种情况下，可以在考虑仿真结果和实际测量值的情况下建立电容CT1的最优布置。因 此，电容CT1的最优布置有时处于例如λ /8至λ /4的范围内。
[0143] 而且，作为匹配电路的电容CT2各自形成在与发送I/O装置Txl至Τχη的输出端隔 开互连长度LT2的位置处。互连长度LT2是电磁波长λ b的3/4的长度，电磁波长λ b对应 于与传输线SNT1所需的信号带中的预定频率fb -致。根据这种构造，例如在传输线SNT1 中，从I/O装置Txl的输出端输出的在频率fb下的信号被电容CT2反射并再次返回I/O装 置Txl的输出端的折返距离是3 λ b/2 (=2X3 λ b/4)。因此，以与将电容CT1设置在与I/O 装置Txl的输出端隔开电磁波长的1/4的位置处的情况相同的方式，在相位方面，从I/O装 置Txl的输出端输出的信号的反射波在位移π的状态下返回I/O装置Txl的输出端。因 此，在I/O装置Txl的输出端由寄生电容CT0反射的反射波以及由电容CT2反射的反射波 彼此抵消，并且可以进一步降低传输线SNT1中的信号波形的失真。与电磁波长Ab的3/4 对应的长度不仅限于正好精确的等于互连长度3 λ b/4,而是以与上述互连长度λ a/4相同 的方式，相对于精确的互连长度3 λ b/4允许或多或少的误差。例如，允许相对于λ b/4在 ±20%的误差的范围内的长度。
[0144] 在封装基板6中，以与发送侧相同的方式，向连接凸块电极7以及对应的外部端子 8的信号线SPR1至SPRn设置作为匹配电路的电容，该凸块电极7分别连接到形成在半导体 芯片2中的接收I/O装置Rxl至Rxm。
[0145] 具体地，在与接收I/O装置Rxl至Rxm的输入端连接的信号线SPR1至SPRm上，将 电容CR1分别形成为与I/O装置Rxl至Rxm的输入端(例如，连接到I/O装置Rxl至Rxm的 输入端的第一信号电极10)隔开互连长度LR1的位置处。互连长度LR1是对应于电磁波长 入c的1/4的长度，电磁波长λ c与传输线SNR1所需的信号带中的预定频率fc 一致。因 此，可以以与传输线SNT1相同的方式降低传输线SNR1中的信号波形的失真。而且，电容 CR2各自形成在与接收I/O装置Rxl至Rxn的输入端隔开互连长度LR2的位置处。互连长 度LR是对应于电磁波长λ d的3/4的长度，电磁波长λ d与传输线SNR1所需的信号带中 的预定频率fd -致。根据上述构造，可以以与传输线SNT1相同的方式进一步降低传输线 SNR1中的信号波形的失真。
[0146] 在本实施例中，假设对于频率来说，半导体器件100的发送侧和接收侧上都需要 相同的频带（12.5Gbps)，并且还满足fa=fc (Xa=Xc)以及fb=fd (Xb=Xd)。因此，互连 长度LR1和互连长度LT1基本上相等，并且互连长度LR2和互连长度LT2基本上相等。基 本上相等的长度意味着不仅为正好相等的长度，而且还包括存在预定误差(例如约±20%) 的情况。而且，在以下说明中，参考标记CT1不仅代表电容而且还代表由电容形成的匹配电 路。这同样适用于参考标记CT2、CR1以及CR2。
[0147] 图5A说明了在信号线SPT1上设置匹配电路CT1的情况下的信号特性，并且图5B 说明了在信号线SPT1中设置匹配电路CT1和CT2的情况下的信号特性。假设：CT1=0. 25pF 且 CT2=0. 05pF。
[0148] 在图5A和5B中，参考数字300示出在不设置匹配电路CT1和CT2时的传输线 SNT1的回波损耗。参考数字301示出在匹配电路CT1设置在与I/O装置Txl的输出端隔 开与电磁波长的1/4对应的互连长度LT1的位置处时的回波损耗，该电磁波长与信号频率 Π (=12GHz)-致。参考数字302示出在匹配电路CT1设置在与I/O装置Txl的输出端隔 开互连长度LT1的位置处并且将匹配电路CT2设置在隔开互连长度LT2的位置处时的回波 损耗，互连长度LT1对应于与信号频率fl (=12GHz) -致的电磁波长的1/4,互连长度LT2 对应于与信号频率f2 (=8GHz) -致的电磁波长的3/4。
[0149] 如参考数字300所示，当没有设置匹配电路CT1和CT2时，回波损耗随频率升高而 增大。另一方面，如参考数字301所示，当匹配电路CT1设置在与I/O装置Txl的输出端隔 开互连长度LT1的位置处时，特性的底部出现在12GHz附近的位置处。而且，如参考数字302 所示，除电容CT1之外，当匹配电路CT2设置在与I/O Txl的输出端隔开互连长度LT2的位 置处时，作为回波损耗的特性的底部除了出现在12GHz附近的位置之外，还出现在8GHz附 近的位置处。通过形成多个特性的底部，可以在宽范围带中抑制回波损耗。因为CTDCT2， 虽然8GHz附近的特性的底部小于12GHz附近的特性的底部，但是可以通过进一步增加匹配 电路CT2来更降低回波损耗。虽未示出，但是当电容CR1和CR2设置在半导体芯片2的接 收信号线SPR1中时，信号特性示出为类似于图5A和5B的趋势。
[0150] 将说明匹配电路CT1和CT2 (CR1和CR2)的具体构造。
[0151] 在根据本实施例的半导体器件100中，通过封装基板1中的通孔或通路的寄生电 容获得作为匹配电路的电容CT1和CT2 (CR1和CR2)。通孔是穿过芯基板21的通孔，且通 路是穿过用于电连接增层20和22中的相邻互连层之间的绝缘层的通孔。
[0152] 图6是说明封装基板1中形成的匹配电路CT1和CT2 (CR1和CR2)的示意图。如 图中所示，通孔（TH)或通路（Via)各自形成在与隔开半导体芯片2的I/O装置的输入端(输 出端）预定互连长度（LT1、LT2、LR1和LR2)的位置处。通过使用通孔或通路的寄生电容获 得电容 CT1、CT2、CR1、CR2。
[0153] 对于电容CT1、CT2、CR1和CR2来说，使用主要在连接到通孔或通路的焊台以及形 成在其周围的水平面(相同的互连层以及上下互连层）之间形成的寄生电容。因此，主要通 过调整焊台直径的幅度获得各个匹配电路（电容）CT1、CT2、CR1和CR2的电容值。例如，使 形成作为匹配电路的电容的通路的焊台直径大于通常通路(用于分别电连接相邻互连层的 通路）的焊台直径。例如，当通常通路的直径是90至100 μ m时，作为匹配电路的通路的直 径具有更大的尺寸。使形成作为匹配电路的电容的通孔的焊台直径等于或可选地大于通常 通孔的焊台直径(穿过芯基板的、用于分别将形成在上下互连层中的互连电连接的通孔)。
[0154] 图7和图8说明连接到用于形成匹配电路的通孔或通路的焊台形状的实例。
[0155] 图7A示出连接到形成匹配电路的通孔的焊台的形状的第一实例，图7B示出连接 到形成匹配电路的通孔的焊台的形状的第二实例，并且图7C示出连接到形成匹配电路的 通孔的焊台的形状的第三实例。
[0156] 在图7A中所示的形状的第一实例中，使连接到通孔的上下两个焊台的直径在封 装基板1的截面图中相等。
[0157] 在图7B中所示的形状的第二实例中，使连接到通孔的上下焊台的直径在封装基 板1的截面图中不同。因此，可以通过增大与互连密度较低的一侧上的层相邻的焊台的直 径，并且通过降低与互连密度较高的一侧上的层相邻的焊台的直径，来降低彼此相邻的上 层和下层中的通孔和互连之间的耦合。例如，当互连密度在通孔的上层一侧上比在下层一 侧上高时，如图7B中所示，用于上层的焊台的直径优选形成为大于用于下层的焊台的直 径。
[0158] 在图7C中所示的形状的第三实例中，在封装基板1的截面图中，多个焊台在通孔 的垂直方向上连接。这种形状实例适用于除了芯基板21的两个表面之外，还在内部形成互 连层的情况。图7C说明了在最上层焊台和最下层焊台之间的通孔中形成两个焊台的情况。 根据这种构造，可以取决于焊台数量，来控制焊台和其周围的接地面（ground plane)之间 形成的寄生电容的大小。因此，可以通过增加焊台的级数来降低用于获得所需电容值的每 一焊台的焊台直径，并且可以使用于形成作为匹配电路的通孔的区域的面积变小。如图7B 中所示，最上和最下两个焊台的直径不同。
[0159] 图8A示出形成匹配电路的通路的焊台形状的第一实例，图8B示出连接到形成匹 配电路的通路的焊台的形状的第二实例，图8C示出连接到形成匹配电路的通路的焊台的 形状的第三实例，以及图8D示出连接到形成匹配电路的通路的焊台的形状的第四实例。
[0160] 在图8A中所示的形状的第一实例中，使连接通路的上下两个焊台的直径在封装 基板1的截面图中相同。
[0161] 在图8B中所示的形状的第二实例中，使连接到通路的上下两个焊台的直径在封 装基板1的截面图中不同。根据上述构造，如在上述通孔的情况下，可以降低彼此相邻的上 下层中在通孔和互连之间的耦合。例如，当通路的下层一侧上的互连密度高于通路的上层 一侧上的互连密度时，如图8B中所示，上层焊台的直径可以被形成为大于下层的焊台的直 径。
[0162] 在图8C中所示的形状的第三实例中，在封装基板1的截面图中，在通路的垂直方 向上连接多个焊台。图8C示出一个焊台形成在最上焊台和最下焊台之间的情况。根据上 述构造，以与在上述通孔中相同的方式，通过焊台数量来控制焊台及其周围水平面之间形 成的寄生电容的大小。因此，可以通过增加焊台数量进一步降低用于形成作为匹配电路的 通路的区域的面积。
[0163] 在图8D中所示的形状的第四实例中，在通路的垂直方向上连接多个焊台并且在 封装基板1的截面图中，使两个最上和最下焊台的直径不同。根据上述构造，可以进一步降 低用于形成作为匹配电路的通路的区域面积，同时降低彼此相邻的上下层中在通孔和互连 之间的耦合。
[0164] 图9示出半导体器件100的平面图。在如图9中所示的半导体器件100中，半导 体芯片2和另一半导体芯片3并置在封装基板1上。用于连接半导体芯片2和另一半导体 芯片3的一组互连主要形成在封装基板1的区域B的互连区中。连接到用于连接半导体芯 片2和半导体器件101的外部端子8的一组互连主要形成在包括了从封装基板1的基板端 部P至半导体芯片的芯片端部的范围Y的区域A的互连区中。在半导体器件100中，例如 在封装基板1上的区域A中形成作为匹配电路CT1、CT2、CR1和CR2的通孔和通路。
[0165] 图10示出其中形成作为匹配电路的通孔和通路的封装基板1的截面示意图。图 10典型地示出形成差分信号线SNDT的信号线SPT1以及连接到它们的匹配电路CT1和CT2， 以及形成差分信号线SNDR的信号线SPR1以及连接到它们的匹配电路CR1和CR2。为了简 化说明，并未示出形成差分信号线的其他信号线以及与它们连接的匹配电路、连接到地电 势的通路、连接到地电势的通孔等等。
[0166] 如图10中所示，半导体芯片2的接收侧上的信号线SPR1的第一级中的匹配电路 CR1由互连层之间、即层5和6之间的通孔形成，并且第二级中的匹配电路CR2由互连层之 间、即层7和9之间的通路形成。而且，半导体芯片2的发送侧上的信号线SPT1的第一级 中的匹配电路CT1由互连层之间、即层2和4之间的通路形成，并且第二级中的匹配电路 CT2由互连层之间、即层5和6之间的通孔形成。在信号线SPR1中，从半导体芯片2的输 出端(第一信号电极l〇_Rxl)至第一级中的通孔（CR1)的互连长度是LR1，并且从连接到半 导体芯片2的输出端（凸块电极7)的I/O装置的输出电极(焊盘）至第二级中的通路（CR2) 的互连长度是LR2。在信号线SNR2中，从半导体芯片2的输出端(第二信号电极10_Txl)至 第一级中的通路（CT1)的互连长度是LT1，并且从半导体芯片2的输出端至第二级中的通孔 (CT2)的互连长度是LT2。互连长度LR1 ~ LT1且互连长度LR2 ~ LT2。
[0167] 如图10中所示，由通孔（CR1)形成以及由通路（CT1)形成的匹配电路在第一级中 设置为混合在一起作为匹配电路。根据上述构造，因为第一级中的匹配电路可以形成为使 得在封装基板1的截面中的垂直方向上堆叠，因此与通过通孔在第一级中形成所有匹配电 路的通常情况相比，可以降低同一平面上形成的匹配电路的数量，从而以更高密度形成匹 配电路。特别地，如在本实施例中，当互连长度LR1以及互连长度LT1基本上相等时，因为 第一级中的匹配电路CR1和CT1在封装基板1上的区域Α中的相同位置密集形成，因此如 上所述，当通孔的匹配电路和通路的匹配电路设置为混合在一起时，可以在区域A中以更 高密度形成更多的匹配电路。而且，因为匹配电路形成在封装基板1的互连区的不同层中， 因此连接到对应的匹配电路的互连可以被容易地布线，从而降低互连密度。例如，在穿过由 通路形成的匹配电路CT1之后的信号互连可在芯基板21的上侧上的增层20中布线，且穿 过由通孔形成的匹配电路CT2之后的信号互连可以在芯基板21的下侧上的增层22中布 线。即，因为封装基板1上的、形成差分信号线SNDR和SNDT的信号互连SPT1至SPTn以及 SPR1至SPRm可以在芯基板21的上下互连层中分别布线，因此可以降低一个互连层中形成 的互连的密度，这可以抑制互连之间的彼此干扰。
[0168] 以相同方式，由通孔（CT2)形成以及由通路（CR2)形成的匹配电路在第二级中混 合在一起设置作为匹配电路。利用上述构造，第二级中的匹配电路可以以与第一级中的匹 配电路相同的方式以高密度形成，并且可以降低互连密度。特别地，如在本实施例中，在互 连长度LR2和互连长度LT2基本上相等的情况下，当通孔的匹配电路和通路的匹配电路混 合在一起时，可以以与第一级中的匹配电路相同的方式在封装基板1上的区域A中以更高 密度形成更多的匹配电路。
[0169] 图11A至11C示出到作为匹配电路的通路的互连的连接实例。图11A示出到形成 匹配电路的通路的互连的第一连接实例，图11B示出到形成匹配电路的通路的互连的第二 连接实例，并且图11C示出到形成匹配电路的通路的互连的第三连接实例。
[0170] 在图11A中所示的第一连接实例中，在封装基板的截面图中，互连利用多个焊台 连接到通路。图11A示出以与通路和互连的通常连接方法相同的方式，将互连连接到要被 连接到通路的最上焊台并且将另一互连连接到要被连接到通路的最下焊台的情况。
[0171] 在图11B所示的第二连接实例中，以及图11C中所示的第三连接实例中，在封装基 板1的截面图中，互连利用单个焊台连接到通路。图11B示出其中将两个互连连接到与通 路连接的最上焊台的情况，并且图11C示出其中将两个互连连接到与通路连接的三级焊台 中的中间焊台的情况。
[0172] 在图11A至11C中的任意连接方法中，通路可以作为匹配电路。而且，可以组合图 11A至11C的连接方法。例如，在形成多个匹配电路CT1的通路中，一部分通路如图11B和 11C中所示利用一个焊台连接到互连，并且通路的剩余部分利用如图11A中所示的多个焊 台连接到互连。根据上述构造，可以容易地将连接到形成匹配电路CT1的通路的互连布线， 以进一步提高匹配电路的密度并降低互连密度。
[0173] 而且，如图10中所示，形成匹配电路CT1的通路以及形成匹配电路CR1的通孔优 选设置为在平面图中不重叠。以相同方式，形成匹配电路CT2的通孔以及形成匹配电路CR2 的通路优选设置为在平面图中不重叠。这可以利用焊台抑制通孔和通路之间的信号的干 扰。
[0174] 图12至图18示出对应于图10的对应的互连层的平面图。
[0175] 图12示出互连层：层2的平面图，图13示出互连层：层4的平面图，图14示出互 连层：层5的平面图，图15示出互连层：层6的平面图，图16示出互连层：层7的平面图， 图17示出互连层：层8的平面图，以及图18示出互连层：层9的平面图。
[0176] 如图12和图13中所示，在形成半导体芯片2的发送侧上的差分信号线SNDT的信 号线SPT1和SPT2中，设置在第一级中的匹配电路CT1各自由穿过互连层之间、即层2和4 之间的通路形成。
[0177] 图19是匹配电路CT1的放大图。如图19中所示，形成差分信号线SNDT的两个信 号线SPT1和SPT2连接到由通路形成的匹配电路。而且，连接到地电势的多个接地通路16 设置为围绕形成差分信号线SNDT的匹配电路CT1的通路的每一个。因此，供应至两个信号 线SNT1和SNT2的差分信号可以在封装基板1的垂直方向（截面图中的垂直方向）上传播。
[0178] 如图14和15中所示，在形成半导体芯片2的接收侧上的差分信号线SNDR的信号 线SPR1和SPR2中，设置在第一级中的匹配电路CR1各自由穿过互连层、即层5和6之间的 通孔形成。
[0179] 图20示出匹配电路CRT1的放大图。如图20中所示，形成差分信号线SNDR的两 个信号线SPR1和SPR2连接到各由通孔TH形成的电路CR1。而且，如图20中所示，连接到 地电势的多个通孔15设置为围绕形成差分信号线SNDR的匹配电路CR1的各个通孔。因此， 供应至两个信号线SNR1和SNR2的差分信号可以在封装基板1的垂直方向上(截面图中的 垂直方向上）传播。
[0180] 而且，如图14和图15中所示，在半导体芯片2的发送侧上的差分信号线SNDT中， 设置在第二级中的匹配电路CT2由穿过互连层、即层5和6之间的通孔形成。以与上述匹 配电路CR1相同的方式，连接到地电势的多个通孔15设置为围绕形成差分信号线SNDT的 匹配电路CT2的各个通孔。
[0181] 如图16至18中所示，在半导体芯片2的接收侧上的差分信号线SNDR中，设置在 第二级中的匹配电路CR2各自由穿过互连层、即层7和9之间的通路形成。与形成在层7 中的焊台、形成在层8中的焊台以及形成在层9中的焊台连接的通路被示出为形成匹配电 路CR2的通路的形状。而且，以与上述匹配电路CT1相同的方式，连接到地电势的多个接地 通路16设置为围绕形成差分信号线SNDR的匹配电路CR1的各个通路。
[0182] 使连接到形成第二级中的匹配电路CR2的通路的焊台的直径小于连接到形成第 一级中的匹配电路CT1的通路的焊台的直径。通过考虑由I/O装置Txl、Rxl等的输入/输 出端处的寄生电容CT0、CR0反射的信号的水平随其远离I/O装置Txl、Rxl等的输入/输出 端而降低来确定上述关系。即，当形成在比第一级中的匹配电路更远离I/O装置Txl、Rxl 等的位置处的第二级中的匹配电路的电容值小于第一级中的匹配电路的电容值时，可以获 得充分抵消在I/O装置Txl、Rxl等的输入/输出端处反射的反射波的效果。因此，如上所 述,通过比第一级中的匹配电路CT1的电容值更大地降低第二级中的匹配电路CR2的电容 值，可以减小用于在第二级中形成匹配电路CR2的区域的面积。因此，在不减小抑制由反射 波造成的信号波形的失真的效果的情况下，可以提高匹配电路的密度并且可以进一步降低 互联密度。
[0183] 而且，如图17和图18中所示，在连接到各个外部端子8的第二电极11的开口 31 正上方的互连层中、即层8中，形成吸收电磁波的网格状金属材料30。因为这可以降低与外 部端子8 (焊料凸块）接触的第二电极11处的阻抗的间断性，因此可以进一步提升差分信 号线SNDR和SNDT的信号传输特性。
[0184] 图21和图22示出封装基板11上作为匹配电路的通孔和通路的布置的一个实例。 以与图10中相同的方式，这个实例示出其中信号线SNR1的第一级中的匹配电路CR1由层 5和6之间的通孔形成，第二级中的匹配电路CR2由层7和9之间的通路形成，信号线SNT1 的第一级中的匹配电路CT1由层2和4之间的通路形成，并且第二级中的匹配电路CT2由 层5和6之间的通孔形成。
[0185] 图21是说明互连层，即层2中的互连图案的一个实例的平面图，且图22是说明互 连层，即层4和5中的互连图案的一个实例的平面图。
[0186] 如图21中所示，多个第一电极10形成在封装基板1的半导体芯片2正下方的区 域中。在多个第一电极10中，顺序布置连接到半导体芯片2的发送I/O装置Tx的输出端 的第一信号电极l〇_Rx，以及连接到半导体芯片2的接收I/O装置Rx的输入端的第二信号 电极10_Tx。例如，如图21中所示，形成差分对的两个第一信号电极10_Rx在X方向上并置 设置，以相同方式，形成差分对的两个信号电极l〇_Tx在X方向上并置。贝IJ，第一信号电极 l〇_Rx的差分对以及第二信号电极1〇_Τχ的差分对在y方向上以每一组或两组交替排列。 第一信号电极l〇_Tx的布置以及第二信号电极l〇_Rx的布置不限于图21中所示情况，只要 它们整体或部分顺序布置即可。
[0187] 多个第一信号电极10_Rx如上所述地布置，并且作为匹配电路CR1的通孔各自形 成在与对应的第一信号电极10_Rx隔开互连长度LR1的位置处。因此匹配电路CR1在图21 和图22中所示的区域S中密集形成。
[0188] 而且，多个第二信号电极10_Tx如上所述地设置，并且作为匹配电路CT1的通路各 自形成在与各个第二信号电极1〇_Τχ隔开互连长度LT1的位置处。因此，匹配电路CR1在 图22中所示的区域U中密集形成。在图22中，使互连长度LR1在精确的互连长度（λ/4) 的误差的范围内（20%以内）比互连长度LT1短，使得通孔和通路在平面图中不重叠。
[0189] 根据图21和图22,可以理解在封装基板1面上的区域Α中以更高密度形成了更多 的匹配电路。而且，可以理解连接到匹配电路的互连组分散在多个互连层中。
[0190] 图23A和图23B示出第一级中的匹配电路CR1由通孔形成，并且第二级中的匹配 电路CR2由通路形成的情况下，差分信号线SNDR的传输特性。通过从图12至图18中的互 连图案提取模型参数。并使用该模型参数，利用三维电磁场模拟器执行仿真来获得特性曲 线。
[0191] 图23A示出共模中的信号频率的回波损耗的特性，并且图23B示出差模中的信号 频率的回波损耗的特性。参考数字400代表12. 5GHz下的传输线的共模下的回波损耗的所 需特定值，并且参考数字401代表没有设置匹配电路CR1和CR2时，共模下的差分信号线 SNDR的回波损耗，并且参考数字403代表设置匹配电路CR1和CR2的情况下，共模下的差分 信号线SNDR的回波损耗。而且，参考数字410代表12. 5GHz下的传输线的差模下的回波损 耗的所需特定值，并且参考数字411代表差模下的I/O装置Rx的回波损耗。参考数字412 代表设置匹配电路CR1和CR2的情况下，差模下的差分信号线SNDR的回波损耗，并且参考 数字413代表设置匹配电路CR1和CR2的情况下，差模下的差分信号线SNDR的回波损耗。
[0192] 如从图23A和图23B可以理解的，可以通过设置差分信号线SNDR的匹配电路CR1 和CR2而在宽频带中实现良好的信号传输特性。
[0193] 图24A和图24B示出分别当第一级中的匹配电路CT1由通路形成，并且第二级中 的匹配电路CT2由通孔形成时，差分信号线SNDT的传输特性。以与图23A和图23B中相同 的方式，使用提取的模型参数，通过三维电磁场模拟器的仿真来获得特性曲线。
[0194] 图24A示出共模下的信号频率的回波损耗，并且图24B示出差模下的信号频率的 回波损耗。参考数字500代表12. 5GHz下的传输线的共模下的回波损耗的所需特定值，并 且参考数字501代表共模下的I/O装置Tx的回波损耗。参考数字502代表设置匹配电路 CT1和CT2时，共模下的差分信号线SNDT的回波损耗。而且，参考数字510代表12. 5GHz下 的传输线的差模下的回波损耗的所需特定值，并且参考数字511代表差模下的I/O装置Tx 的回波损耗。参考数字512代表设置匹配电路CT1和CT2时，差模下的参考信号线SNDT的 回波损耗。
[0195] 如从图24A和图24B可以理解的，可以通过提供差分信号线SNDT的匹配电路CT1 和CT2在宽频带中实现良好的信号传输特性。
[0196] 将说明制造半导体器件100的方法。例如通过以下顺序组装半导体器件100。
[0197] 图25是示出半导体器件100的制造工艺的概要的流程图。
[0198] 虽然具体说明的以下实例涉及包括倒装接合之后引入底层填充树脂的工艺作为 一个实例，但是显然该工艺可以包括在倒装接合之前安装底部填充树脂，并且随后执行倒 装接合。
[0199] 如图25中所示，首先提供具有凸块的半导体芯片2和3 (S101)。例如，在进行至 步骤S101的焊料凸块形成步骤中，首先将多个电极焊盘（UBM等等)提供至其中形成有预定 电路图案并且其上形成有形成凸块电极7的焊料凸块的晶片的器件表面。随后，通过晶片 探针测试步骤、凸块高度检查步骤以及晶片切割步骤，将晶片分割成单独的芯片。因此，获 得具有凸块的半导体芯片2和3。
[0200] 而且，制备封装基板1(S102)。在步骤102之前的制造互连基板的步骤中，通过依 次堆叠上层和下层而形成的基板并且在每一个堆叠体上对通孔或通路开孔以确保电连接 的制造方法来获得封装基板1。稍后具体说明制造封装基板1的方法。
[0201] 随后，通过芯片接合步骤(倒装接合步骤）（S103)电连接封装基板1和半导体芯片 2和3。具体地，在芯片接合步骤中，通过例如在约240°C至260°C的温度下的回流处理，利 用凸块电极7来连接半导体芯片2和3的电极焊盘以及在对应的封装基板1上的对应的第 一电极(第一信号电极l〇_Rx，第二信号电极1〇_Τχ等等)。
[0202] 随后，将底部填充树脂材料12注入封装基板1的第一主表面(上表面）la和半导 体芯片2的器件表面之间，并应用固化处理（S104 )。随后，通过密封树脂材料(环氧树脂)密 封并封装封装基板1的上表面和半导体芯片2和3 (S105)。随后，作为外部端子8将外部 焊料凸块接合至封装基板的第二主表面(下表面）lb的第二电极11 (S106)。随后，使通过 上述步骤封装的半导体器件100经受标记密封体的上表面的标记步骤等，并且随后经受封 装测试（S107)，并且将通过封装测试步骤的半导体器件100封装，并在外观检查后之后出 货（S108)。
[0203] 图26示出封装基板1的制造工艺的概要。
[0204] 如图26中所示，制备芯基板21，其中铜线路预固化片被接合至其上形成有互连图 案的铜线路板的两侧上（S201)。通过钻芯基板21而将通孔开孔（S202)。在这个步骤中， 形成匹配电路（CR1，CT2等）的通孔以与通常通孔相同的方式形成。随后，对通孔应用镀覆 (非电解镀覆或电解镀覆）（S203)。随后，形成增层20和22。在首先利用树脂填充孔之后， 在两个表面上形成层间绝缘膜（S204)。随后，通过激光制作形成通路（S205)。在这个步骤 中，形成匹配电路（CR2，CT1等)的通路以与通常通路相同的方式形成。而且，在整个表面上 应用若干μ m厚度水平的非电解铜镀覆（S206)。随后，通过使用光掩膜将干抗蚀剂膜图案 化成互连图案，并且例如在开口部中应用10 μ m厚度水平的电解铜镀覆（S207)。随后，移除 抗蚀剂并且轻微蚀刻镀覆铜以形成互连（S208 )。随后，重复步骤S204至S208，由此形成增 层。在增层中形成所需数量的互连层之后，形成阻焊层作为表面保护膜（S209)。随后，将第 一电极10和第二电极(焊球焊盘）11开口作为到半导体芯片2和封装基板1的连接部(焊 盘）（S210)。最后，对开口部应用表面处理以完成封装基板（S211)。
[0205] 如上所述，作为匹配电路的通孔和通路可以与封装基板1中形成通常通孔和通路 的情况相同的方式来形成，并且没有增加其他步骤。
[0206] 如上所述，根据本发明的半导体器件100和封装基板1，可以在实现良好的信号传 输特性的同时抑制封装基板的制造成本。
[0207] 虽然已经基于优选实施例具体说明了本发明人提出的本发明，但是显而易见的 是，本发明不仅限于上述实施例，而是在不脱离本发明主旨的范围内可以各种修改。
[0208] 例如，虽然已经说明了在互连长度Aa/4的位置处形成第一级中的匹配电路CR1 (CT1)的实施例，但是本发明不限于这个实施例，而是通过在互连长度3 λ a/4的位置处形 成第一级中的匹配电路CR1 (CT1)也能获得相同效果。而且，虽然已经说明了在互连长度 3 λ a/4的位置处形成第二级中的匹配电路CR2 (CT2)的实施例，但是本发明不限于这个实 施例，而是通过在互连长度λ b/4的位置处形成第二级中的匹配电路CR2 (CT2)也能获得 相同效果。例如，在旨在降低反射波的信号的电磁波长Aa和Ab (信号频率fa和fb)彼 此远离的情况下，第一级中的匹配电路可以形成在λ a/4的位置处，并且第二级中的匹配 电路可以形成在λ b/4的位置处。替代地，第一级中的匹配电路可以形成在3 λ a/4的位置 处，并且第二级中的匹配电路可以形成在3 λ b/4的位置处。而且，对于匹配电路CT2和CR2 的布置的组合来说，可以考虑以下图案。例如，组合包括其中匹配电路CT2设置在互连长度 3 λ b/4的位置处并且匹配电路CR2设置在互连长度3 λ b/4的位置处的第一图案，以及其 中匹配电路CT1设置在互连长度λ b/4的位置处并且匹配电路CR2设置在互连长度λ b/4 的位置处的第二图案。组合还包括其中匹配电路CT2设置在互连长度3 λ b/4的位置处并 且匹配电路CR2设置在互连长度λ b/4的位置处的第三图案，以及其中匹配电路CT2设置 在互连长度λ b/4的位置处并且匹配电路CR2设置在互连长度3 λ b/4的位置处的第四图 案。这也适用于匹配电路CR1和CT1。形成匹配电路的图案可以例如取决于旨在降低反射 波的电磁波长λ a和λ b (信号频率fa和fb)、封装基板1上的区域的容限等而被各种改 变。例如，当匹配电路意图密集设置在狭窄的区域中时，可以采用第二图案。当匹配电路意 图设置为分散在互连基板上时，可以采用第三图案或第四图案。
[0209] 这个实施例示出在接收信号线SNDR的第一级中使用用于匹配电路的通孔并且在 第二级中使用用于匹配电路的通路，在传输信号线SNDT的第一级中使用用于匹配电路的 通路并且在第二级中使用用于匹配电路的通孔的一个实例。但是，本发明不限于这种构造。 例如，通路可以用作接收信号线SNDR的第一级中的匹配电路并且通孔可以用作第二级中 的匹配电路，并且通孔可以用作传输信号线SNDT的第一级中的匹配电路并且通路可以用 作第二级中的匹配电路。而且，在半导体器件100仅具有发送I/O装置的情况下，可以设置 为，在与其连接的多个传输信号线中，对于信号线的一部分，使用通孔作为第一级中的匹配 电路并且使用通路作为第二级中的匹配电路，并且对于信号线的其他部分，使用通路作为 第一级中的匹配电路并且使用通孔作为第二级中的匹配电路，反之亦然。这也适用于半导 体器件100仅具有接收I/O装置的情况。
[0210] 虽然该实施例示出匹配电路以两级形成在封装基板1上的信号线，但是本发明不 限于这种实例，并且可以根据所需规格改变级数。例如，匹配电路可以以一级或三级或多级 提供。而且对于三级或以上的匹配电路来说，可以以与第一级和第二级中相同的方式参考 λ/4或3λ/4设置匹配电路。
[0211] 虽然本实施例说明了在连接半导体器件100和另一半导体器件101的信号线中， 在封装基板1上形成匹配电路CR1等，以用于连接凸块电极7和外部端子8的信号线的阻 抗匹配的一个实例，但是本发明不限于这个实施例。例如，对于连接半导体芯片2的凸块电 极7和半导体芯片3的凸块电极13的信号线的阻抗匹配来说，可以通过其中形成了信号线 的封装基板1上的通孔或通路形成匹配电路。
【权利要求】
1. 一种半导体器件，所述半导体器件包括半导体芯片以及互连基板，所述互连基板具 有安装在所述互连基板上的所述半导体芯片， 其中，所述互连基板包括： 第一主表面，所述第一主表面形成有电连接到所述半导体芯片的多个第一电极； 第二主表面，所述第二主表面与所述第一主表面相反；以及 互连区，所述互连区插入所述第一主表面和所述第二主表面之间， 其中，所述第一电极包括顺序布置的多个第一信号电极和第二信号电极，所述第一信 号电极和第二信号电极用于接收每个均在预定频率下的信号的供应，并且 其中，所述第一信号电极和所述第二信号电极在其布置中分散设置，并且 其中，所述互连区包括： 芯基板； 多个互连层，所述互连层分别形成在所述芯基板的两个表面上； 用于形成阻抗匹配电容的多个第一通孔，所述第一通孔穿过所述芯基板； 用于形成阻抗匹配电容的多个第一通路，所述第一通路穿过在所述第一主表面一侧上 形成到所述芯基板的所述互连层； 多个第一信号互连，所述第一信号互连连接到对应的所述第一信号电极；以及 多个第二信号互连，所述第二信号互连连接到对应的所述第二信号电极， 其中，每个第一通孔在与所述第一信号电极隔开第一互连长度的位置处与所述第一信 号互连连接，并且 其中，所述第一通路在与所述第二信号电极隔开第二互连长度的位置处与所述第二信 号互连连接，所述第二互连长度基本上与所述第一互连长度相等。
2. 根据权利要求1的半导体器件， 其中，所述互连区进一步包括： 用于形成阻抗匹配电容的多个第二通孔，所述第二通孔穿过所述芯基板；以及 用于形成阻抗匹配电容的多个第二通路，所述第二通路穿过在所述第二主表面一侧上 形成到所述芯基板的所述互连层， 其中，每个第二通孔在与所述第二信号电极隔开第三互连长度的位置处与所述第二信 号互连连接，所述第三互连长度比所述第一互连长度长，以及 其中，每个第二通路在与所述第一信号电极隔开第四互连长度的位置处与所述第一信 号互连连接，所述第四互连长度基本上与所述第三互连长度相等。
3. 根据权利要求2的半导体器件，其中 所述第一互连长度是与根据所述信号的传输线所需的信号带中的第一频率的电磁波 长的1/4对应的长度。
4. 根据权利要求3的半导体器件，其中 所述第三互连长度是与根据所述信号的传输线所需的信号带中的第二频率的电磁波 长的3/4对应的长度，所述第二频率不同于所述第一频率。
5. 根据权利要求2的半导体器件，其中 所述第一互连长度是与根据所述信号的传输线所需的信号带中的第一频率的电磁波 长的3/4对应的长度。
6. 根据权利要求2的半导体器件，其中 所述第一通孔和所述第一通路在平面图中不重叠。
7. 根据权利要求2的半导体器件，其中 所述第一信号互连是由两个并行的互连形成的第一差分互连对，并且所述第二信号互 连是由两个并行的互连形成的第二差分互连对。
8. 根据权利要求2的半导体器件，其中 所述第一信号电极和所述第二信号电极中的一个是用于将信号输入到所述半导体芯 片的接收电极，并且所述第一信号电极和所述第二信号电极中的另一个是用于从所述半导 体芯片输出信号的发送电极。
9. 根据权利要求2的半导体器件，其中 在截面图中，连接到所述第一通孔的最上焊台的直径和最下焊台的直径不同。
10. 根据权利要求2的半导体器件，其中 所述第一通孔在截面图中在垂直方向上与多个焊台连接。
11. 根据权利要求2的半导体器件，其中 在截面图中，连接到所述第一通路的最上焊台的直径和所述最下焊台的直径不同。
12. 根据权利要求2的半导体器件，其中 多个焊台在截面图中在垂直方向上连接到所述第一通路。
13. 根据权利要求2的半导体器件，其中 多个所述第一通路中的一部分利用一个焊台连接到所述第二信号互连，并且多个所述 第一通路中的剩余部分利用多个焊台连接到所述第二信号互连。
14. 根据权利要求2的半导体器件，其中 用于所述第一通路的焊台的直径大于用于所述第二通路的焊台的直径。
15. 根据权利要求2的半导体器件，其中 所述第一通路具有比用于将相邻的互连层彼此连接的相邻的通路的焊台直径大的焊 台直径。
16. 根据权利要求2的半导体器件，其中 所述半导体芯片具有与所述第一信号端子和所述第二信号端子分别对应地连接的多 个接口缓冲器。
17. 根据权利要求16的半导体器件，进一步包括： 多个外部端子， 其中，所述第二主表面包括电连接到对应的所述外部端子的多个第二电极， 其中，所述第一信号互连形成电连接所述第一信号电极和对应的所述第二电极的传输 线，并且 其中，所述第二信号互连形成电连接所述第二信号电极和对应的所述第二电极的传输 线。
18. -种互连基板，包括： 第一主表面，所述第一主表面形成有用于与半导体芯片电连接的多个第一电极； 第二主表面，所述第二主表面与所述第一主表面相反；以及 互连区，所述互连区插入所述第一主表面和所述第二主表面之间， 其中，第一电极包括顺序布置的多个第一信号电极和第二信号电极，所述第一信号电 极和第二信号电极用于接收在预定频率下的信号的供应， 其中，所述第一信号电极和所述第二信号电极在其布置中分散设置， 其中，所述互连区包括： 芯基板； 多个互连层，所述互连层分别形成在所述芯基板的两个表面上； 用于形成阻抗匹配电容的多个第一通孔，所述第一通孔穿过所述芯基板； 用于形成阻抗匹配电容的多个第一通路，所述第一通路穿过在所述第一主表面一侧上 形成到所述芯基板的所述互连层； 多个第一信号互连，所述第一信号互连连接到对应的第一信号电极；并且 其中，多个第二信号互连连接到对应的第二信号电极， 其中，每个第一通孔在与所述第一信号电极隔开第一互连长度的位置处连接到所述第 一信号互连，以及 其中，所述第一通路在与所述第二信号电极隔开第二互连长度的位置处连接到所述第 二信号互连，所述第二互连长度基本上与所述第一互连长度相等。
19.根据权利要求18的互连基板， 其中，所述互连区进一步包括： 用于形成阻抗匹配电容的多个第二通孔，所述第二通孔穿过所述芯基板；以及 用于形成阻抗匹配电容的多个第二通路，所述第二通路穿过在所述第二主表面一侧上 形成到所述芯基板的所述互连层， 其中，每个第二通孔在与所述第二信号电极隔开第三互连长度的位置处连接到所述第 二信号互连，所述第三互连长度比所述第一互连长度长，以及 其中，每个第二通路在与所述第一信号电极隔开第四互连长度的位置处连接到所述第 二信号互连，所述第四互连长度基本上与所述第三互连长度相等。 2〇. -种半导体器件，包括： 半导体芯片；以及 互连基板，在所述互连基板具有安装在所述互连基板上的所述半导体芯片， 其中，所述互连基板包括： 第一主表面，所述第一主表面与所述半导体芯片电连接，并且形成有被供应有在预定 频率下的信号的多个信号电极； 第二主表面，所述第二主表面与所述第一主表面相反；以及 互连区，所述互连区插入所述第一主表面和所述第二主表面之间， 其中，所述互连区包括： 芯基板； 多个互连层，所述互连层分别形成在所述芯基板的两个表面上； 多个信号互连，所述信号互连形成在所述互连层中并且从所述信号电极延伸；以及 多个阻抗匹配电路，所述多个阻抗匹配电路每个在与所述信号电极隔开预定互连长度 的位置处连接到所述信号互连， 其中，所述多个阻抗匹配电路的一部分由穿过所述芯基板的多个通孔形成，并且所述 多个阻抗匹配电路的剩余部分由穿过在所述第一主表面一侧上形成到所述芯基板的所述 互连层的多个通路形成。
【文档编号】H01L23/552GK104103627SQ201410140385
【公开日】2014年10月15日 申请日期:2014年4月9日 优先权日:2013年4月9日
【发明者】仮屋崎修一, 及川隆一 申请人:瑞萨电子株式会社