芯片装置以及用于形成芯片装置的方法

芯片装置以及用于形成芯片装置的方法
【专利摘要】本发明公开了一种芯片装置以及用于形成芯片装置的方法，该芯片装置可以包括：包括多个电网的芯片，其中每个电网包括至少一个键合焊盘；以及形成在多个电网中的大多数电网的至少一个键合焊盘上的多个柱，其中多个柱可以被配置为将多个电网中的大多数电网的至少一个键合焊盘连接至芯片外部的连接区域。
【专利说明】芯片装置以及用于形成芯片装置的方法

【技术领域】
[0001] 各个实施例涉及一种芯片装置，以及一种用于形成芯片装置的方法。

【背景技术】
[0002] 许多半导体结构可以包括导电互连。半导体结构的可靠性可以至少部分地取决于 导电互连的可靠性。可能需要可靠的导电互连。


【发明内容】

[0003] 根据各个实施例的芯片装置可以包括：包括多个电网的芯片，其中每个电网包括 至少一个键合焊盘；以及形成在多个电网中的大多数电网的至少一个键合焊盘上的多个 柱，其中多个柱可以被配置用于将多个电网中的大多数电网的至少一个键合焊盘连接至芯 片外部的连接区域。

【专利附图】

【附图说明】
[0004] 在附图中，相同的附图标记贯穿不同视图总体指代相同的部分。附图无需按照比 例绘制，替代地总体强调对于本发明原理的示意说明。在以下说明书中，参照以下附图描述 本发明的各个实施例，其中：
[0005] 图1A至图1E示出了传统的芯片装置的各个视图。
[0006] 图2示出了根据各个实施例的芯片装置的截面图。
[0007] 图3A至图3C示出了根据各个实施例的芯片装置的截面图。
[0008] 图4示出了根据各个实施例的芯片装置的截面图。
[0009] 图5A至图?示出了根据各个实施例的芯片装置的截面图。
[0010] 图6示出了根据各个实施例的用于形成芯片装置的方法。
[0011] 图7示出了根据各个实施例的用于形成芯片装置的方法。
[0012] 图8示出了根据各个实施例的包括芯片外部的连接区域的芯片装置的截面图。
[0013] 图9示出了根据各个实施例的包括芯片外部的连接区域的芯片装置的截面图。

【具体实施方式】
[0014] 以下详细描述参照附图，附图借由解释说明方式示出了其中可以实施本发明的具 体细节和实施例。足够详细地描述这些实施例以使得本领域技术人员可以实施本发明。可 以采用其它实施例，并且可以在不脱离本发明的范围的情况下作出结构上、逻辑上和电气 上的改变。各个实施例未必互斥，因为一些实施例可以与一个或多个其它实施例组合以形 成新实施例。针对结构或器件描述了各个实施例，并且针对方法描述了各个实施例。可以理 解的是结合结构或器件所描述的一个或多个（例如所有）实施例可以同样地适用于方法， 反之亦然。
[0015] 词语"示例性"在本文中用于意指"用作示例、举例或解释说明"。作为"示例性" 在本文中所描述的任何实施例或设计未必解释为相对于其它实施例或设计为优选的或有 利的。
[0016] 在本文中用于描述在侧部或表面"之上"形成例如层的特征的词语"之上"可以用 于意指例如层的特征可以"直接"形成在所述的侧部或表面上，例如与其直接接触。在本文 中用于描述在侧部或表面"之上"形成例如层的特征的词语"之上"可以用于意指例如层的 特征可以"间接"形成在所述的侧部或表面上，其中一个或多个附加的层布置在所述的侧部 或表面与所形成的层之间。
[0017] 同样地，在本文中用于描述设置在另一特征之上的特征（例如"覆盖"侧部或表面 的层）的词语"覆盖"可以用于意指例如层的特征可以设置在所述的侧部或表面之上，并且 与其直接接触。在本文中用于描述设置在另一特征之上的特征（例如"覆盖"侧部或表面 的层）的词语"覆盖"可以用于意指例如层的特征可以设置在所述的侧部或表面之上并且 与其间接地接触，其中一个或多个附加层布置在所述的侧部或表面与覆盖层之间。
[0018] 现代半导体器件可以包括至少一个芯片装置，该芯片装置包括连接（直接连接和 /或通过中间件连接）至可以位于芯片外部的至少一个元件的至少一个集成电路（1C)芯 片。
[0019] 图1A示出了传统的芯片装置的一部分的透视图。
[0020] 如图1A所示，在视图100中，传统的芯片装置可以包括芯片102。芯片102可以 包括多个键合焊盘l〇4a、104b。多个键合焊盘104a、104b的键合焊盘可以例如是如下区域 (例如平面区域），在该区域处可以形成电和/或机械互连（例如用于将芯片102连接至芯 片外部的元件）。多个键合焊盘104a、104b可以形成在芯片102的表面处（例如芯片102 的有源表面，或者与有源表面相对的表面，与有源表面相对的表面也可以称作芯片102的 无源表面）。
[0021] 多个键合焊盘104a、104b可以包括第一组键合焊盘104a (包括至少一个键合焊 盘）以及第二组键合焊盘l〇4b (包括至少一个键合焊盘）。第一组键合焊盘104a与第二组 键合焊盘104b可以是不同电网络的部分。例如，第一组键合焊盘104a可以属于芯片102 的电源网络，而第二组键合焊盘104b可以属于芯片102的输入/输出信号网络。换言之， 第一组键合焊盘l〇4a可以是芯片102的电网络的可以被配置用于传导电源电势的部分，并 且第二组键合焊盘104b可以是芯片102的电网络的可以被配置用于传导输入/输出信号 (例如除了电源电势之外的信号）的部分。
[0022] 在如图1A所示传统的芯片装置中，第一组键合焊盘104a(例如属于电源网络）可 以例如具有形成在第一组键合焊盘l〇4a的键合焊盘之上的至少一个导电互连106a(例如 柱，例如铜柱）。第二组键合焊盘l〇4b (例如属于输入/输出信号网络）可以例如具有形成 在第二组键合焊盘104b的键合焊盘之上的至少一个导电互连106b (例如柱，例如铜柱），如 图1A所示。
[0023] 导电互连106a、106b可以被配置为将芯片102连接至芯片外部的连接区域108。芯 片外部的连接区域108可以包括或者可以是载体，例如倒装芯片封装、接线键合芯片封装、 以及2. ?插入器（interposer)芯片封装的至少一个中的载体。换言之，芯片外部的连接 区域108可以包括或者可以是用于芯片102的封装。借由另一示例，芯片外部的连接区域 108可以包括或者可以是至少一个其它1C芯片（例如在芯片面对面互连中）。借由又一示 例，芯片外部的连接区域108可以包括或者可以是衬底（例如半导体衬底），例如封装（例 如芯片封装）的衬底。
[0024] 芯片外部的连接区域108 (例如封装）可以包括形成在芯片外部的连接区域108 的面向芯片102的表面108a上的多个迹线110a、110b。多个迹线110a、110b可以被配置为 将芯片外部的连接区域108 (例如封装）连接至形成在芯片102的多个键合焊盘104a、104b 上的导电互连l〇6a、106b。多个迹线110a、110b可以包括第一组迹线110a(包括至少一个 迹线），第一组迹线1 l〇a被配置为将芯片外部的连接区域108连接至形成在第一组键合焊 盘l〇4a的键合焊盘之上的至少一个互连106a。换言之，第一组迹线110a可以被配置为将 芯片外部的连接区域108连接至第一组键合焊盘104a(例如属于电源网络）。在一个或多 个实施例中，第一组迹线ll〇a可以包括或者可以是电源迹线。第一组迹线110a(例如电源 迹线）可以例如连接至形成在芯片外部的连接区域108 (例如封装）上的更大的网络。
[0025] 同样地，多个迹线110a、l 10b可以包括第二组迹线110b (包括至少一个迹线），第 二组迹线ll〇b被配置为将芯片外部的连接区域108连接至形成在第二组键合焊盘104b的 键合焊盘之上的互连l〇6b。换言之，可以配置第二组迹线110b可以被配置为将芯片外部 的连接区域108连接至第二组键合焊盘104b (例如属于输入/输出信号网络）。在一个或 多个实施例中，第二组迹线ll〇b可以包括或者可以是输入/输出信号迹线。第二组迹线 1 l〇b (例如输入/输出信号迹线）可以例如连接至形成在芯片外部的连接区域108 (例如封 装）上的更大的网络。
[0026] 如图1A所示，芯片外部的连接区域108可以包括形成在芯片外部的连接区域108 的背离芯片102的表面108b上的至少一个迹线112b。借由例如形成在芯片外部的连接区 域108中（例如形成在封装的衬底中）的至少一个过孔111b，至少一个迹线112b可以连接 至多个迹线ll〇a、110b (例如第二组迹线110b)。芯片外部的连接区域108可以包括形成在 至少一个迹线112b的迹线之上的互连114b。互连114b可以被配置为将芯片外部的连接 区域108连接至其它连接区域118。其它连接区域118可以包括或者可以是板（例如用户 板）。例如，其它连接区域118可以包括或者可以如下印刷电路板，已封装的芯片（包括芯 片112和芯片外部的连接区域108)可以连接至该印刷电路板。
[0027] 如图1A所示，芯片装置可以包括在芯片102与芯片外部的连接区域108之间的 连接（由附图标记120标识）。该连接120例如可以包括或者可以是芯片至封装连接。图 1A所示的芯片装置可以包括在芯片外部的连接区域108与其它连接区域118之间的连接 (由附图标记122标识）。该连接122例如可以包括或者可以是封装至板连接。相应的连 接120U22例如可以借由焊接、超声键合、基于接触力的互连、或其它合适的互连方法而形 成。此外，导电互连106a、106b、114b可以包括或者可以是引脚、键合引线、焊料凸块、柱、导 电胶水沉积物、或其它合适的导电互连。
[0028] 使用例如如图1A所示的芯片装置形成的器件的可靠性可以取决于芯片102与芯 片外部的连接区域108之间的电连接和/或在芯片外部的连接区域108与其它连接区域 118之间的电连接。例如，导电互连106a、106b、114b的破损可以导致如图1A所示芯片装置 的故障，并且因此导致包括芯片装置的半导体器件中的故障。因此，芯片装置可能需要可以 是对于破损和/或翘曲和/或应力和应变有弹性的和/或稳健的可靠导电互连。
[0029] 如图1A所示，芯片102与芯片外部的连接区域108之间的互连可以经由导电互连 106a、106b以及多个迹线110a、110b形成。如图1A所示，芯片102与芯片外部的连接区域 108之间的互连可以有导电互连106a、106b与多个迹线110a、110b的基本上平坦的表面形 成，该表面可以在芯片外部的连接区域108的表面108a上方具有一致的高度。然而，芯片 102与芯片外部的连接区域108之间的互连可以由导电互连106a、106b与暴露的凸块形成， 该凸块可以形成在多个迹线ll〇a、110b上。
[0030] 图1B示出了如图1A所示传统的芯片装置的小片段的透视图101，进一步包括形成 在多个迹线ll〇a、110b上的多个暴露的凸块X106a、X106b。
[0031] 如图1B所示，暴露的凸块X106a、X106b可以形成在多个迹线110a、110b上。在 一个或多个实施例中，暴露的凸块Xl〇6a、X106b可以包括或者可以是可以形成在焊区焊盘 上的接线柱。在一个或多个实施例中，暴露的凸块Xl〇6a、X106b可以包括或者可以是堆叠 (例如金属或金属合金的堆叠，例如Ni-Pd-Au堆叠）。在一个或多个实施例中，暴露的凸块 X106a、X106b可以包括或者可以是柱（例如金属或金属合金柱，例如铜柱）。
[0032] 图1C-1和图1C-2示出了沿着线A-A'的图1B中所示的传统的芯片装置的导电互 连106a和暴露的凸块X106a的截面图。
[0033] 暴露的凸块X106a可以具有小型断面（low profile)。例如，暴露的凸块X106a(例 如Ni-Pd-Au堆叠）可以具有可以比沿着与芯片外部的连接区域108的表面108a垂直的方 向测量得到的高度Η更大的横向范围（例如直径D)。暴露的凸块X106a (例如Ni-Pd-Au堆 叠）的直径D与高度Η的比例（也即D:H)可以大于或等于约3,例如大于或等于约4,例如 大于或等于约5。
[0034] 暴露的凸块X106a可以具有中型至大型断面。例如，暴露的凸块X106a(例如铜 柱）可以具有可以比沿着垂直于芯片外部的连接区域108的表面108a的方向测量得到的 高度Η更小的横向范围（例如直径D)。暴露的凸块X106a的高度Η与直径D的比例（也即 H:D)可以大于或等于约1. 5,例如大于或等于约2,例如大于或等于约3。
[0035] 如图1C-1所示，芯片102与芯片外部的连接区域108之间的互连可以通过例如借 由组装工艺通过在芯片102之上放置芯片外部的连接区域108 (或者反之亦然）而形成。为 了覆盖在组装芯片102与芯片外部的连接区域108期间放置的容差，至少一个暴露的凸块 X106a的直径D可以大于或等于约20 μ m，例如大于或等于约40 μ m，例如在从约30 μ m至约 40 μ m的范围内。因此，暴露的凸块X106a的高度Η与直径D的上述比例可以基于至少一个 暴露的凸块Xl〇6a的直径大于或等于约20 μ m(例如在从约30 μ m至约40 μ m的范围内）。
[0036] 如图1C-2所示，在组装工艺期间可以在暴露的凸块X106a和/或导电互连106a 上分布可选的导电互连115以便在芯片102与芯片外部的连接区域108之间形成互连。
[0037] 可选的导电互连115可以包括或者可以由金属或金属合金构成。例如，可选的导 电互连115可以包括或者可以由Sn-Ag合金（例如焊料）构成。
[0038] 如图1C-1和图1C-2所示，暴露的凸块X106a的尺寸（例如直径D和/或高度D) 和/或形状可以大致与导电互连l〇6a的尺寸和/或形状相同。换言之，形成在芯片外部的 连接区域108处的暴露的凸块X106a可以具有与导电互连106a互补的形状（例如相同形 状）。在其它实施例中，暴露的凸块Xl〇6a的尺寸（例如直径D和/或高度H)和/或形状 可以不同于导电互连l〇6a的尺寸和/或形状。这样的示例示出在图1D和图1E中。
[0039] 图1D示出了导电互连106a和暴露的凸块Y106a的截面图107。
[0040] 如图ID所示，暴露的凸块Y106a可以形成为具有可以与导电互连106a互补的更 大形状。这可以例如形成为铜柱。
[0041] 在一个或多个实施例中，导电互连106a可以接触单个暴露的凸块。该示例示出在 图1E中。
[0042] 图1E示出了导电互连106a与一个暴露的凸块Z106a的截面图109。
[0043] 如图1E所示，暴露的凸块Z106a可以在可以重叠导电互连106a的区域之上形成 有不同形状。在该示例中，导电互连l〇6a接触一个暴露的凸块Z106a。暴露的凸块Z106a 可以具有小型断面，例如具有小型断面的Ni-Pd-Au凸块。
[0044] 图2示出了根据各个实施例的芯片装置的一部分的截面图200。
[0045] 如图2所示，根据各个实施例的芯片装置可以包括：芯片202,包括多个电网207a、 207b、207c，其中每个电网包括至少一个键合焊盘204a、204b、204c。例如，在如图2所示的 芯片装置中，键合焊盘204a可以是电网207a的一部分；键合焊盘204b可以是电网207b的 一部分；以及键合焊盘204c可以是电网207c的一部分。芯片装置可以包括多个柱206a、 206b、206c，多个柱206a、206b、206c形成在多个电网207a、207b、207c中的大多数电网的至 少一个键合焊盘204a、204b、204c上。例如，在如图2所示芯片装置中，多个柱形成在所有 电网207a、207b、207c的至少一个键合焊盘上。在另一实施例中，多个柱可以形成在多个电 网207a、207b、207c的至少一半电网的至少一个键合焊盘上。多个柱206a、206b、206c可以 被配置为将芯片202的至少一个键合焊盘连接至芯片外部的连接区域228。
[0046] 在一个或多个实施例中，芯片202的至少一个键合焊盘204a、204b、204c的设计以 及形成在芯片202的至少一个键合焊盘204a、204b、204c上的多个柱206a、206b、206c的至 少一个柱的设计可以改进芯片202与芯片外部的连接区域228之间连接的可靠性。
[0047] 如图2所示，根据各个实施例的芯片装置可以包括：包括至少一个迹线232的芯片 外部的连接区域228,以及形成在至少一个迹线232上的多个导电互连234。多个导电互连 234可以被配置为将芯片外部的连接区域228连接至其它连接区域238。
[0048] 在一个或多个实施例中，芯片外部的连接区域228的至少一个迹线232的设计以 及形成在至少一个迹线232上多个导电互连234的至少一个导电互连的设计可以改进芯片 外部的连接区域228与其它连接区域238之间连接的可靠性。
[0049] 一个或多个实施例的效果可以是减少芯片与芯片外部的连接区域之间连接和/ 或芯片外部的连接区域与其它连接区域之间连接的破损。
[0050] -个或多个实施例的效果可以是至少一个弹性柱。
[0051] 一个或多个实施例的效果可以是减小至少一个柱中的应力和/或应变。
[0052] -个或多个实施例的效果可以是减小键合焊盘节距。
[0053] -个或多个实施例的效果可以是提高键合焊盘密度。
[0054] -个或多个实施例的效果可以是分配至少一个柱内的力。
[0055] 图3A至图3C示出了根据各个实施例的芯片装置的截面图。
[0056] 如图3A所示，在视图300中，芯片装置可以包括包含至少一个键合焊盘304的芯 片302,以及形成在至少一个键合焊盘304上的多个柱306。
[0057] 如图3A所示的芯片302可以例如与如图2所示的芯片202相同。类似地，如图 3A所示的至少一个键合焊盘304可以例如与如图2所示的至少一个键合焊盘204a、204b、 204c的一个或多个相同。类似地，如图3A所示的多个柱306可以例如与如图2所示的多个 柱206a、206b、206c的一个或多个相同。
[0058] 在一个或多个实施例中，至少一个键合焊盘304例如可以是在此处可以形成电气 和/或机械互连（例如多个柱306)的平面区域。在一个或多个实施例中，至少一个键合焊 盘304的表面304a可以包括或者可以由导电材料（例如铜、铝、银）构成。
[0059] 仅示出了一个键合焊盘304作为示例，然而键合焊盘的数目可以大于1，并且可以 例如是2、3、4、5、6、7、8、9,或者十、百、千的量级，或者在一些实施例中甚至更多键合焊盘。 仅示出了两个柱306作为示例，然而柱的数目可以大于2,并且可以例如是3、4、5、6、7、8、9， 或者以十、百的量级，或者在一些实施例中甚至更多的柱。
[0060] 在一个或多个实施例中，芯片302可以包括或者可以是存储器芯片、逻辑芯片（例 如硬件逻辑芯片和/或可编程逻辑芯片，诸如例如微控制器、微处理器、现场可编程门阵列 (FPGA))、具有高电流容量的芯片（例如用于电源管理应用的芯片）、以及用于芯片上系统 (S0C)应用中的芯片的至少一个，但是根据其它实施例其它芯片也是可能的。在一个或多个 实施例中，芯片302可以是具有高引脚数目的芯片，例如约30引脚至约3000引脚的引脚数 目。
[0061] 在一个或多个实施例中，芯片302可以具有多个电网。芯片302的电网的数目可 以例如大于或等于约20,例如大于或等于约25,例如大于或等于约35等。
[0062] 在一个或多个实施例中，芯片302可以包括半导体材料，诸如例如硅，但是其它半 导体材料（包括化合物半导体材料）也是可能的。根据实施例，半导体材料可以选自以下 材料的组，该组由硅、锗、氮化镓、砷化镓、以及碳化硅构成，但是根据其它实施例其它材料 也是可能的。
[0063] 在一个或多个实施例中，芯片302可以包括掺杂半导体材料，诸如例如掺杂硅材 料、掺杂锗材料、掺杂氮化镓掺杂、掺杂砷化镓材料、或掺杂碳化硅材料，但是根据其它实施 例其它掺杂半导体材料也是可能的。
[0064] 关于这一点，术语"掺杂半导体材料"可以包括其中芯片302的整个半导体材料被 掺杂的情形，以及其中芯片302的半导体材料的仅一部分（例如上半部）被掺杂的情形。芯 片302的半导体材料可以是p掺杂衬底（换言之，具有p型掺杂剂的半导体材料）或η掺 杂衬底（换言之，具有η型掺杂剂的半导体材料）。根据实施例，用于对芯片302的半导体 材料掺杂的掺杂剂可以包括或者可以由选自由以下材料构成的组中至少一个材料构成，该 组包括：硼、铝、镓、铟、锑、磷、砷、和锑，但是根据其它实施例其它材料也是可能的。借由示 例的方式，芯片302的半导体材料可以是采用诸如硼的ρ型掺杂剂的掺杂硅。借由另一示 例，芯片302的半导体材料可以是采用诸如磷、砷或锑的η型掺杂剂的掺杂的硅。
[0065] 在一个或多个实施例中，芯片302可以包括电介质材料。根据实施例，电介质材料 可以包括选自由以下材料构成的组的至少一个材料，该组包括：氧化物、氮化物、和氮氧化 物，但是根据其它实施例其它材料也是可能的。例如，芯片302可以包括或者可以由二氧化 硅（Si0 2)和/或氮化硅（Si3N4)和/或另外的（也即其它）低Κ材料构成。
[0066] 如上所述，芯片302可以包括至少一个键合焊盘304。在一个或多个实施例中，至 少一个键合焊盘304可以形成在芯片302的表面302a上。
[0067] 根据实施例，其上形成了至少一个键合焊盘304的表面302a可以是芯片302的有 源表面。根据其它实施例，其上形成了至少一个键合焊盘304的表面302a可以是芯片302 的无源表面，例如背离（例如相对）芯片302的有源表面的芯片302的表面。
[0068] 在一个或多个实施例中，可以借由沉积工艺在芯片302的表面302a上形成至少 一个键合焊盘304,沉积工艺诸如例如电镀工艺（例如电镀（galvanic)、电化学或无电电 镀工艺）、化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强化学气相沉积 (PECVD)工艺、高密度等离子体化学气相沉积（HDP-CVD)工艺、物理气相沉积（PVD)工艺以 及溅射工艺的至少一个，或其它合适的沉积工艺。
[0069] 在一个或多个实施例中，可以根据图案化的沉积掩模执行沉积工艺，图案化的沉 积掩模可以形成在芯片302的表面302a的一部分之上。根据实施例，图案化的沉积掩模可 以通过在芯片302的表面302a之上沉积掩模材料、以及对掩模材料进行图案化以形成图案 化的沉积掩模而形成。在一个或多个实施例中，对掩模材料进行图案化可以包括或者可以 由平版印刷工艺（例如光刻工艺）构成。在一个或多个实施例中，可以在形成至少一个键 合焊盘304之后移除图案化的沉积掩模。
[0070] 在一个或多个实施例中，芯片302的表面302a可以被配置为面向芯片外部的连接 区域（例如图2所示的芯片外部的连接区域228)。在一个或多个实施例中，芯片外部的连 接区域可以是其它芯片上（例如在芯片面对面互连中）的键合区域（例如键合焊盘）。在 一个或多个实施例中，芯片外部的连接区域可以包括或者可以是载体，例如倒装芯片封装、 接线键合芯片封装、以及2. ?插入器封装的至少一个中的载体。换言之，芯片外部的连接 区域108可以包括或者可以是用于芯片102的封装。借由示例，芯片外部的连接区域可以 包括或者可以是娃载体、玻璃载体、或有机载体的至少一个。在一个或多个实施例中，芯片 外部的连接区域可以包括或者可以是形成在载体（例如倒装芯片封装中的载体）上的焊区 焊盘（例如具有比至少一个键合焊盘304更大尺寸的焊区焊盘）。在一个或多个实施例中， 芯片外部的连接区域可以包括或者可以是形成在衬底（例如硅衬底）上的迹线（例如金属 迹线，诸如铜迹线或铝迹线），例如形成在封装（例如芯片封装）的衬底上的迹线。
[0071] 在一个或多个实施例中，至少一个键合焊盘304可以包括或者可以是输入/输出 (I/O)焊盘（例如被配置为接收一个或多个输入/输出信号的焊盘）。换言之，多个电网可 以包括输入网和/或输出网（例如被配置为接收一个或多个输入/输出信号的网）。输入 /输出信号可以具有各种特性。例如，信号可以对于电流和/或电压具有固定值。借由其它 示例，信号可以具有交流电特性，交流电特性具有如通常称作ac(rf)的可用的频率带宽的 广泛不同参数，或具有数字信号。至少一个键合焊盘304可以包括或者可以是其它类型焊 盘（例如电源焊盘，例如被配置为接收电源电势的焊盘）。换言之，多个电网可以包括电源 网（例如被配置为接收和/或提供一个或多个电源电势的网）。在一个或多个实施例中，至 少一个键合焊盘304可以是芯片（例如用于芯片上系统（S0C)应用等的芯片）的输入/输 出信号网络的键合焊盘。
[0072] 在一个或多个实施例中，芯片302可以具有增强的功能（例如用于电源管理应用 的芯片），并且可以包括多个（也即数个）I/O焊盘和/或多个（也即数个）信号网络。在 一个或多个实施例中，至少一个键合焊盘304可以是多个信号网络中的信号网络的一部分 (例如在具有增强功能的芯片中）。
[0073] 在一个或多个实施例中，至少一个键合焊盘304可以包括或者可以是形成在芯片 302的表面302a上的信号线。例如，在一个或多个实施例中，至少一个键合焊盘304可以包 括或者可以是形成在芯片302的表面302a上的输入/输出（I/O)信号线中的至少一个，但 是根据其它实施例其它类型信号线（例如测试信号线、电源线、接地线）也是可能的。
[0074] 在一个或多个实施例中，至少一个键合焊盘304可以包括或者可以由金属或金属 合金构成。在一个或多个实施例中，金属可以包括选自金属组的至少一种金属，金属组由以 下项构成：铜、铝、金、银、钯、和钼，或者包含前述金属的至少一种的合金。
[0075] 在一个或多个实施例中，至少一个键合焊盘304的厚度T1可以大于或等于约 3 μ m，例如在从约3 μ m至约20 μ m的范围内，例如在从约3 μ m至约20 μ m的范围内，例如 在从约3 μ m至约15 μ m的范围内，例如在从约3 μ m至约8 μ m的范围内，但是根据其它实 施例其它数值也是可能的。
[0076] 在一个或多个实施例中，芯片布置可以包括形成在至少一个键合焊盘304上的多 个柱306。
[0077] 在至少一个键合焊盘304上形成多个柱306的效果可以是分配了在多个柱306之 上的横向力F1和压缩力F2的至少一个，以使得多个柱306的每一个柱可以经受横向力F1 和压缩力F2的至少一个的一小部分（例如一部分）。因此，一个或多个实施例的效果可以 是减小芯片302与芯片外部的连接区域（例如其它芯片的键合焊盘和/或载体上的焊盘， 载体例如封装中的载体）之间互连的破损。一个或多个实施例的效果可以是提高了芯片 302与芯片外部的连接区域（例如其它芯片的键合焊盘和/或衬底上迹线）之间互连的可 靠性。对于每个单独柱较小的接触面积也可以有利于减少如在接触区域处预分配的下层 填料的其它材料的包封的风险，因为从柱的中心至边缘的距离可以随着更薄的凸块直径而 自动减小。这种材料（例如预分配的下层填料）可以用于热压键合在具有例如低于50 - 60 μ m直径的精细节距铜柱上。
[0078] 在一个或多个实施例中，可以借由沉积工艺形成多个柱306,诸如例如电镀工艺、 化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强化学气相沉积（PECVD)工 艺、高密度等离子体化学气相沉积（HDP-CVD)工艺、物理气相沉积（PVD)工艺、超声键合、金 属粉尘沉积和溅射工艺的至少一个，或可以是本领域已知的其它合适的沉积工艺。
[0079] 在一个或多个实施例中，可以根据图案化的沉积掩模来执行沉积工艺，图案化的 沉积掩模可以形成在背离芯片302的至少一个键合焊盘304的表面304a的至少一部分之 上。根据实施例，可以通过在至少一个键合焊盘304的背离芯片302的表面304a之上沉 积掩模材料、以及对掩模材料进行图案化以形成图案的化沉积掩模来形成图案的化沉积掩 模。在一个或多个实施例中，图案化掩模材料可以包括或者可以由平版印刷工艺（例如光 刻工艺）构成。在一个或多个实施例中，可以在形成至少一个柱306之后移除图案化的沉 积掩模。
[0080] 在一个或多个实施例中，多个柱306可以包括或者可以由金属或金属合金构成。 在一个或多个实施例中，金属可以包括选自一组金属的至少一种金属，组由以下构成：铜、 铝、金、银、钯、和钼，或者包含至少一种前述金属的合金。
[0081] 在一个或多个实施例中，多个柱306可以被配置为将至少一个键合焊盘306连接 至芯片外部的连接区域。例如，多个柱306可以被配置为将至少一个键合焊盘306连接至 其它芯片的键合区域（例如键合焊盘）。借由其它示例，多个柱306可以被配置为将至少一 个键合焊盘306连接至形成在衬底（例如硅衬底）上的迹线（例如铜迹线），例如形成在封 装（例如倒装芯片封装）的衬底上的迹线。
[0082] 根据实施例，多个柱306可以例如具有圆柱形柱的形状，类似椭圆柱（例如类似液 滴形状）、矩形柱（例如具有圆角）、塔形、金字塔形、或切顶锥形的形状，但是根据其它实施 例其它形状也是可能的。
[0083] 根据实施例，至少一个柱306的截面可以例如具有圆形形状、矩形形状、三角形形 状、椭圆形状、二次曲线形状、多边形形状、或不规则形状，但是根据其它实施例其它形状也 是可能的。
[0084] 根据实施例，可以沿着垂直于芯片302的表面302a的方向测量多个柱306中的柱 的高度Η(如图3A所示）。在一个或多个实施例中，可以从多个柱306的柱的顶点306a至 基部306b测量高度Η(如图3A所示）。
[0085] 在一个或多个实施例中，多个柱306中的柱的高度Η可以大于或等于约10 μ m，例 如大于或等于约20 μ m，例如大于或等于约30 μ m，例如大于或等于约40 μ m，例如在从约 40 μ m至约100 μ m的范围内，例如在从约40 μ m至约80 μ m的范围内，例如在从约40 μ m至 约60 μ m的范围内，例如约50 μ m，但是根据其它实施例其它数值也是可能的。
[0086] 多个柱306中的柱的高度Η可以指代在芯片302与芯片外部的连接区域之间互连 的有效高度。例如，有效高度Η可以是形成在芯片302上中的柱的高度Η1与形成在芯片外 部的连接区域上互连（例如柱）的高度Η2的和。例如，Η = Η1+Η2。换言之，可以通过在芯 片外部的连接区域上引入在焊区焊盘（例如暴露的焊区焊盘）上的互连（例如柱）而达到 或者扩展多个柱306的柱的有效高度Η。在一些示例中，形成在芯片302上的柱的有效高度 可以包括互连（例如焊料接合点）的高度Ηχ，互连可以例如设置在形成在芯片302上的柱 与形成在芯片外部的连接区域上互连（例如柱）之间。例如，Η = Η1+Η2+Ηχ。例如参照图 9在以下说明书中给出了该示例。
[0087] 在其中多个柱306中的柱的高度Η可以指代芯片302与芯片外部的连接区域之间 互连的有效高度的实施例中，在组装芯片302与芯片外部的连接区域期间可能需要考虑柱 和互连（例如柱，例如铜柱）的直径的缩放和/或放置精度。例如，形成在芯片302上的柱 的直径可以宽于形成在芯片外部的连接区域上的互连（例如柱）的直径，反之亦然。在该 示例中，互连（例如形成在芯片302上的柱，或者形成在芯片外部的连接区域上的互连）的 较宽直径可以覆盖容差容限，可以有效地允许放置精度，而同时其它互连（例如形成在芯 片302上的柱，或者形成在芯片外部的连接区域上的互连）可以具有较窄直径，这可以向其 它互连提供弹性。
[0088] 根据实施例，多个柱306的柱宽度W可以被测量为沿着垂直于高度Η方向的多个 柱306的最宽横向范围（如图3Α所示）。在一个或多个实施例中，多个柱306的柱宽度W 可以指代多个柱306的柱的最宽部分的宽度（如图3Α所示）。
[0089] 在一个或多个实施例中，多个柱306的柱宽度W可以在从约5 μ m至约25 μ m的范 围内，例如在从约8 μ m至约25 μ m的范围内，例如在从约10 μ m至约25 μ m的范围内，例如 在从约12 μ m至约22 μ m的范围内，例如在从约12 μ m至约20 μ m的范围内，例如在从约 12 μ m至约18 μ m的范围内，例如在从约12 μ m至约17 μ m的范围内，例如约15 μ m，但是根 据其它实施例其它数值也是可能的。
[0090] 宽度W在从约5 μ m至约25 μ m范围内的效果可以是在多个柱306与芯片外部的 连接区域（例如其它芯片的键合焊盘和/或衬底上的迹线和/或载体上的焊盘）之间更小 的接触面积。因此，一个或多个实施例的效果可以是在芯片外部的连接区域（例如其它芯 片的键合焊盘和/或衬底上的迹线和/或封装上的焊盘）上更精确的放置芯片302。
[0091] 在一个或多个实施例中，多个柱306的柱的纵横比可以计算作为柱高度Η与柱宽 度W的比例，换言之H:W。根据实施例，多个柱306中的柱的纵横比（H:W)可以大于或等于 约2,例如大于或等于约2. 5,例如大于或等于约3,例如大于或等于约5,但是根据其它实施 例其它数值也是可能的。
[0092] 根据实施例，纵横比大于或等于约2的效果可以是柔性柱（例如铜柱）。换言之， 多个柱可以在经受如下力之后恢复它们原始形状和/或位置，该力例如施加在多个柱306 的至少一个侧壁306c上的横向力F1。因此，一个或多个实施例的效果可以是弹性的多个 柱。一个或多个实施例的效果可以是减少在芯片302与芯片外部的连接区域（例如其它芯 片的键合焊盘和/或衬底上的迹线和/或封装上的焊盘）之间连接的破损。一个或多个实 施例的效果可以是提高了芯片302与芯片外部的连接区域（例如其它芯片的键合焊盘和/ 或衬底上的迹线和/或封装上的焊盘）之间连接的可靠性。
[0093] 在一个或多个实施例中，至少一个键合焊盘306的厚度T1与多个柱306的柱宽度 W的比例，换言之T1 :W，可以是大于或等于约0. 2,例如大于或等于约0. 3,例如大于或等于 约0. 5,例如大于或等于约0. 6,例如大于或等于约0. 8,例如大于或等于约0. 9,例如在从约 0. 9至约3的范围内，例如在从约0. 9至约2. 8的范围内，例如在从约0. 9至约2. 5的范围 内，例如在从约0. 9至约2的范围内，例如约1. 5,但是根据其它实施例其它数值也是可能 的。
[0094] 至少一个键合焊盘306的厚度T1与多个柱306的柱宽度W的比例等于或等于约 〇. 2的效果可以是键合焊盘306可以用作用于多个柱306中的柱的垫层。换言之，至少一个 键合焊盘306可以吸收施加在多个柱306上的压缩力F2。在一个或多个实施例中，压缩力 F2可以施加在多个柱306的基部306b上。一个或多个实施例的效果可以减小多个柱306 的应力和/或应变。一个或多个实施例的效果可以减小芯片302与芯片外部的连接区域 (例如其它芯片的键合焊盘和/或衬底上的迹线）之间连接的破损。一个或多个实施例的 效果可以是提高芯片302与芯片外部的连接区域（例如其它芯片的键合焊盘和/或衬底上 的迹线）之间连接的可靠性。
[0095] 在一个或多个实施例中，芯片装置可以包括形成在多个柱306上的键合材料308。 在一个或多个实施例中，键合材料308可以被配置为插入在多个柱306与芯片外部的连接 区域（例如其它芯片的键合焊盘和/或衬底上的迹线和/或载体上的焊盘）之间。在其它 实施例中，键合材料308可以放置在芯片外部的连接区域（例如其它芯片的键合焊盘和/ 或衬底上的迹线和/或载体上的焊盘）上，并且可以不包括在如图3A所示的芯片装置中。
[0096] 在一个或多个实施例中，键合材料308可以借由热压工艺、扩散焊接工艺、印刷工 艺、或其它合适工艺的至少一个而形成在多个柱306上和/或在芯片外部的连接区域上。
[0097] 在一个或多个实施例中，键合材料308的直径可以至少基本上等于多个柱306的 柱宽度W。
[0098] 在一个或多个实施例中，键合材料308可以包括或者可以由选自以下材料组的至 少一种材料构成，材料组包括：铋、铜、锑、铟、锡、金、银和锌，但是根据其它实施例其它材料 也是可能的。
[0099] 图3B示出了根据多个实施例的芯片装置的截面图。
[0100] 如图3B所示，在视图301中，芯片302可以包括形成在芯片302的表面302a的至 少一部分上的芯片衬垫310。在一个或多个实施例中，芯片衬垫310可以插入在芯片302与 至少一个键合焊盘304之间（如图3B所示）。在该实施例中，在芯片302的表面302a上形 成至少一个键合焊盘304可以包括在芯片衬垫310上形成至少一个键合焊盘304。
[0101] 在一个或多个实施例中，可以借由沉积工艺形成芯片衬垫310,诸如例如电镀工 艺、化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强化学气相沉积（PECVD) 工艺、高密度等离子体化学气相沉积（HDP-CVD)工艺、物理气相沉积（PVD)工艺、和溅射工 艺的至少一种，或者其它合适的沉积工艺。
[0102] 在一个或多个实施例中，可以根据图案化的沉积掩模来执行沉积工艺，图案化的 沉积掩模可以形成在芯片302的表面302a的一部分之上。根据实施例，可以通过在芯片 302的表面302a之上沉积掩模材料、以及对掩模材料进行图案化以形成图案化的沉积掩模 来形成图案化的沉积掩模。在一个或多个实施例中，对掩模材料进行图案化可以包括或者 可以由平版印刷工艺（例如光刻工艺）构成。在一个或多个实施例中，可以在形成芯片衬 垫310之后移除图案化的沉积掩模。
[0103] 在一个或多个实施例中，芯片衬垫310可以被配置为将包括在芯片302中的至少 一个电路连接（例如电连接和/或物理连接）至至少一个键合焊盘304。因此，在一个或多 个实施例中，形成芯片衬垫310可以包括在芯片的表面302a中形成开口（例如开孔、过孔 (例如硅通孔）、沟槽、空腔、深槽），以及在开口内和芯片302的表面302a的一部分之上沉 积芯片衬垫310。在一个或多个实施例中，形成在开口内的芯片衬垫310可以将包括在芯片 302中至少一个电路连接（例如电连接和/或物理连接）至至少一个键合焊盘304。在一 个或多个实施例中，可以借由刻蚀工艺（例如湿法刻蚀工艺和/或干法刻蚀工艺，例如等离 子体刻蚀工艺）形成开口。在一个或多个实施例中，可以在形成芯片衬垫310之后在芯片 302上形成至少一个键合焊盘304。
[0104] 在一个或多个实施例中，芯片衬垫310可以包括或者可以由金属或金属合金构 成。在一个或多个实施例中，金属可以包括选自金属组的至少一种金属，金属组包括：铜、 钛、钨、铝、铬和金，或者包含至少一种前述金属的合金。
[0105] 图3C示出了根据多个实施例的芯片装置的截面图。
[0106] 如图3C所示，在视图303中，芯片装置可以包括柱衬垫312,形成在至少一个键合 焊盘304的背离芯片302的至少一部分表面304a上。在一个或多个实施例中，柱衬垫312 可以插入在至少一个键合焊盘304与多个柱306中的至少一个柱之间（如图3C所示）。在 一个或多个实施例中，柱衬垫312可以在至少一个键合焊盘304上形成至少一个柱306之 前形成在至少一个键合焊盘304 (例如在至少一个键合焊盘304的至少一部分表面304a 上）上。
[0107] 在一个或多个实施例中，可以借由沉积工艺形成柱衬垫312,诸如例如电镀工艺、 化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强化学气相沉积（PECVD)工 艺、高密度等离子体化学气相沉积（HDP-CVD)、物理气相沉积（PVD)工艺、和溅射工艺的至 少一个，或者其它合适的沉积工艺。
[0108] 在一个或多个实施例中，可以根据图案化的沉积掩模来执行沉积工艺，图案化的 沉积掩模可以形成在至少一个键合焊盘304的背离芯片302的表面304a的至少一部分之 上。根据实施例，可以通过在至少一个键合焊盘304的表面304a之上以及芯片302的表面 302a之上沉积掩模材料、以及对掩模材料进行图案化以形成图案化的沉积掩模来形成图案 化的沉积掩模。在一个或多个实施例中，对掩模材料进行图案化可以包括或者可以由平版 印刷工艺（例如光刻工艺）构成。在一个或多个实施例中，可以在形成柱衬垫312之后移 除图案化的沉积掩模。
[0109] 在一个或多个实施例中，柱衬垫312可以包括或者可以由金属或金属合金构成。 在一个或多个实施例中，金属可以包括选自金属组的至少一种金属，金属组包括：铜、钛、 钨、铝、铬和金，或者包含至少一种前述金属的合金。
[0110] 图4示出了根据各个实施例的芯片装置的截面图。
[0111] 与图3A至图3C中相同的图4中的附图标记标识了与图3A至图3C中相同或相似 的元件。因此，此处不再赘述那些元件；参照以上说明书。以下描述图4与图3A至图3C之 间的差异。
[0112] 在一个或多个实施例中，芯片302可以包括多个键合焊盘304-1、304-2。在一个或 多个实施例中，多个柱306-1、306-2可以形成在多个键合焊盘304-1、304-2上。例如，在如 图4所示实施例中，包括多个柱306-1的一组柱可以形成在键合焊盘304-1上，而包括多个 柱306-2的另一组柱可以形成在键合焊盘304-2上。
[0113] 作为示例仅示出了两个键合焊盘304-1、304_2,然而键合焊盘的数目可以大于等 于两个，例如三个、四个、五个、六个、七个、八个、九个，或者数十、数百、数千的量级，或者在 一些实施例中甚至更多键合焊盘。同样地，作为示例在多个键合焊盘304-U304-2中的每 个键合焊盘上仅示出了两个柱（例如在键合焊盘304-1上两个柱306-1，以及在键合焊盘 304-2上两个柱306-2)，然而形成在多个键合焊盘中的键合焊盘上的柱的数目可以大于等 于两个，并且可以例如是三个、四个、五个、六个、七个、八个、九个，或者以数十、数百、数千 的量级，或者在一些实施例中甚至更多柱。
[0114] 如上结合图3A所述，多个柱中的柱宽度W可以在从约5 μ m至约25 μ m的范围内， 例如在从约8 μ m至约25 μ m的范围内，例如在从约10 μ m至约25 μ m的范围内，例如在从 约12 μ m至约22 μ m的范围内，例如在从约12 μ m至约20 μ m的范围内，例如在从约12 μ m 至约18 μ m的范围内，例如在从约12 μ m至约17 μ m的范围内，例如约15 μ m，但是根据其它 实施例其它数值也是可能的。
[0115] 多个柱中的柱宽度W在从约5μπι至约25μπι的范围内的效果可以是键合焊盘 304-1可以放置为更靠近其它键合焊盘304-2,例如与键合焊盘304-1相邻的键合焊盘。可 以减小键合焊盘304-1与另一个键合焊盘304-2 (例如相邻的键合焊盘304-1)之间的距 离。该距离可以称作"焊盘节距Ρ"。一个或多个实施例的效果可以是减小焊盘节距Ρ。一 个或多个实施例的效果可以是提高焊盘密度，也即芯片302的表面302a的每单位面积的焊 盘数目。
[0116] 如上结合图3A所述，键合焊盘304-1与304-2可以包括或者可以是输入/输出 (I/O)焊盘，但是根据其它实施例其它类型的芯片302的焊盘（例如测试焊盘、电源焊盘和 接地焊盘）也是可能的。类似地，如上结合图3A所述，键合焊盘304-1和304-2可以包括 或者可以是输入/输出（I/O)信号线，但是根据其它实施例其它类型线（测试信号线、电源 线和接地线）也是可能的。
[0117] 在一个或多个实施例中，键合焊盘304-1可以是信号供应网络（例如提供第一 1/ 〇信号的网络）的一部分。在实施例中，键合焊盘304-2可以是与键合焊盘304-1相同的信 号供应网络的一部分。换言之，键合焊盘304-1和键合焊盘304-2可以属于相同的I/O网 络。再换言之，键合焊盘304-1和键合焊盘304-2可以被配置为承载相同的I/O信号。
[0118] 在其它实施例中，键合焊盘304-1和键合焊盘304-2可以是不同信号供应网络的 一部分。换言之，键合焊盘304-1和键合焊盘304-2可以属于不同的I/O网络。又换言之， 键合焊盘304-1和键合焊盘304-2可以被配置为承载不同的I/O信号。
[0119] 在一个或多个实施例中，属于不同信号网络的键合焊盘304-1、304-2的焊盘节距 P可以大于或等于约40μπι，例如在从约40μπι至约80μπι的范围内，例如在从约40μπι至 约70 μ m的范围内，例如在从约40 μ m至约65 μ m的范围内，例如在从约40 μ m至约60 μ m 的范围内，例如约50 μ m，但是根据其它实施例其它数值也是可能的。
[0120] 在一个或多个实施例中，属于相同信号网络的键合焊盘304-U304-2的焊盘节距 P可以小于或等于约50 μ m，例如小于或等于约40 μ m，例如在从约15 μ m至约40 μ m的范围 内，例如在从约20 μ m至约40 μ m的范围内，例如在从约30 μ m至约40 μ m的范围内，例如 约35 μ m，但是根据其它实施例其它数值也是可能的。
[0121] 图5A至图?示出了根据各个实施例的芯片装置的截面图。
[0122] 图5A至图ro中与图3A至图3C中相同的附图标记标识与图3A至图3C中相同的 或者相似的元件。因此，在本文中不再赘述那些元件；参考以上说明。以下描述图5A至图 与图3A至图3C之间的差异。
[0123] 如图5A所示，在视图500中，芯片装置可以包括芯片302芯片302包括至少一个 键合焊盘304,以及形成在至少一个键合焊盘304上的多个柱306。
[0124] 作为示例仅示出了一个键合焊盘304,然而键合焊盘的数目可以大于一个，并且可 以例如是两个、三个、四个、五个、六个、七个、八个、九个，或者数十、数百、数千的量级，或者 在一些实施例中甚至更多键合焊盘。作为示例仅示出了形成在至少一个键合焊盘304上的 多个柱的一个柱306,然而柱的数目可以大于一个，并且可以例如是两个、三个、四个、五个、 六个、七个、八个、九个，或者数十、数百、数千的量级，或者在一些实施例中甚至更多柱。
[0125] 在一个或多个实施例中，多个柱306的柱可以包括相互层叠布置的多个片段 506-1、506-2。作为示例仅示出了两个片段506-1、506-2,然而片段的数目可以大于两个，并 且可以例如是三个、四个、五个、六个、七个、八个、九个，或者数十、数百、数千的量级，或者 在一些实施例中甚至更多片段。
[0126] 在一个或多个实施例中，可以借由沉积工艺形成多个片段506-1、506-2中的每一 个片段，沉积工艺诸如例如电镀工艺、化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等 离子体增强化学气相沉积（PECVD)工艺、高密度等离子体化学气相沉积（HDP-CVD)工艺、物 理气相沉积（PVD)工艺、和溅射工艺的至少一种，或者其它合适的沉积工艺。
[0127] 在一个或多个实施例中，可以根据图案化的沉积掩模来执行沉积工艺。
[0128] 例如，可以采用形成在至少一个键合焊盘304的背离芯片302的表面304a的至少 一部分之上的第一图案化的沉积掩模来形成第一片段506-1。根据实施例，可以通过在至少 一个键合焊盘304的背离芯片302的表面304a之上以及在芯片302的表面302a之上沉积 掩模材料、以及对掩模材料进行图案化以形成第一图案化的沉积掩模来形成第一图案化的 沉积掩模。在一个或多个实施例中，对掩模材料进行图案化可以包括或者可以由平版印刷 工艺（例如光刻工艺）构成。在一个或多个实施例中，可以在形成第一片段506-1之后移 除第一图案化的沉积掩模。
[0129] 在实施例中，可以采用形成在第一片段506-1的背离芯片302的表面506-la的至 少一部分之上的第二图案化的沉积掩模来形成多个柱306中的柱的第二片段506-2。根据 实施例，可以通过在第一片段506-1的表面506-la之上、在至少一个键合焊盘304的背离 芯片302的表面304a之上、以及在芯片302的表面302a之上沉积掩模材料，并且对掩模材 料进行图案化以形成第二图案化的沉积掩模来形成第二图案化的沉积掩模。在一个或多个 实施例中，对掩模材料进行图案化可以包括或者可以由平版印刷工艺（例如光刻工艺）构 成。在一个或多个实施例中，可以在形成第二片段506-a之后移除第二图案化的沉积掩模。
[0130] 如上所述，可以沿垂直于芯片302的表面302a的方向测量多个柱306中的柱的高 度H。在一个或多个实施例中，高度Η可以是相互层叠布置的多个片段506-1、506-2的总高 度。例如，在图5Α中，第一片段506-1可以具有高度Η1，而第二片段506-2可以具有高度 Η2。因此，如图5Α中所示柱306的高度Η可以被计算为相互层叠布置的多个片段506-1、 506-2的总高度，也即Η = Η1+Η2。
[0131] 如上所述，高度Η可以大于或等于约10 μ m，例如大于或等于约20 μ m，例如大于或 等于约30 μ m，例如大于或等于约40 μ m，例如在从约40 μ m至约100 μ m的范围内，例如在 从约40 μ m至约80 μ m的范围内，例如在从约40 μ m至约60 μ m的范围内，例如约50 μ m，但 是根据其它实施例其它数值也是可能的。
[0132] 在一个或多个实施例中，多个片段506-1、506_2中的每一个片段可以具有不同宽 度。例如，在图5A中，第一片段506-1可以具有宽度W1，而第二片段506-2可以具有宽度 W2〇
[0133] 如上结合图3A所述，多个柱306的柱宽度W可以被测量为沿垂直于高度Η的方向 的柱的最宽横向范围。在一个或多个实施例中，多个柱306的柱宽度W可以指代柱的最宽 部分的宽度，也即W = W1。
[0134] 在一个或多个实施例中，多个柱306的柱宽度W可以在从约5 μ m至约25 μ m的范 围内，例如在从约8 μ m至约25 μ m的范围内，例如在从约10 μ m至约25 μ m的范围内，例如 在从约12 μ m至约22 μ m的范围内，例如在从约12 μ m至约20 μ m的范围内，例如在从约 12 μ m至约18 μ m的范围内，例如在从约12 μ m至约17 μ m的范围内，例如约15 μ m，但是根 据其它实施例其它数值也是可能的。
[0135] 如上结合图3A所述，多个柱中的柱纵横比可以被计算为柱高度Η与柱宽度W的比 例，换言之H:W。根据实施例，如图5Α中所示包括多个片段506-U506-2的柱306的纵横比 (H:W)可以大于或等于约2,例如大于或等于约2. 5,例如大于或等于约3,例如大于或等于 约5,但是根据其它实施例其它数值也是可能的。
[0136] 在一个或多个实施例中，多个柱306中的柱的具有较小宽度的片段可以被布置为 比具有较大宽度的其它片段更远离芯片302。例如，如图5A中所示柱306的第一片段506-1 可以具有比至少一个柱306的第二片段506-2更大的宽度W1。因此，第二片段506-2可以 比第一片段506-1被布置为更远离芯片302。
[0137] 该装置的效果可以是分配了在多个柱306中横向力F1与压缩力F2的至少一个。 因此，一个或多个实施例的效果可以是减少芯片302与芯片外部的连接区域（例如其它芯 片的键合焊盘和/或衬底上的迹线，衬底例如芯片封装的衬底）之间互连的破损。一个或 多个实施例的效果可以是提高了芯片302与芯片外部的连接区域（例如其它芯片的键合焊 盘和/或衬底上的迹线，衬底例如芯片封装的衬底）之间互连的可靠性。
[0138] 图5B示出了根据各个实施例的芯片装置的截面图。
[0139] 如图5B所示，在视图501中，芯片302可以包括至少一个片段衬垫502,该片段衬 垫502形成在多个柱306中的柱的至少一对相邻片段506-U506-2之间（如图5B所示）。
[0140] 在一个或多个实施例中，可以借由沉积工艺形成片段衬垫502,沉积工艺诸如例如 电镀工艺、化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强化学气相沉积 (PECVD)工艺、高密度等离子体化学气相沉积（HDP-CVD)工艺、物理气相沉积（PVD)工艺、和 溅射工艺的至少一种，或者其它合适的沉积工艺。
[0141] 在一个或多个实施例中，片段衬垫502可以包括或者可以由金属或金属合金构 成。在一个或多个实施例中，金属可以包括选自金属组的至少一种金属，金属组包括：铜、 钛、钨、铝、铬和金，或者包含至少一种前述金属的合金。
[0142] 在一个或多个实施例中，多个柱306中的柱的高度Η可以包括片段衬垫502的厚 度（如图5Β所示）。
[0143] 如图5C所示，在视图503中，芯片302可以包括形成在芯片302的表面302a的至 少一部分上的芯片衬垫310。在一个或多个实施例中，芯片衬垫310可以插入在芯片302与 至少一个键合焊盘304之间（如图5C所示）。在该实施例中，在芯片302的表面302a上形 成至少一个键合焊盘304可以包括在芯片衬垫310上形成至少一个键合焊盘304。
[0144] 如上结合图5B所述，可以借由沉积工艺形成芯片衬垫310,沉积工艺诸如例如 电镀工艺、化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强化学气相沉积 (PECVD)工艺、高密度等离子体化学气相沉积（HDP-CVD)工艺、物理气相沉积（PVD)工艺、和 溅射工艺的至少一种，或者其它合适的沉积工艺。
[0145] 如图?所示，在视图505中，芯片装置可以包括柱衬垫312,该柱衬垫312形成在 至少一个键合焊盘304的背离芯片302的表面304a的至少一部分上。在一个或多个实施例 中，柱衬垫312可以插入在至少一个键合焊盘304与多个柱306的柱之间（如图?所示）。 在一个或多个实施例中，可以在至少一个键合焊盘304上形成多个柱306之前在至少一个 键合焊盘304上（例如在至少一个键合焊盘304的表面304a的至少一部分上）形成柱衬 垫。
[0146] 如上结合图3C所示，可以借由沉积工艺形成柱衬垫312,沉积工艺诸如例如电 镀工艺、化学气相沉积（CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强化学气相沉积 (PECVD)工艺、高密度等离子体化学气相沉积（HDP-CVD)工艺、物理气相沉积（PVD)工艺、和 溅射工艺的至少一种，或者其它合适的沉积工艺。
[0147] 图6示出了根据各个实施例的用于形成芯片装置的方法600。
[0148] 在一个或多个实施例中，用于形成芯片装置的方法600可以例如用于形成如图3A 至图3C、图4、以及图5A至图ro的至少一个中所示的芯片装置。
[0149] 在一个或多个实施例中，用于形成芯片装置的方法600可以包括：提供包括多个 电网的芯片，其中每个电网包括至少一个键合焊盘（在步骤602中）；以及在多个电网中的 大多数电网的至少一个键合焊盘上形成多个柱，其中多个柱可以被配置为将至少一个键合 焊盘连接至芯片外部的连接区域（在步骤604)中。
[0150] 方法600可以进一步包括将芯片组装至芯片外部的连接区域，其中多个电网中的 大多数电网可以包括芯片的电源网和信号网的中的大多数，以及其中多个柱可以形成在芯 片与芯片外部的连接区域之间的互连（在步骤606中）。换言之，电网可以包括芯片的电源 网和?目号网。
[0151] 应该注意的是在将芯片组装至芯片外部的连接区域（在步骤606中）之前以及在 形成多个柱之后（在步骤604中），可以执行光学测试和/或光学检测，例如以确保在多个 电网中的大多数电网的至少一个键合焊盘上形成所需尺寸的柱。
[0152] 图7示出了根据各个实施例的用于形成芯片装置的方法700。
[0153] 在一个或多个实施例中，用于形成芯片装置的方法700可以例如用于形成图3Α至 图3C、图4、以及图5Α至图?的至少一个中所示的芯片装置。
[0154] 在一个或多个实施例中，用于形成芯片装置的方法700可以包括：提供包括至少 一个键合焊盘的芯片（在步骤702中）；以及在至少一个键合焊盘上形成多个柱，其中多 个柱可以被配置为将至少一个键合焊盘连接至芯片外部的连接区域，以及其中多个柱中的 柱的高度与多个柱中的柱的最宽横向范围的宽度的比例可以大于或等于约2(在步骤704 中）。
[0155] 图8示出了根据各个实施例的芯片装置的截面图800。
[0156] 在图8中与图3A至图3C中相同的附图标记标识与图3A至图3C中相同或者相似 的元件。因此，在本文中不再赘述那些元件；参照以上描述。以下描述图8与图3A至图3C 之间的差异。
[0157] 如图8所示，芯片装置可以包括芯片302芯片302包括至少一个键合焊盘304,以 及形成在至少一个键合焊盘304上的多个柱306 ;芯片外部的连接区域828,包括形成在芯 片外部的连接区域828的背离芯片302的表面828b上的至少一个迹线832 ;以及形成在至 少一个迹线832的迹线上的多个导电互连837。
[0158] 如图8中所示的芯片外部的连接区域828可以例如等同于如图2中所示的芯片外 部的连接区域228。同样地，图8中所示的至少一个迹线832可以例如等同于图2中所示的 至少一个迹线232。类似地，图8中所示的多个导电互连834可以例如等同于图2中所示的 多个导电互连234。至少一个迹线832可以连接（例如借由至少一个过孔804)至形成在芯 片外部的连接区域828的面向芯片302的表面828a上的迹线802,如图8所示。
[0159] 如上所述，多个柱306中的柱的高度Η可以指代在芯片302与芯片外部的连接区 域828之间的互连的有效高度。例如，有效高度Η可以是形成在芯片302上柱306的高度 Η1与形成在芯片外部的连接区域上的互连（例如柱）的高度Η2的和。例如，Η = Η1+Η2。 换言之，可以通过在芯片外部的连接区域828的迹线802(例如焊区焊盘，例如暴露的焊区 焊盘）上引入互连830 (例如柱）而达到或者扩展多个柱306中的柱的有效高度H。在一些 示例中，形成在芯片302上的柱306的有效高度Η可以包括互连（例如焊料接合点）的高 度Hx，其中该互连可以例如设置在形成在芯片302上的柱306与形成在芯片外部的连接区 域上互连830(例如柱）之间。例如，Η = Η1+Η1+Ηχ。因此，可以使用芯片302与芯片外部 的连接区域828之间的互连的有效高度Η来计算数值与多个柱306中的柱的高度Η的比例， 也即Η = Η1+Η2或者H = Hl+Hl+Hx。在一个或多个实施例中，在芯片302与芯片外部的连 接区域828之间的互连的有效高度Η可以在大于或等于约30 μ m的范围内，例如大于或等 于约40 μ m，例如大于或等于约60 μ m，例如大于或等于约80 μ m，例如大于或等于约90 μ m， 例如约100 μ m。
[0160] 在一个或多个实施例中，多个导电互连834可以包括或者可以是选自互连的组的 至少一个互连，互连的组包括：焊料球，柱（例如电镀柱），凸块（例如柱头凸块），接线键 合，以及导电胶沉积物，但是根据其它实施例其它互连也是可能的。多个工艺可以使用焊料 沉积物，该焊料沉积物或者放置在柱上，在芯片外部区域上，或者在互连的两侧上。
[0161] 在一个或多个实施例中，至少一个迹线832的设计以及多个导电互连834中的导 电互连的设计可以分别类似于至少一个键合焊盘304的设计以及多个柱306中的至少一个 柱的设计。因此，由如图3A至图3C、图4、以及图5A至图?所示实施例所提供的效果可以 同样地适用于如图8所示的实施例。
[0162] 根据一个或多个实施例，可以提供一种芯片装置。在一个或多个实施例中，芯片装 置可以包括：包括至少一个键合焊盘的芯片；以及形成在至少一个键合焊盘上的多个柱， 其中多个柱可以被配置为将至少一个键合焊盘连接至芯片外部的连接区域。
[0163] 在一个或多个实施例中，至少一个键合焊盘可以包括输入/输出焊盘。
[0164] 在一个或多个实施例中，至少一个键合焊盘可以包括输入/输出信号线。
[0165] 在一个或多个实施例中，芯片可以包括或者可以是具有高引脚数目的芯片。
[0166] 在一个或多个实施例中，多个柱中的至少一个柱的高度与至少一个柱的最宽横向 范围的宽度之间的比例可以大于或等于约2。
[0167] 在一个或多个实施例中，多个柱中的至少一个柱的最宽横向范围的宽度可以在从 约5 μ m至约25 μ m的范围内。
[0168] 在一个或多个实施例中，多个柱中的至少一个柱的高度可以大于或等于约10 μ m。
[0169] 在一个或多个实施例中，至少一个键合焊盘的厚度可以在从约3μπι至约8μπι的 范围内。
[0170] 在一个或多个实施例中，至少一个键合焊盘的厚度与多个柱中的至少一个柱的最 宽横向范围的宽度之间的比例可以大于或等于约2。
[0171] 在一个或多个实施例中，多个柱中的至少一个柱可以包括相互层叠布置的多个片 段，其中多个片段中的每一个片段可以具有不同宽度。
[0172] 在一个或多个实施例中，具有至少一个柱的较小宽度的片段可以被布置为比至少 一个柱的具有较大宽度的其它片段更加远离芯片。
[0173] 在一个或多个实施例中，至少一个柱可以进一步包括形成在至少一个柱的至少一 对相邻片段之间的片段衬垫。
[0174] 在一个或多个实施例中，芯片可以进一步包括形成在芯片的表面上的芯片衬垫， 其中芯片的表面可以被配置为面向芯片外部的连接区域，以及其中芯片衬垫可以插入在芯 片与至少一个键合焊盘之间。
[0175] 在一个或多个实施例中，芯片布置可以进一步包括形成在至少一个键合焊盘的背 离芯片的表面的至少一部分上的柱衬垫，柱衬垫插入在至少一个键合焊盘与多个柱中的至 少一个柱之间。
[0176] 在一个或多个实施例中，芯片可以包括多个键合焊盘，其中多个柱可以形成在多 个键合焊盘上。
[0177] 在一个或多个实施例中，多个键合焊盘可以包括第一组键合焊盘以及第二组键合 焊盘，其中第一组键合焊盘可以包括被配置为承载输入/输出信号的至少一个键合焊盘， 以及其中第二组键合焊盘可以包括被配置为承载另一输入/输入信号的至少一个键合焊 盘。
[0178] 在一个或多个实施例中，第一组键合焊盘与第二组键合焊盘之间的焊盘节距可以 大于或等于约40 μ m。
[0179] 在一个或多个实施例中，第一组键合焊盘可以进一步包括多个键合焊盘。
[0180] 在一个或多个实施例中，在第一组键合焊盘中的一个键合焊盘与第一组键合焊盘 中的另一键合焊盘之间的焊盘节距可以小于或等于约50 μ m。
[0181] 在一个或多个实施例中，芯片装置可以进一步包括：芯片外部的连接区域，包括形 成在芯片外部的连接区域的背离芯片的表面上的至少一个迹线；以及多个导电互连，形成 在至少一个迹线上。
[0182] 在一个或多个实施例中，多个导电互连可以包括选自互连的组的至少一个互连， 互连的组包括：焊料球，柱，凸块，接线键合，以及导电胶沉积物。
[0183] 在一个或多个实施例中，多个导电互连中的至少一个导电互连的高度与至少一个 导电互连的最宽横向范围的宽度的比例可以大于或等于约2。
[0184] 在一个或多个实施例中，至少一个迹线的厚度与多个导电互连中的至少一个导电 互连的最宽横向范围的宽度的比例可以大于或等于约〇. 2。
[0185] 根据一个或多个实施例，可以提供一种芯片装置。在一个或多个实施例中，芯片装 置可以包括：包括至少一个输入/输出焊盘的芯片；以及形成在至少一个输入/输出焊盘 上的多个柱，其中多个柱可以被配置为将至少一个输入/输出焊盘连接至芯片外部的连接 区域。
[0186] 在一个或多个实施例中，多个柱中的柱的高度与多个柱中的柱的最宽横向范围的 宽度的比例可以大于或等于约2。
[0187] 在一个或多个实施例中，至少一个输入/输出焊盘的厚度与多个柱中的柱的最宽 横向范围的宽度的比例可以大于或等于约0. 2。
[0188] 根据一个或多个实施例，可以提供一种用于形成芯片装置的方法。在一个或多个 实施例中，方法可以包括：提供包括至少一个键合焊盘的芯片；以及在至少一个键合焊盘 上形成多个柱，其中多个柱可以被配置为将至少一个键合焊盘连接至芯片外部的连接区 域。
[0189] 根据一个或多个实施例，可以提供一种用于形成芯片装置的方法。在一个或多个 实施例中，方法可以包括：提供包括至少一个键合焊盘的芯片；以及在至少一个键合焊盘 上形成多个柱，其中多个柱可以被配置为将至少一个键合焊盘连接至芯片外部的连接区 域，以及其中多个柱中的柱的高度与多个柱中的柱的最宽横向范围的宽度的比例可以大于 或等于约2。
[0190] 在本文中所述的芯片装置或方法的一个的上下文中所述的各个示例和特征方面 可以类似地适用于在本文中所述的其它芯片装置或方法。
[0191] 尽管已经参照本公开的这些特征方面具体示出和描述了本公开的各个特征方面， 但是本领域技术人员应该理解的是可以不脱离由所附权利要求所限定的公开的精神和范 围而做出形式上和细节上的各种改变。公开的范围由此由所附权利要求所限定，并且因此 意在包括落入权利要求的等价形式的意义和范围内的所有改变。
【权利要求】
1. 一种芯片装置，包括： 芯片，包括多个电网，其中每个电网包括至少一个键合焊盘；以及 多个柱，形成在所述多个电网中的大多数电网的所述至少一个键合焊盘上， 其中，所述多个柱被配置用于将所述多个电网中的所述大多数电网的所述至少一个键 合焊盘连接至芯片外部的连接区域。
2. 根据权利要求1所述的芯片装置，其中，所述多个电网包括输入网或输出网以及电 源网。
3. 根据权利要求1所述的芯片装置，其中，所述芯片包括具有多个引脚的高引脚数目 芯片，其中所述多个引脚包括多个数字信号引脚或多个模拟信号引脚，并且其中所述高引 脚数目芯片包括至少一个电源网。
4. 根据权利要求1所述的芯片装置，其中，所述多个柱中的至少一个柱的高度与所述 至少一个柱的最宽横向范围的宽度的比大于或等于约2。
5. 根据权利要求1所述的芯片装置，其中，所述多个柱中的至少一个柱的最宽横向范 围的宽度在从约5μπι至约25μπι的范围内。
6. 根据权利要求1所述的芯片装置，其中，所述多个柱中的至少一个柱的高度大于或 等于约10 μ m。
7. 根据权利要求1所述的芯片装置，其中，所述至少一个键合焊盘的厚度在从约3μπι 至约8μπι的范围内。
8. 根据权利要求1所述的芯片装置，其中，所述至少一个键合焊盘的厚度与所述多个 柱中的至少一个柱的最宽横向范围的宽度的比大于或等于约0. 2。
9. 根据权利要求1所述的芯片装置，其中，所述多个柱中的至少一个柱包括相互层叠 布置的多个片段，并且其中所述多个片段中的每个片段具有不同宽度。
10. 根据权利要求9所述的芯片装置，其中，所述至少一个柱中的具有较小宽度的片段 被布置为比所述至少一个柱中的具有较大宽度的另一片段更加远离所述芯片。
11. 根据权利要求9所述的芯片装置，其中，所述至少一个柱进一步包括形成在所述至 少一个柱的至少一对相邻片段之间的片段衬垫。
12. 根据权利要求1所述的芯片装置，其中，所述芯片包括： 多个键合焊盘，其中所述多个柱形成在所述多个键合焊盘上，以及其中所述芯片外部 的连接区域是另一芯片。
13. 根据权利要求12所述的芯片装置，其中，所述多个键合焊盘包括第一组键合焊盘 以及第二组键合焊盘，其中所述第一组键合焊盘包括被配置用于承载一个输入/输出信号 的至少一个键合焊盘，并且其中所述第二组键合焊盘包括被配置用于承载另一输入/输出 信号的至少一个键合焊盘。
14. 根据权利要求13所述的芯片装置，其中，所述第一组中的键合焊盘与所述第二组 中的键合焊盘之间的焊盘节距大于或等于约40 μ m。
15. 根据权利要求13所述的芯片装置，其中，所述第一组键合焊盘进一步包括多个键 合焊盘。
16. 根据权利要求15所述的芯片装置，其中，所述第一组中的一个键合焊盘与所述第 一组中的另一键合焊盘之间的焊盘节距小于或等于约50 μ m。
17. 根据权利要求1所述的芯片装置，进一步包括： 芯片外部的连接区域，包括形成在所述芯片外部的连接区域的背离所述芯片的表面上 的至少一个迹线；以及 多个导电互连，形成在所述至少一个迹线上。
18. 根据权利要求17所述的芯片装置，其中，所述多个导电互连包括选自互连的组的 至少一个互连，所述组由以下项构成：焊料球、柱、凸块、接线键合以及导电胶沉积物。
19. 根据权利要求17所述的芯片装置，其中，所述多个导电互连中的至少一个导电互 连的高度与所述至少一个导电互连的最宽横向范围的宽度的比大于或等于约2。
20. 根据权利要求17所述的芯片装置，其中，所述至少一个迹线的厚度与所述多个导 电互连中的至少一个导电互连的最宽横向范围的宽度的比大于或等于约0. 2。
21. -种芯片装置，包括： 芯片，包括至少一个输入/输出焊盘；以及 多个柱，形成在所述至少一个输入/输出焊盘上， 其中，所述多个柱被配置用于将所述至少一个输入/输出焊盘连接至芯片外部的连接 区域。
22. 根据权利要求21所述的芯片装置，其中，所述多个柱中中的柱的高度与所述多个 柱中的柱的最宽横向范围的宽度的比大于或等于约2。
23. 根据权利要求22所述的芯片装置，其中，所述至少一个输入/输出焊盘的厚度与所 述多个柱中的柱的最宽横向范围的宽度的比大于或等于约〇. 2。
24. -种芯片装置，包括： 芯片，包括多个电网，其中每个电网包括至少一个键合焊盘； 多个柱，形成在所述多个电网中的大多数电网的所述至少一个键合焊盘上， 其中，所述至少一个键合焊盘的厚度与所述多个柱中的至少一个柱的最宽横向范围的 宽度的比大于或等于约0.2， 并且其中所述多个柱中的所述至少一个柱的高度与所述至少一个柱的最宽横向范围 的宽度的比大于或等于约2。
25. -种芯片装置，包括： 芯片，包括多个电网，其中每个电网包括至少一个键合焊盘； 至少一个柱，形成在所述至少一个键合焊盘上；以及 芯片外部的连接区域，包括电耦合至所述至少一个柱的接触焊盘， 其中，所述芯片的所述至少一个柱与所述芯片外部的连接区域的所述接触焊盘的总 高度与所述至少一个柱的宽度和所述接触焊盘的宽度中的较小者之间的比大于或等于约 2. 5〇
26. 根据权利要求25所述的芯片装置，其中，多个柱形成在所述至少一个键合焊盘上， 其中所述芯片外部的连接区域包括多个接触焊盘，以及其中所述多个接触焊盘中的大多数 接触焊盘电耦合至所述多个柱。
27. 根据权利要求25所述的芯片装置，其中，所述接触焊盘的高度与所述接触焊盘的 宽度的比大于或等于约1。
28. 根据权利要求25所述的芯片装置，其中，所述芯片外部的连接区域是另一芯片的 至少一部分。
29. 根据权利要求25所述的芯片装置，其中，所述芯片外部的连接区域是包括玻璃或 半导体材料的载体或插入件。
30. -种用于形成芯片装置的方法，包括： 提供包括多个电网的芯片，其中每个电网包括至少一个键合焊盘；以及 在所述多个电网中的大多数电网的至少一个键合焊盘上形成多个柱，其中所述多个电 网中的所述大多数电网的所述多个柱被配置用于将所述至少一个键合焊盘连接至芯片外 部的连接区域。
31. -种用于形成芯片装置的方法，包括： 提供包括至少一个键合焊盘的芯片；以及 在所述至少一个键合焊盘上形成多个柱，其中所述多个柱被配置用于将所述至少一个 键合焊盘连接至芯片外部的连接区域，并且其中所述多个柱中的柱的高度与所述多个柱中 的柱的最宽横向范围的宽度的比大于或等于约2。
【文档编号】H01L21/60GK104157623SQ201410198698
【公开日】2014年11月19日 申请日期:2014年5月12日 优先权日:2013年5月13日
【发明者】P·奥斯米茨, R·鲍尔, T·雅各布斯 申请人:英飞凌科技股份有限公司