具有增加的沟道外围的金属氧化物半导体(mos)器件及制造的方法

具有增加的沟道外围的金属氧化物半导体(mos)器件及制造的方法
【专利摘要】半导体器件包括设置在衬底上的漂移层。漂移层具有非平面表面，所述非平面表面具有平行于半导体器件的沟道的长度而定向的多个重复特征。此外，每一个重复特征具有比漂移层的剩余部分高的掺杂剂浓度。
【专利说明】具有增加的沟道外围的金属氧化物半导体(MOS)器件及制造的方法

【技术领域】
[0001]本文中公开的主题涉及金属氧化物半导体(MOS)控制的器件，诸如功率器件(例如，MOSFET、IGBT、IBT、EST 等等)。

【背景技术】
[0002]这部分意在向读者介绍可以与本公开内容的各种方面相关的技术的各种方面，所述本公开内容的各种方面在下面进行描述和/或要求保护。该讨论被认为是有助于向读者提供背景信息以促进对本公开内容的各种方面的更好的理解。因此，应当理解的是，这些综述就此而论被阅读，而不当作现有技术。
[0003]遍及现代电系统广泛地使用功率电子系统，以将电力从一个形式转换为另一个形式以供负载消耗。在该电力转换过程中，许多功率电子系统利用各种半导体器件和部件，诸如:晶闸管、二极管和各种类型的晶体管(例如，金属氧化物半导体场效应晶体管(M0SFET)、结型栅场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)和其它合适的晶体管)。
[0004]具体地对于高电压和/或高电流应用，利用宽带隙半导体(诸如:碳化硅(SiC)、氮化铝(A1N)、氮化镓(GaN)等等)的器件与对应的硅(Si)器件相比，在高温操作、降低的导通电阻和更小的管芯大小方面给予了许多优点。因此，宽带隙半导体器件将优点提供给电转换应用，所述电转换应用包括例如电力分布系统(例如，在输电网络中)、电力生成系统(例如，在太阳能和风力转换器中)以及消费者商品(例如，电动车辆、设备、电源等等)。然而，在SiC与Si材料系统之间的差异例如可以使对于Si工作良好的特定材料处理和结构性特征(例如，装置设计和/或制造过程)对于对应的SiC半导体器件是不合适的，并且反之亦然。因此，除了它们的利益以外，宽带隙半导体材料也呈现了在器件设计和制备期间的挑战。


【发明内容】

[0005]下面概述了在范围上与最初要求保护的主题相当的特定实施例。这些实施例不意在限制所要求保护的发明的范围，但这些实施例意在仅提供本发明的可能形式的简短概要。实际上，本公开内容可以包含可以类似于或不同于下面叙述的实施例的各种形式。
[0006]在一个实施例中，半导体器件包括设置在衬底上的漂移层。漂移层具有非平面表面，所述非平面表面具有平行于半导体器件的沟道的长度而定向的多个重复特征。此外，重复特征中的每一个特征具有比漂移层的剩余部分高的掺杂剂浓度。
[0007]在另一个实施例中，制造半导体器件的方法包括形成具有非平面表面的外延半导体层，其中非平面表面可以包括重复的三角形、矩形、圆形特征、或者其它合适的重复特征，其具有比外延半导体层的剩余部分高的掺杂。该方法包括:从外延半导体层的非平面表面的至少一部分形成非平面阱区域，以及从非平面阱区域的至少一部分形成非平面η+或ρ+区域。
[0008]在另一个实施例中，半导体器件包括具有厚度的漂移层，其中漂移层具有带有延伸一深度到漂移层中的多个沟槽特征的非平面表面。深度小于或等于漂移层的厚度的大约10%。该器件包括共形地设置在漂移层的非平面表面的至少一部分中的非平面P阱区域以及共形地设置在非平面P阱区域的至少一部分中的非平面η+区域。该器件也包括共形地设置在漂移层的至少一部分、P阱区域的一部分和η+区域的一部分上方的非平面介电层。该器件进一步包括共形地设置在非平面介电层的至少一部分上方的非平面栅极。

【专利附图】

【附图说明】
[0009]当参考附图阅读下面的详细描述时，本发明的这些和其它特征、方面和优点将变得更好理解，在所述附图中相同的字符表示遍及附图的相同的部分，其中:
图1是通常的平面MOSFET器件的示意图；
图2是图示了通常的MOSFET器件的各种区域的电阻的示意图；
图3是根据本方法的实施例的具有三角波器件轮廓的垂直非平面MOSFET器件的示意图；
图4是根据本方法的实施例的具有三角波器件轮廓的非平面横向MOSFET器件的示意图；
图5是根据本方法的实施例的具有方波器件轮廓的非平面MOSFET器件的示意图；
图6是根据本方法的实施例的具有正弦波器件轮廓的非平面MOSFET器件的示意图；图7是图示了对于平面SiC MOSFET器件、非平面SiC MOSFET器件的实施例的漏极特性的曲线图；
图8是图示了对于平面MOSFET器件和非平面MOSFET器件的实施例的反向电流-电压(IV)特性的曲线图；
图9是根据本方法的实施例的图3的MOSFET器件的横截面视图；
图10是具有更深的沟槽特征和(例如，与在ρ-/η-阱下方的漂移层的掺杂相比)在沟槽特征之间的漂移区域中的更高的掺杂的图3的MOSFET器件的实施例的横截面视图；
图11是根据本方法的实施例的图5的MOSFET器件的横截面视图；
图12是具有更深的沟槽特征和(例如，与在ρ-/η-阱下方的漂移层的掺杂相比)在沟槽特征之间的漂移区域中的更高的掺杂的图5的MOSFET器件的实施例的横截面视图；以及图13是图示了根据本方法的实施例的蜂巢状蜂窝器件设计的图解。

【具体实施方式】
[0010]下面将描述一个或多个特定实施例。为了提供对这些实施例的简明描述，不是实际实现的所有特征都在该说明书中进行了描述。应当理解的是，在任何这样的实际实现的开发中，如在任何工程或设计方案中，必须做出许多实现特定的决定以达到开发者的特定目标，诸如符合系统相关的和商业相关的约束，其可能从一个实现到另一个实现变化。此夕卜，应当理解的是，这样的开发努力可能是复杂的且耗费时间的，但对于具有该公开内容的好处的普通技术人员而言仍然将是设计、制备和制造的常规任务。
[0011 ] 当介绍本公开内容的各种实施例的元件时，冠词“一”、“一个”和“该”意在意味着存在元件中的一个或多个。术语“包括”、“包含”和“具有”意在是包含的且意味着可能存在除了列出的元件以外的附加的元件。此外，应当理解的是，对本公开内容的“一个实施例”或“实施例”的引用不意在被解释为排除也并入所叙述特征的附加的实施例的存在。
[0012]现代功率电子学的基本建造块中的一个是场效应晶体管(FET)器件。例如，图1图示了平面η沟道场效应晶体管的有源单元，即双扩散金属氧化物半导体场效应晶体管(DM0SFET)，下文中的MOSFET器件10。可以理解的是，为了更清楚地说明MOSFET器件10以及下面讨论的其它器件的特定部件，可以省略特定通常理解的设计元件(例如，顶部金属化、钝化、边缘终止等等)。图示的图1的MOSFET器件10包括在η型衬底层14下方的设置在器件的底部上的漏极接点12。在衬底层14上方设置η型漂移层16。在MOSFET器件10的表面附近，在源极接点22的下方设置ρ阱18 (例如，阱区域18)和η+区域20。此外，介电层24使栅极26与η+区域20和ρ阱18隔离。在操作期间，适当的栅极电压(例如，在MOSFET器件10的阈值电压处或超过MOSFET器件10的阈值电压)可以使反型层在沟道区域28中形成，其可以允许电流在源极接点22与漏极接点12之间流动。应当理解的是，沟道区域28可以一般由MOSFET器件的ρ阱区域18与栅极电介质24之间的界面来限定。因此，如下面进一步讨论的，沟道区域28的宽度或外围可以与MOSFET器件的表面面积成比例。
[0013]如图2所示，MOSFET器件10的各种区域均可以具有相关联的电阻，并且MOSFET器件10的总电阻(例如，导通状态电阻Rds(On))可以被表示为这些电阻中的每一个电阻的总和。例如，如图2所示，MOSFET器件10的导通状态电阻Rds(On)可以被近似为以下电阻的总和:电阻Rs 30 (例如，η+区域20的电阻和源极接点22的电阻)、电阻Reh 32 (例如，阱区域18的反型沟道电阻)、电阻Racx 34(例如，在栅极氧化物24与漂移层16位于阱区域18之间的部分之间的积累层的电阻)、电阻Rifet 36(例如，在阱区域18之间的颈部区域的电阻)、电阻Rdiift 38 (例如，漂移层16周围的电阻)以及电阻Rsub 40 (例如，衬底层14周围的电阻)。
[0014]为了降低MOSFET导电损耗，可以期望最小化MOSFET的一个或多个部件的电阻(例如，Rds (on))。如果MOSFET的沟道电阻是总MOSFET电阻的显著部分和/或MOSFET遭受低沟道迁移率，则MOSFET器件(例如，图1的MOSFET 10)的导通状态电阻(例如，Rds (on))可以变得显著并影响器件性能。因此，可以期望设计MOSFET器件，以便降低器件的导通状态电阻。此外，可以理解的是，一些MOSFET器件(例如，SiC MOSFET器件)一般具有比类似的硅MOSFET器件更低的反型层载流子迁移率(例如，更高的沟道电阻Reh 32)。因此，可以具体地期望通过最小化(例如，降低、限制或减少)MOSFET的沟道部件的电阻来设计具有更低导通状态电阻的MOSFET器件(例如，SiC MOSFET器件)。此外，如上面叙述的，SiC衬底可以使得能够进行可能难以实现Si衬底或对于Si衬底是不合适的器件制造技术。
[0015]因此，目前公开的是用于降低在MOS栅控和/或MOS控制的半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极型晶体管(IGBT)、绝缘基极MOS控制的晶闸管(IBMCT)、基极电阻MOS控制的晶闸管(BRT)等等)中的导通状态电阻的许多系统(例如，器件结构)和方法。如下面详细讨论的，目前的实施例使得能够进行带有增加的表面面积和增加的沟道宽度(例如，增加的沟道外围)的非平面半导体器件的制造，其使得能够进行较低电阻器件的生产。例如，如下面叙述的，目前公开的实施例包括半导体器件(例如，SiC器件)的示例，其包括提供例如类似正弦波、三角波、方波、锯齿波的器件轮廓的重复的沟槽特征。公开的器件实施例提供了每个器件(和每个管芯)的增加的有效表面面积，其除了降低沟道电阻以外减小了一个或多个接触电阻，并且也可以通过增加半导体器件的接触面积来改进热耗散。此外，如下面详细讨论的，该方法也可以可应用于蜂窝器件设计(例如，SiC蜂窝器件设计)(诸如方形或蜂巢状结构)以进一步降低沟道电阻和/或降低器件的总导通状态电阻(例如，Rds(on))。应当注意的是，尽管下面讨论的器件实施例被呈现为SiC器件，但是这些仅被提供为示例。在其它实施例中，半导体器件可以由硅(Si)、锗(Ge)、氮化铝(A1N)、氮化镓(GaN)、砷化镓(GaAs)、金刚石(C)或者不否定本方法的效果的任何其它半导体材料。
[0016]考虑到前述内容，图3是非平面SiC η沟道DM0SFET器件50(下文中的MOSFET器件50)的实施例的示意图。如同图1的MOSFET器件10，图3的MOSFET器件50包括在η型衬底层14下方的设置在器件的底部上的漏极接点12。在衬底层14上方设置η型漂移层16 (例如，外延SiC层)。在MOSFET器件50的表面附近，在源极接点22的下方设置阱区域18 (例如，ρ阱18)和η+区域20。此外，介电层24使栅极26与η+区域20和ρ阱18隔离。如本领域技术人员可以理解的，尽管图示的MOSFET器件50和下面讨论的其它MOSFET器件被图示并描述为具有特别的掺杂(例如，P阱18和η+区域20)，但是在其它实施例中，MOSFET器件的各种层可以以相反的样式进行掺杂(例如，利用η阱和ρ+区域)。
[0017]与图1的MOSFET器件10 (其中，器件被制造在平面表面上)不同，将图3所示的MOSFET器件50的表面轮廓52成形得像三角波，所述三角波具有重复的尖峰特征54和沟槽特征56。因此，漂移层16、ρ阱18、η+区域20、源极接点22、栅极电介质24和栅极26的表面均可以展示该三角波形状(例如，具有重复的尖峰54和沟槽56特征)。此外，MOSFET 50的沟道区域28 (例如，平行于重复的尖峰和沟槽特征54和56被定向)可以类似地展示该三角波形状，从而导致沟道区域28由于重复的尖峰54和沟槽56特征而具有增加的沟道宽度(例如，增加的沟道外围)。如上面叙述的，MOSFET器件50中的沟道区域28的该增加的宽度可以降低MOSFET器件50的一个或多个个别的电阻(例如，沟道电阻和/或在源极与η+区域18之间的接触电阻)，并且由此降低MOSFET器件50的导通状态电阻(例如，Rds (on))。
[0018]类似地，图4是非平面SiC横向MOSFET器件60 (下文中的LM0SFET器件60)的另一个实施例的示意图。如同图3的MOSFET器件50，图4的η沟道LM0SFET器件60包括在其上设置P型漂移层16的η或ρ型衬底层14。在LM0SFET器件60的表面附近，在源极接点22的下方设置第一 η阱62Α，同时在漏极接点64下方设置第二 η阱62Β。此外，介电层24使栅极26与η阱62Α和62Β隔离。在图示的LM0SFET器件60的操作期间，施加的超过器件阈值电压的栅极电压将引起在沟道区域66 (例如，在漂移层16与栅极氧化物24之间的界面处)中的导电沟道(例如，反型层)的形成，以使得能够进行在源极接点22与漏极接点64之间的电荷载流子的横向流动。
[0019]类似于图3的MOSFET器件50，图4所示的用于LM0SFET器件60的表面轮廓52被成形得像三角波，所述三角波具有重复的尖峰特征54和沟槽特征56。因此，漂移层16、η阱62Α和62Β、源极接点22、栅极电介质24、栅极26和漏极接点64的表面均可以展示该三角波形状(例如，具有重复的尖峰54和沟槽56特征)。此外，LM0SFET 60的沟道区域66 (例如，平行于重复的尖峰和沟槽特征54和56定向的)可以类似地展示该三角波形状，从而导致沟道区域66由于重复的尖峰54和沟槽56特征而具有增加的沟道宽度(例如，增加的沟道外围)。如上面叙述的，LM0SFET器件60中的沟道区域66的该增加的宽度可以降低LM0SFET器件60的一个或多个个别的电阻(例如，沟道电阻和/或在源极/漏极与η+区域18之间的接触电阻)，并且由此降低LMOSFET器件60的总导通状态电阻。
[0020]图5和6是具有非平面几何形状的MOSFET器件的实施例的示意图。特别是，图5图示了 SiC DM0SFET器件70 (下文中的MOSFET器件70)，其具有类似具有重复的矩形尖峰特征74和矩形沟槽特征76的方波的器件轮廓72。图6图示了 SiC DM0SFET器件80 (下文中的MOSFET器件80)，其具有类似具有重复的圆形尖峰特征84和圆形沟槽特征86的正弦波的器件轮廓82。可以理解的是，公开的器件轮廓(例如，器件轮廓52、72和82)仅被提供为非平面轮廓的示例，并且不意在是限制。此外，可以理解的是，图5和6中分别图示的MOSFET器件70和80可以包括如上面针对图1的MOSFET器件10叙述的许多对应器件特征(例如，漏极接点12、η型衬底14、η型漂移层16、ρ阱18、η+区域20、源极接点22、介电层24和栅极26)。
[0021]图5所示的MOSFET器件70的方波表面轮廓72将类似方波形状(例如，具有重复的尖峰特征74和沟槽特征72)给予漂移层16、ρ阱18、η+区域20、源极接点22、栅极电介质24和栅极26的表面。类似地，图6所示的MOSFET器件80的正弦波表面轮廓82将正弦波形状(例如，具有重复的尖峰特征84和沟槽特征86)给予漂移层16、ρ阱18、η+区域20、源极接点22、栅极电介质24和栅极26的表面。此外，MOSFET 70和80的沟道区域28(例如，分别平行于重复的尖峰特征74和84以及重复的沟槽特征76和86而被定向)可以由于重复的尖峰特征(例如，矩形尖峰特征74或圆形尖峰特征84)和沟槽特征(例如，矩形沟槽特征76或圆形尖峰特征86)而相对于平面器件具有增加的沟道宽度(例如，增加的沟道外围)。如上面叙述的，MOSFET器件70和80中的沟道区域28的该增加的宽度可以降低MOSFET器件70和80的一个或多个个别的电阻(例如，沟道电阻和/或在源极与η+区域18之间的接触电阻)，并且由此降低各自器件的导通状态电阻。
[0022]应当理解的是，常规的半导体制备技术(例如，光刻、离子注入、退火、化学气相沉积(CVD)、电介质沉积、栅极金属沉积、欧姆接触形成等等)可以用来制备非平面SiC MOSFET器件(例如，图3-6的MOSFET器件50、60、70和80)。例如，在特定实施例中，非平面SiC表面(例如，具有图3和4所示的三角波轮廓52，具有图5所示的方波轮廓72，或者具有图6所示的正弦波轮廓82)可以通过光刻掩模由湿刻蚀或干刻蚀来形成。因此，沟槽的形状可以例如通过刻蚀化学性质/条件、掩模材料(例如，与倾斜的刻蚀过程或锥形轮廓刻蚀方法一起使用的倾斜的抗蚀剂掩模)、和/或灰度光刻技术来进行控制。
[0023]图7和8展示了使用如通过数值模拟获得的不同的几何形状或定向所制造的MOSFET器件的特性的示例。模拟参数包括:3丨(:衬底、8\1016 cm—3的漂移层掺杂，I μ m的沟槽深度、2 μ m的沟槽间距、0.7 μ m的沟道长度，15cm2/V的反型层沟道迁移率。图7是用于比较的不同的MOSFET器件的漏极特性(例如，在大约20V的栅极电压处的漏极电流(Id)对源-漏电压(Vds))的曲线图120。如曲线图120所示，由线122表示的平面MOSFET器件(例如，图1的MOSFET器件10)具有比线124的斜率小的斜率，所述线124表示非平面MOSFET器件(例如，图3的MOSFET器件50)。例如，图3的非平面MOSFET器件50提供了图1的MOSFET器件10的表面面积的大约1.4倍大的表面面积，其将非平面MOSFET器件的总导通状态电阻Rds(on)减小了大约14%。
[0024]此外，图8是用于比较的不同的MOSFET器件的反向电流-电压(IV)特性(例如，漏极电流(Id)对源-漏电压)的曲线图130。如曲线图130所示，曲线132(其表示平面MOSFET器件(例如，图1的MOSFET器件10))展示了在特定电压处(例如，在大于大约1500V的Vds处)比曲线134 (其表示非平面MOSFET器件(例如，图3的MOSFET器件50))低的电流。因此，曲线130所示的反向IV特性一般指示与平面MOSFET器件(例如，图1的MOSFET器件10)相比的在针对非平面MOSFET器件(例如，图3的MOSFET器件50)的阻塞能力中的轻微降低。可以理解的是，对于特定情况，针对特定非平面MOSFET器件(例如，图3的MOSFET器件50)所观察的阻塞能力中的该降低可以排除在特定应用中的这样的非平面器件的使用。然而，也可以理解的是，在特定实施例(诸如分别具有缺少尖锐拐角的P阱18的图5和6的MOSFET器件70和80)中，图3所示的尖峰特征54和沟槽特征56可以使得阻塞能力能够可与平面MOSFET器件(例如，图1的MOSFET器件)比较。
[0025]考虑到前述内容，图9图示了沿着线10-10取得的图3所示的MOSFET器件50实施例的横截面视图。因此，图9所示的MOSFET器件50包括上面讨论的特征(例如，漏极接点12、衬底14、漂移层16、ρ阱18、η+区域(未示出)、介电层24和栅极26)。此外，图9图示了三角波器件轮廓52，其包括尖峰54和沟槽56。为了促进对器件轮廓52的各种尺寸的讨论，图9包括垂直点划线142和144，其一般相对于MOSFET器件50的底部面或漏极接点12正交。为了进一步促进讨论，图9也包括虚线146和148，其均分别沿着ρ阱18与漂移层16之间的界面的一部分追踪并从其延伸。
[0026]图9所示的点划线142和144限定了距离150，其可以被称为三角波器件轮廓52的波长或间距。即，在距离150上，MOSFET器件50的特定部件(例如，漂移层16、ρ阱区域18、η+区域(未示出)、栅极电介质24和栅极26)可以跃迁通过从沟槽特征56 (例如，局部最小值)通过尖峰特征54 (例如，局部最大值)并回到另一个沟槽特征56的完整循环。此外，图9图示了三角波器件轮廓52的角度152，其被图示为在ρ阱18与垂直点划线142之间延伸。图9也图示了两个距离154和156，其沿着漂移层16与ρ阱18之间的界面分别从虚线146和148延伸到不同的点，并且一般指示三角波器件轮廓52的幅度。尽管如图9所示，在特定的实施例中，距离154和156可以是相同的，但是在其它实施例中，距离154和156可以是不同的。可以理解的是，三角波器件轮廓52的特别的形状可以至少部分地取决于距离150、角度152、距离154和/或距离156。也可以理解的是，与图1所示的平面MOSFET器件10相比，图9所示的MOSFET器件50 —般提供了在导电沟道的外围的增加(例如，沟道区域28的增加的宽度)，其等于大约两倍的距离154 (或156)除以距离150 (例如，三角波器件轮廓52的波长或间距)。此外，在特定实施例中，图9所示的MOSFET器件50可以具有特定尺寸。例如，在特定实施例中，距离150 (例如，三角波器件轮廓52的波长或间距)可以大于或等于沟槽特征的深度158的总和的大约两倍。应当理解的是，沟槽特征56的深度158一般对应于插入的尖峰特征54的高度158，并且因此，可以在本文中可交换地使用沟槽深度和尖峰高度。
[0027]在特定实施例中，沟槽特征的深度158可以被选定来提供在导通状态电阻(例如，Rds(on))与阻塞能力(例如，阻塞电压(BV))之间的最佳折中。即，如果沟槽的深度158充分大，则沟槽特征56可能消耗漂移层16的厚度160的相当大的部分，其可能妨碍MOSFET器件50的阻塞能力。另一方面，如果漂移层16的厚度160充分大以在不妨碍MOSFET器件50的阻塞能力的情况下容纳更深的沟槽特征56，则MOSFET器件50的导通状态电阻Rds (on)可能由于更厚的漂移层16的增加的电阻而更大。因此，在特定实施例中，沟槽特征56的深度158可以小于或等于漂移层16的厚度160的大约10%，其可以在维持合适的阻塞能力的同时合适地提供低导通状态电阻(例如，Rds(On))。另外，也应当注意的是，尽管如上面和下面讨论的，垂直MOSFET 50可以用特别的尺寸和/或掺杂剂浓度来实现，但是在特定实施例中，图4的LMOSFET 60可以通过使用更多种类的尺寸(例如，任何合理的沟槽深度158)和/或掺杂剂浓度来实现。
[0028]如图10所示，其它方法可以用来使得能够有更深的沟槽特征56 (例如，具有更大深度158的沟槽特征56)。例如，图10图示了 MOSFET器件170，其是具有更深的沟槽特征56 (例如，对于沟槽特征56的深度158与漂移层16的厚度160之比的更大的值)的图9所示的MOSFET器件50的实施例。此外，MOSFET器件170在没有在导通状态电阻Rds(on)与阻塞能力之间进行折中的情况下达到这些更深的沟槽特征56。对于图示的实施例，更深的沟槽特征56通过在沟槽形成之前在MOSFET器件170的(例如，在每一个沟槽特征56之间的)每一个尖峰特征54内制备掺杂区域172 (例如，使用掺杂剂注入或外延生长)来实现。可以理解的是，由非平面几何形状(例如，MOSFET器件170的三角波器件轮廓52)提供的电场屏蔽可以使得能够进行在区域172中的更高的掺杂(例如，相对于漂移层16中的掺杂剂浓度)，而不负面地影响MOSFET器件170的阻塞性能。
[0029]例如，在特定实施例中，可以基于临界电荷Qra确定区域172中的掺杂剂浓度(例如，以立方厘米倒数(Ι/cm3)为单位)，所述临界电荷Qra可以由以下方程式来计算:Qra=Ec* ε ;其中Ε。是半导体在击穿之前可以经受住的最大电场，并且其中ε是半导体材料的绝对介电常数(例如，对于SiC的lX1013cm_2)。因此，在特定实施例中，如图10所示，掺杂剂浓度可以小于或等于大约:两倍的临界电荷(例如，2Qra)除以距离155 (例如，尖峰特征54的宽度、在沿着尖峰特征54的侧壁放置的阱区域之间的距离)。在特定实施例中，因为距离155可以随着沟槽深度158而变化，所以在阱区域之间的掺杂浓度N可以因此基于以下关系式变化:N< 2Q。/(距离155)。因此，可以理解的是，在特定实施例中，通过利用制备期间的特别的MOSFET器件尺寸(例如，距离150、154、156、158、160和角度152)和(例如，在漂移层16和掺杂区域172中的)掺杂，可以达到更深的沟槽特征56，这可以在不牺牲器件的阻塞能力的情况下使得能够降低器件电阻(例如，减小的沟道电阻)。
[0030]图11是沿着线12-12取得的图5所示的MOSFET器件70实施例的横截面视图。因此，图11所示的MOSFET器件70包括上面讨论的特征(例如，漏极接点12、衬底14、漂移层16,ρ阱18、n+区域(未示出)、介电层24和栅极26)。此外，图11图示了方波器件轮廓72，其包括矩形尖峰74和矩形沟槽76。为了便于对器件轮廓72的各种尺寸的讨论，图11包括垂直点划线182和184，其一般相对于MOSFET器件70的底部面或漏极接点12正交。为了进一步便于讨论，图11也包括垂直虚线186和188 (例如，平行于MOSFET 70的底部面或漏极接点12)，其均分别沿着ρ阱18与介电层24之间的水平界面追踪并从其延伸。
[0031]图11所示的点划线182和184限定了距离190，其可以被称为方波器件轮廓72的间距或波长。即，在距离190上，MOSFET器件70的特定部件(例如，漂移层16、p阱区域18、η+区域(未示出)、栅极电介质24和栅极26)可以跃迁通过从尖峰特征74 (例如，局部最大值)通过沟槽特征76 (例如，局部最小值)并回到另一个尖峰特征74的完整循环。此外，图11图示了方波器件轮廓72的角度192，其被图示为在ρ阱18与垂直点划线142之间延伸，并且可以是大约90°。可以理解的是，在特定实施例中，倘若梯形沟槽设计，角度192可以大于90°。图11也图示了距离194，其在虚线186与188之间延伸，并且一般指示方波器件轮廓72的沟槽深度。应当理解的是，沟槽特征76的深度194 一般对应于居间的尖峰特征74的高度194，并且因此可以在本文中可交换地使用沟槽深度和尖峰高度。可以理解的是，方波器件轮廓72的特别的形状可以至少部分地取决于距离190、角度192、和/或距离194。也可以理解的是，与图1所示的平面MOSFET器件10相比，图11所示的MOSFET器件70 一般提供了大约(2a+b)/b的在导电沟道的外围的增加(例如，沟道区域28的增加的宽度)，其中a是距离194且b是距离190。
[0032]此外，在特定实施例中，图11所示的MOSFET器件70可以具有特定尺寸。例如，在特定实施例中，距离190 (例如，方波器件轮廓72的波长或间距)可以大于或等于大约ρ阱18和耗尽层区域的深度196的总和的两倍。
[0033]在特定实施例中，沟槽深度194可以被选定来提供在导通状态电阻Rds(on)与阻塞能力之间的最佳折中。即，如果沟槽深度194充分大，则沟槽特征76可能消耗漂移层16的厚度198的相当大的部分，其可能妨碍MOSFET器件70的阻塞能力(例如，BV)。另一方面，如果漂移层16的厚度198充分大以在不妨碍MOSFET器件70的阻塞能力的情况下容纳更深的P阱18，则MOSFET器件70的导通状态电阻Rds (on)可能由于更厚的漂移层16的增加的电阻而更大。因此，在特定实施例中，P阱18的深度196可以小于或等于漂移层16的厚度198的大约10%，其可以在维持合适的阻塞能力的同时合适地提供低导通状态电阻。
[0034]如图12所示，其它方法可以用来使得能够有更深的矩形沟槽特征76 (例如，具有更大深度196的ρ阱18)。例如，图12图示了 MOSFET器件200，其是具有更深的矩形沟槽特征76 (例如，对于ρ阱的深度196与漂移层16的厚度198之比的更大的值)的图11所示的MOSFET器件70的实施例。此外，MOSFET器件200在没有在导通状态电阻与阻塞能力之间进行折中的情况下达到这些更深的沟槽特征76。即，对于图示的实施例，更深的沟槽特征76 (例如，更深地延伸到漂移层16中的ρ阱18)通过(例如，在沟槽形成之前)在MOSFET器件200的(例如，在每一个矩形沟槽特征76之间的)每一个矩形尖峰特征74内制备掺杂区域202来实现。可以理解的是，由非平面几何形状(例如，MOSFET器件200的方波器件轮廓72)提供的电场屏蔽可以使得能够进行在区域202中的更高的掺杂(相对于漂移层16中的掺杂剂浓度)，而不负面地影响MOSFET器件200的阻塞性能。例如，在特定实施例中，可以基于临界电荷Qra确定区域202中的掺杂剂浓度(例如，以每立方厘米(l/cm_3)为单位)，所述临界电荷Qra可以由以下方程式来计算:Qra= Ec* ε ;其中Ε。是半导体在击穿之前可以经受住的最大电场，并且其中ε是半导体材料的绝对介电常数(例如，对于SiC的2X1013cm_2)。因此，在特定实施例中，如图11所示，掺杂剂浓度可以小于或等于大约:两倍的临界电荷(例如，2Qra)除以距离187 (例如，尖峰特征74的宽度、在尖峰特征74的侧壁上放置的阱区域之间的距离)。因此，可以理解的是，在特定实施例中，通过利用制备期间的特别的MOSFET器件尺寸(例如，距离190、194、196、198和角度192)和(例如，在漂移层16和掺杂区域202中的)掺杂，可以达到更深的矩形沟槽特征76，其可以在不牺牲器件的阻塞能力的情况下使得能够降低器件电阻(例如，增加沟道迁移率、降低的导通状态电阻)。
[0035]也应当理解的是，上面叙述的方法也可应用于蜂窝结构(例如，三角形、方形、蜂巢状等等)。例如，图13图示了六边形蜂窝设计210的自顶向下视图，其包括MOSFET有源区212的示例。在图示的MOSFET器件212的制备期间，同时地制备(由线216指示的)同样的沟槽特征，使得定向的每一个沟槽正交于沟道外围。每个单元侧的沟槽的数量取决于单元大小和沟槽间距。
[0036]本方法的技术效果包括降低半导体器件(例如，M0SFET、IGBT和其它合适的半导体器件)中的器件电阻。本实施例包括非平面半导体器件(例如，SiC器件)，其提供每个器件的增加的表面面积和增加的沟道宽度(例如，增加的沟道外围)，这使得能够生产更低电阻的SiC器件。公开的器件实施例提供了每个管芯面积的增加的有效表面面积，其除了降低沟道电阻以外可以通过增加在SiC器件结构中的界面处的接触面积来减小一个或多个接触电阻。此外，该方法也可应用于蜂窝SiC器件设计(诸如蜂巢状结构)以改进沟道导电和/或降低导通状态电阻。
[0037]该撰写的说明书使用示例来公开本发明(包括最好的模式)，并且也使得任何本领域技术人员能够实践本发明(包括制作和使用任何器件或系统，以及执行任何并入的方法)。本发明的可以取得专利的范围由权利要求限定，并且可以包括对于本领域技术人员而言出现的其它示例。如果这样的其它示例具有与权利要求的字面语言没有差异的结构性元件，或者如果它们包括具有与权利要求的字面语言的无实质差异的等同结构性元件，则这样的其它示例意在为在权利要求的范围内。
[0038]实施例:
本发明的实施例1提供了一种半导体器件，包括:
漂移层，被设置在衬底上，其中所述漂移层包括非平面表面，所述非平面表面包括平行于所述半导体器件的沟道的长度而定向的多个重复特征，并且其中，所述重复特征中的每一个特征具有比所述漂移层的剩余部分高的掺杂剂浓度。
[0039]实施例2是根据实施例1所述的器件，进一步包括沿着所述漂移层的所述非平面表面的一部分共形地设置的非平面阱区域。
[0040]实施例3根据实施例2所述的器件，其中所述多个重复特征中的每一个的高度小于或等于所述漂移层的厚度的大约10%。
[0041]实施例4根据实施例2所述的器件，进一步包括在所述非平面阱区域的至少一部分上方共形地设置的非平面源极接点。
[0042]实施例5根据实施例2所述的器件，进一步包括沿着所述漂移层的所述非平面表面的第二部分共形地设置的第二非平面阱区域，并且包括在所述第二非平面阱区域的至少一部分上方共形地设置的非平面漏极接点。
[0043]实施例6是根据实施例2所述的器件，进一步包括在所述漂移层的至少一部分和所述阱区域的一部分上方共形地设置的非平面介电层，以及在所述非平面介电层的至少一部分上方共形地设置的非平面栅极。
[0044]实施例7是根据实施例1所述的器件，其中所述漂移层包括碳化硅(SiC)漂移层。
[0045]实施例8是根据实施例1所述的器件，其中所述重复特征包括重复的三角形尖峰特征。
[0046]实施例9是根据实施例8所述的器件，其中所述重复的三角形尖峰特征提供了在所述沟道的宽度中的增加，其等于大约2a/b，其中a是所述重复的三角形尖峰特征的一侧的长度，并且其中b是所述重复的三角形尖峰特征的底部的长度或者所述重复的三角形尖峰特征的间距。
[0047]实施例10是根据实施例1所述的器件，其中所述重复特征包括重复的矩形或梯形尖峰特征。
[0048]实施例11是根据实施例10所述的器件，其中所述重复的矩形尖峰特征提供了在所述沟道区域的宽度中的增加，其等于大约(2a+b)/b，其中a是所述重复的矩形尖峰特征的高度，并且其中b是所述重复的矩形尖峰特征的间距。
[0049]实施例12是根据实施例1所述的器件，其中所述重复特征中的所述掺杂剂浓度小于或等于大约两倍的所述漂移层的临界电荷除以所述重复特征的宽度。
[0050]实施例13是根据实施例1所述的器件，其中所述半导体器件是具有三角形、方形或蜂巢状蜂窝设计的蜂窝半导体器件。
[0051]实施例14提供了一种制造半导体器件的方法，包括:
形成具有非平面表面的外延半导体层，其中所述非平面表面包括多个重复的三角形、矩形或圆形特征，其具有比所述外延半导体层的剩余部分高的掺杂；
从所述外延半导体层的所述非平面表面的至少一部分形成非平面阱区域；以及从所述非平面阱区域的至少一部分形成非平面η+或ρ+区域。
[0052]实施例15是根据实施例14所述的方法，进一步包括:
在所述外延半导体层的至少一部分上方共形地沉积非平面介电层；以及在所述非平面介电层的至少一部分上方共形地沉积非平面栅极。
[0053]实施例16是根据实施例14所述的方法，其中通过使用倾斜的抗蚀剂掩模技术、灰度光刻技术或其组合来形成具有非平面表面的所述外延半导体层。
[0054]实施例17是根据实施例14所述的方法，其中形成所述外延半导体层包括形成所述重复的三角形、矩形或圆形特征，其中掺杂剂浓度小于或等于大约两倍的所述外延半导体层的临界电荷除以所述重复的三角形、矩形或圆形特征的宽度。
[0055]实施例18是根据实施例14所述的方法，其中形成所述外延半导体层、形成所述非平面阱区域和形成所述非平面η+或ρ+区域均包括使用离子注入以变更所述外延半导体层的各自部分中的掺杂剂浓度。
[0056]实施例19提供了一种半导体器件，包括:
具有厚度的漂移层，其中所述漂移层包括具有延伸一深度到所述漂移层中的多个沟槽特征的非平面表面，并且其中所述深度小于或等于所述漂移层的所述厚度的大约10% ；共形地设置在所述漂移层的所述非平面表面的至少一部分中的非平面P阱区域；
共形地设置在所述非平面P阱区域的至少一部分中的非平面η+区域；
共形地设置在所述漂移层的至少一部分、所述P阱区域的一部分和所述η+区域的一部分上方的非平面介电层；以及
共形地设置在所述非平面介电层的至少一部分上方的非平面栅极。
[0057]实施例20是根据实施例19所述的器件，其中在所述多个沟槽特征中的每一个沟槽特征之间设置的所述漂移层的一部分的掺杂剂浓度高于所述漂移层的剩余部分中的掺杂剂浓度，并且小于或等于大约两倍的所述漂移层的临界电荷除以所述重复特征的宽度。
[0058]实施例21是根据实施例19所述的器件，其中所述漂移层包括硅(Si)、碳化硅(SiC)、氮化铝(Α1Ν)、氮化镓(GaN)、砷化镓(GaAs)、金刚石(C)或者锗(Ge)漂移层。
【权利要求】
1.一种半导体器件,包括: 漂移层，被设置在衬底上，其中所述漂移层包括非平面表面，所述非平面表面包括平行于所述半导体器件的沟道的长度而定向的多个重复特征，并且其中，所述重复特征中的每一个特征具有比所述漂移层的剩余部分高的掺杂剂浓度。
2.权利要求1所述的器件，进一步包括沿着所述漂移层的所述非平面表面的一部分共形地设置的非平面阱区域。
3.权利要求2所述的器件，其中所述多个重复特征中的每一个的高度小于或等于所述漂移层的厚度的大约10%。
4.权利要求2所述的器件，进一步包括在所述非平面阱区域的至少一部分上方共形地设置的非平面源极接点。
5.权利要求2所述的器件，进一步包括沿着所述漂移层的所述非平面表面的第二部分共形地设置的第二非平面阱区域，并且包括在所述第二非平面阱区域的至少一部分上方共形地设置的非平面漏极接点。
6.权利要求2所述的器件，进一步包括在所述漂移层的至少一部分和所述阱区域的一部分上方共形地设置的非平面介电层，以及在所述非平面介电层的至少一部分上方共形地设置的非平面栅极。
7.权利要求1所述的器件，其中所述漂移层包括碳化硅(SiC)漂移层。
8.权利要求1所述的器件，其中所述重复特征包括重复的三角形尖峰特征。
9.权利要求8所述的器件，其中所述重复的三角形尖峰特征提供了在所述沟道的宽度中的增加，其等于大约2a/b，其中a是所述重复的三角形尖峰特征的一侧的长度，并且其中b是所述重复的三角形尖峰特征的底部的长度或者所述重复的三角形尖峰特征的间距。
10.权利要求1所述的器件，其中所述重复特征包括重复的矩形或梯形尖峰特征。
【文档编号】H01L21/336GK104282758SQ201410310922
【公开日】2015年1月14日 申请日期:2014年7月2日 优先权日:2013年7月2日
【发明者】A.V.博罗特尼科夫, P.A.罗西 申请人:通用电气公司