具有掩埋栅极电极结构的半导体器件制造方法及半导体器件的制作方法
【专利摘要】公开了一种具有掩埋栅极电极结构的半导体器件制造方法及半导体器件。一种制造半导体器件的方法，包括：将至少第一沟槽图案和第二沟槽图案从第一表面引入到半导体衬底中。包括所述半导体衬底的部分的阵列隔离区域分离所述第一沟槽图案和第二沟槽图案。至少所述第一沟槽图案包括阵列沟槽以及在结构上与所述阵列沟槽连接的接触沟槽。在距所述第一表面一定距离处，在所述第一沟槽图案和第二沟槽图案的下区段中提供掩埋栅极电极结构。在所述第一表面与所述接触沟槽中的所述栅极电极结构之间提供连接插入物。可以可靠地分离同一半导体部分中所集成的半导体开关器件的栅极电极，并且可以通过成本有效的方式有效地连接内部栅极电极。
【专利说明】具有掩埋栅极电极结构的半导体器件制造方法及半导体器件
【技术领域】
[0001]本发明涉及制造具有掩埋栅极电极结构的半导体器件的方法及半导体器件。
【背景技术】
[0002]功率半导体器件(比如MOSFET (金属氧化物半导体场效应晶体管))被设计为在阻断模式下维持高击穿电压，并且在导电模式下提供低的开态电阻。功率半导体器件因此通常包括在电压受控主体/沟道区域与漏极区域之间的漂移区域。增加漂移区带的长度增加了电压阻断能力，但同时增加了开态电阻。功率半导体器件可以把被以串行、并行或其它配置布置的两个或更多个晶体管集成在同一半导体管芯中以实现特定功能和/或获得特定器件特性。想要提供可靠的半导体器件和提供简单并且成本有效的制造处理的方法。
【发明内容】
[0003]根据实施例，一种制造半导体器件的方法，包括:将至少第一沟槽图案和第二沟槽图案从第一表面引入到半导体衬底中。包括所述半导体衬底的部分的阵列隔离区域分离所述第一沟槽图案和第二沟槽图案。至少所述第一沟槽图案包括阵列沟槽以及在结构上与所述阵列沟槽连接的接触沟槽。距所述第一表面一定距离，在所述第一沟槽图案和第二沟槽图案的下区段中提供掩埋栅极电极结构。在所述第一表面与所述接触沟槽中的所述栅极电极结构之间提供连接插入物。
[0004]根据另一实施例，半导体器件包括:第一栅极电极结构和第二栅极电极结构，掩埋在半导体部分中。所述第一栅极电极结构包括在晶体管单元的第一单元阵列内部所布置的阵列条带以及在所述第一单元阵列外部的接触条带。所述接触条带在结构上与所述阵列条带连接。所述第二栅极电极结构包括在晶体管单元的第二单元阵列内部的阵列条带。所述半导体部分的阵列隔离区域分离所述第一栅极电极结构和所述第二栅极电极结构。连接插入物在所述半导体部分的第一表面与所述第一栅极电极结构的接触条带之间延伸。
[0005]另一实施例提及一种具有有源漂移区带的功率半导体器件。所述功率半导体器件包括:第一栅极电极结构和第二栅极电极结构，其被掩埋在半导体部分中。所述第一栅极电极结构包括在晶体管单元的第一单元阵列内部的阵列条带以及在所述第一单元阵列外部的接触条带。所述接触条带在结构上与所述阵列条带连接。所述第二栅极电极结构包括在晶体管单元的第二单元阵列内部的阵列条带。所述半导体部分的阵列隔离区域分离所述第一栅极电极结构和所述第二栅极电极结构。连接插入物在所述半导体部分的第一表面与所述接触条带之间延伸。连接布线直接邻接所述第二单元阵列中的所述晶体管单元的有源半导体区和所述连接插入物。
[0006]在阅读以下详细描述并且查看随附附图时，本领域技术人员将认识到附加的特征和优点。
【专利附图】
【附图说明】
[0007]随附的附图被包括以提供本公开的进一步理解，并且附图被并入在本说明书中并构成本说明书的一部分。附图图解本公开的实施例，并且连同描述一起用来解释本公开的原理。由于通过参照以下详细描述其它实施例以及意图的优点变得更好理解，因此它们将容易被领会。
[0008]图1A是半导体衬底的部分的示意性透视图，用于图解根据实施例的、在将沟槽图案引入到半导体衬底中之后依赖于用于提供自对准栅极连接的不同沟槽宽度来制造半导体器件的方法。
[0009]图1B是在使被沉积的栅极材料凹陷到沟槽图案中之后沿着直线A-B-C的图1A的半导体衬底部分的示意性截面图。
[0010]图1C是在沉积介电填充材料之后沿着直线A-B-C的图1A的半导体衬底部分的示意性截面图。
[0011]图1D是在对所沉积的形成连接插入物的另外的导电材料进行平面化之后图1C的半导体衬底部分的示意性截面图。
[0012]图1E是在提供分离结构和连接布线之后图1D的半导体衬底部分的示意性透视图。
[0013]图2A是根据实施例的集成了增强型IGFET(绝缘栅场效应晶体管)和耗尽型IGFET的半导体器件的示意电路图。
[0014]图2B是图2A的半导体器件的部分的示意性平面图。
[0015]图2C是沿着直线A-B-C的图2B的半导体器件的示意性截面图。
[0016]图3A是半导体衬底的部分的示意性透视图，用于示图解根据实施例的、在提供凹陷掩模之后依赖于用于提供自对准栅极连接的凹陷掩模来制造半导体器件的方法。
[0017]图3B是在使栅极材料的暴露部分凹陷并且提供填充结构之后图3A的半导体衬底部分的示意性截面图。
[0018]图3C是在与图3B的截面平面平行的平面中图3B的半导体衬底部分的部分截面图。
[0019]图4是根据图3A至图3C的方法所制造的半导体器件的部分的截面图。
[0020]图5A是ADZFET (有源漂移区带场效应晶体管)的电路图。
[0021]图5B是根据本发明另一实施例的图5A的ADZFET的布线平面的平面图。
【具体实施方式】
[0022]在以下详细描述中，参照形成在此的一部分的随附的附图，并且在附图中以图解的方式示出其中可以实践本公开的具体实施例。应理解可以利用其它实施例，并且可以在不脱离本发明的范围的情况下作出结构或逻辑改变。例如，针对一个实施例图解或描述的特征可以用于其它实施例或与其它实施例结合，以得到另一实施例。意图由本公开包括这样的修改和变形。使用具体的语言来描述示例，示例不应被解释为限制所附权利要求的范围。附图并非成比例并且仅用于例示的目的。为了清楚，如果没有另外声明，则在不同附图中通过对应的参考标号来指定相同或相似要素。
[0023]术语“具有”、“包含”、“包括”、“含有”等是开放式的，并且这些术语指示所声明的结构、要素或特征的存在性，而并非意图排除附加要素或特征的存在性。数量词和代词“一个”、“某个”以及“这个”意图包括复数以及单数，除非上下文另外清楚指示。
[0024]术语“电连接”描述电连接的元件之间的恒定低欧姆连接，例如所关注的各元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦接”包括可以在电耦接的各元件(例如临时在第一状态下提供低欧姆连接而在第二状态下提供高欧姆电解耦的元件)之间存在的被适配为用于信号传输的一个或更多个的(多个)中间元件。
[0025]各图通过在掺杂类型“η”或“p”旁边指示“ + ”或来图解相对掺杂浓度。例如，“η_”意味着比“η”掺杂区域的掺杂浓度更低的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0026]图1A至图1E所图解的方法依赖于如下的半导体衬底500a:该半导体衬底500a包含单晶半导体材料的半导体层100a，或者由单晶半导体材料的半导体层10a构成。通过示例的方式，单晶半导体材料可以是娃S1、碳化娃SiC、锗Ge、娃锗晶体SiGe、氮化镓GaN或砷化镓GaAs。例如，半导体衬底500a可以是硅晶片。可以从半导体衬底500a获得多个相同的半导体管芯。
[0027]半导体层10a具有平坦第一表面101以及与第一表面101平行的平坦第二表面102。第一表面101和第二表面102的法线限定垂直方向，并且与垂直方向正交的方向是横向方向。
[0028]至少将第一沟槽图案410和第二沟槽图案420从第一表面101引入到半导体衬底500a中。可以例如与第一沟槽图案410和第二沟槽图案420同期地在半导体衬底500a的其它部分中形成另外的沟槽图案。由半导体衬底500a的一部分构成或至少包括半导体衬底500a的一部分的阵列隔离区域490将第一沟槽图案410和第二沟槽图案420在空间上彼此分离。另外的阵列隔离区域490可以将第一沟槽图案410和/或第二沟槽图案420与一个或更多个另外的沟槽图案和/或一些或所有另外的沟槽图案在空间上彼此分离。沟槽图案410、420中的每一个以及另外的沟槽图案可以在横向方向上完全地由阵列隔离区域490包围，其中，每个阵列隔离区域490包围沟槽图案中的一个单个图案。
[0029]第一沟槽图案410和第二沟槽图案420包括阵列沟槽411。至少第一沟槽图案410包括至少一个接触沟槽413，至少一个接触沟槽413在结构上与第一沟槽图案410的阵列沟槽411连接。
[0030]例如，掩模层可以沉积在第一表面101上，并且通过光刻手段被图案化，以生成具有与第一沟槽图案410和第二沟槽图案420的沟槽对应的第一表面101的掩模开孔暴露部分的蚀刻掩模。主要各向异性蚀刻(predominantly anisotropic etch)去除在蚀刻掩模中的掩模开孔的垂直投影中的半导体层10a的半导体材料。
[0031]图1A示出第一沟槽图案410和第二沟槽图案420以及将第一沟槽图案410和第二沟槽图案420彼此分离的阵列隔离区域490。阵列沟槽411可以是平行条带，其中，在相邻的阵列沟槽411之间形成半导体翅片418。阵列沟槽411可以具有相等的宽度，并且可以以20nm至500nm之间(例如150nm至250nm之间)的中心到中心距离(间距)而相等地间隔开。例如，宽度dl可以是宽度d3的至少两倍。沟槽图案410、420中的每一个可以限定一个或更多个半导体翅片418 (例如一千个或更多个半导体翅片418)。
[0032]第一沟槽图案410的阵列沟槽411被分配给第一开关器件，并且被形成于第一单元区441内。第二沟槽图案420的阵列沟槽411被分配给第二开关器件，并且被形成于第二单元区442内。另外的沟槽图案的阵列沟槽可以被分配给另外的开关器件。一个、两个或更多个在与阵列沟槽411相交的横向方向上延伸的辅助沟槽414可以将同一沟槽图案410、420的阵列沟槽411彼此连接。
[0033]在第一单元区441外部的接触区449中形成接触沟槽413。接触沟槽413可以与阵列沟槽411垂直或平行地行进，并且可以直接邻接或可以不直接邻接单元区441。根据所图解的实施例，接触沟槽413与第一单元区441间隔开，并且一个、两个或更多个间隔壁沟槽412在结构上将接触沟槽413与阵列沟槽411和/或辅助沟槽414中的一个或更多个连接。接触沟槽413的宽度d2大于最宽阵列沟槽411的宽度dl。第二沟槽图案420和/或另外的沟槽图案分别可以包括或可以不包括另外的接触沟槽。
[0034]沿着可以与阵列沟槽411沿其延伸的方向正交的第一横向方向来布置第一沟槽图案410和第二沟槽图案420。可以沿着第一横向方向在第一沟槽图案410的投影中布置第二沟槽图案420。例如，可以沿着同一横向轴布置单元区441、442。可以沿着同一横向轴形成另外的沟槽图案，另外的沟槽图案在结构上与第一沟槽图案410和第二沟槽图案420断开连接。
[0035]参照图1B，可以在半导体层10a的暴露半导体材料上形成栅极介电层205。形成栅极介电层205a可以包括:热氧化半导体层10a的半导体材料，或沉积介电材料(例如硅氧化物)，或者包括这两者。根据实施例，提供栅极介电层205a包括:热氧化半导体层10a的半导体材料，使用例如TEOS (正硅酸乙酯)作为前体材料来沉积硅氧化物，以及另外的热处理。形成栅极介电层205a可以包括:形成氮化硅或氮氧化硅，和/或沉积其它介电材料。
[0036]沉积导电栅极材料，其填充第一沟槽图案410和第二沟槽图案420的沟槽。导电栅极材料可以是重掺杂多晶硅。根据其它实施例，多于一个的栅极材料被沉积以形成层化结构，层化结构可以包括一个或更多个包含金属的(多个)层。使(多个)栅极材料凹陷，以在每个沟槽图案410、420中形成接近的栅极电极结构150。在第一表面101处发生的凹陷和/或抛光处理分离两个单元区441、442的栅极电极结构150。
[0037]图1B的截面图示出在第一沟槽图案410的下区段中形成接近的栅极电极结构150的凹陷栅极材料。栅极电极结构150的暴露表面在阵列沟槽411中具有距第一表面101的距离d4。距离d4可以大于零，例如在从500nm到1.5Mm的范围中。由于凹陷处理对于更宽的沟槽而言可以更快，因此第一表面101与接触沟槽413中的栅极电极结构150的暴露表面之间的距离d5可以大于距离d4。
[0038]以主要为共形的方式来沉积填充材料，其中，所得到的填充层209a的厚度小于接触沟槽413的宽度d2的一半并且大于或等于最宽阵列沟槽411的宽度dl的一半。填充层209a可以是同质层，或可以包括两个或更多个不同材料的子层。根据实施例，填充层209a是例如来自氧化硅的同质介电层。
[0039]如图1C所不,填充层209a完全填充第一表面101与掩埋栅极电极结构150之间的阵列沟槽411和辅助沟槽414的区段，但仅衬连接触沟槽413的对应区段，由此在掩埋栅极电极结构150之上在接触沟槽413中留出空区。
[0040]各向异性蚀刻去除第一表面101上以及接触沟槽413中掩埋栅极电极结构150上的填充层209a的水平部分。在接触沟槽413中，各向异性蚀刻形成填充材料的间隔壁结构209c，并且暴露栅极电极结构150的中心部分。另外的导电材料(其可以与栅极材料是相同的材料或不同的材料)被沉积并且填充接触沟槽413中的空区。所述另外的导电材料可以包含重掺杂多晶硅和/或一个或更多个包含金属的层，或者由重掺杂多晶硅和/或一个或更多个包含金属的层构成。
[0041]可以例如通过蚀刻处理或CMP (化学机械抛光)来去除接触沟槽413中空区外部的另外的导电材料的多余材料，蚀刻处理或CMP也可以去除沟槽外部的栅极介电层205a的部分。
[0042]图1D示出从第一表面101与栅极电极结构150之间的阵列沟槽411和辅助沟槽414中的填充材料得到的介电填充结构209。在接触沟槽413中，填充材料在第一表面101与栅极电极结构150之间形成间隔壁结构209c。另外的导电材料的连接插入物195在第一表面101所跨越的平面与栅极电极结构150之间延伸。
[0043]为了分离被分配给不同单元区441、442的栅极电极结构150，常规方法使用在阵列分离沟槽中暴露栅极材料的蚀刻掩模，并且分离蚀刻沿着半导体层10a的垂直侧壁去除材料，这有在阵列分离沟槽的侧壁处的栅极材料的残余物在结构上连接所关注的栅极电极结构150并且将其短路的风险。与之对照，上面描述的凹陷在阵列隔离区域490上以及在沟槽外部固有地分离被分配给不同沟槽图案410、420的栅极电极结构150。因此，图1A至图1E所图解的方法在更少的付出的情况下提供更可靠地分离的栅极电极结构150。此夕卜，可以在接触区449中与栅极电极结构150自对准而形成连接插入物195，以使得可以节省用于将接触沟槽蚀刻到掩埋栅极电极结构150的平板印刷处理。
[0044]实施例可以提供去除半导体翅片418的部分，以使得沿着与第一横向方向正交的第二横向方向，分离沟槽在空间上分离邻接第一表面101的半导体翅片418的区段。例如，平板印刷处理提供具有沿着第一横向方向跨过半导体翅片418的开孔的单元分离蚀刻掩模，并且各向异性蚀刻处理去除单元分离蚀刻掩模中的开孔的垂直投影中的材料。
[0045]各向异性蚀刻可以是或可以不是材料选择性的。例如，蚀刻处理在半导体翅片418的材料与填充结构209的填充材料之间可以具有高蚀刻选择性。可以利用介电材料来填充分离沟槽以形成分离结构175，介电材料可以是与填充结构209的填充材料相同的材料或与之不同的另一材料。另一实施例不提供分离沟槽以将源极区带和漏极区带限定在半导体翅片418的每一个内，而是可以提供在相邻半导体翅片418之间流动的开态电流。
[0046]可以提供连接布线315，连接布线315可以直接邻接分配给第一沟槽图案410的连接插入物195以及被分配给第二沟槽图案420的半导体翅片418的残余物区段中的有源晶体管区这两者。根据其它实施例，连接布线315将连接插入物195与以下电连接:没有被分配给第一沟槽图案410或第二沟槽图案420的其它FET结构的源极区域、漏极区域或栅极区域；端子焊盘；同一半导体管芯中所集成的其它电子电路的输入或输出；半导体二极管的阳极区域或阴极区域；双极结型体管的集电极区域、发射极区域或基极区域。
[0047]图1E示出沿着第二横向方向对半导体翅片418的上区段进行分段的分离结构175以及直接邻接并且电连接被分配给第一沟槽图案410的连接插入物195的连接布线315这两者，以及被分配给第二沟槽图案420的半导体翅片418中的有源晶体管区。
[0048]实施例包括相同类型或不同类型的两个或更多个晶体管器件的组合，包括增强型和耗尽型的P沟道FET以及增强型和耗尽型的η沟道FET。
[0049]图2Α至图2C提及可以通过示例的方式由图1A至图1E所图解的方法获得的半导体器件500b的实施例。
[0050]根据图2A，半导体器件500b可以包括至少两个半导体开关器件，例如，以共源共栅连接布置的增强型IGFET TB和耗尽型IGFET TA。IGFET TA的源极s与IGFET TB的漏极d之间的负载路径被串行地布置在功率半导体器件500b的漏极端子D与源极端子S之间，以提供IGFET功能。半导体器件500b的栅极端子G或集成栅极驱动器的输出电连接或耦接到增强型IGFET TB的栅极电极g。增强型IGFET TB的源极s可以电连接或耦接到耗尽型IGFET TA的栅极电极g。增强型IGFET TB的漏极d与增强型IGFET TA的源极s电连接。
[0051]在阻断模式下，IGFET TA、TB中的每一个维持总阻断电压的一部分。在导电模式下，被串行地电布置的两个IGFET TA、TB可以提供下述的开态电阻:该开态电阻比具有可比较的阻断电压能力的单个IGFET器件的开态电阻更低，或至少在具有可比较的阻断电压能力的单个IGFET器件的开态电阻的范围中。由于可以通过被串行地电布置并且在横向方向上被集成在同一半导体管芯中的晶体管的数量来修改总阻断电压，因此可以在不通过昂贵的研磨和抛光处理来修改半导体衬底的厚度的情况下修改器件参数(比如用于IGFET设计的阻断电压能力和开态电阻)。
[0052]图2B示出具有包括被分配给第一开关器件的晶体管单元TC(通过示例的方式，其可以是图2A的耗尽型IGFET TA)的第一单元阵列451以及包括被分配给第二开关器件的晶体管单元TC (通过示例的方式，其可以是图2A的增强型IGFET TB)的第二单元阵列452的半导体器件500b的部分。
[0053]单元阵列451、452包括具有定向到半导体器件500b的同一表面侧的源极区域s1、s2和漏极区域dl、d2的被切口的半导体翅片180。
[0054]沿着第一横向轴来布置第一单元阵列451和第二单元阵列452。在每个单元阵列451,452内，晶体管单元TC被布置成矩阵，其中，沿着第一横向方向布置邻近的晶体管单元TC的子集的源极区域sl、s2，并且关于相应的晶体管单元TC的源极区域sl、s2沿着与第一横向方向正交的第二横向方向布置漏极区域dl、d2。第一单元阵列451的源极区域Si可以处于沿着第一横向方向的第二单元阵列452的漏极区域d2的投影中，并且第二单元阵列452的源极区域s2可以处于沿着第一横向方向的第一单元阵列451的漏极区域dl的投影中。在每个单元阵列451、452中，相应的栅极电极结构150包括形成有源栅极电极的阵列条带151，其中，阵列条带151沿着第二横向方向在相邻的被切口的半导体翅片180之间行进。
[0055]被切口的半导体翅片180中的分离结构175分离被分配给同一对阵列条带151之间的同一半导体翅片180的源极和漏极区域S1、dl或者源极和漏极区域s2、d2。
[0056]第一布线连接WCl沿着第一横向方向延伸，并且可以把在第二单元阵列452中沿着第一横向方向所布置的第二源极区域s2彼此电连接，并且与源极连接器SC电连接。第二布线连接WC2把沿着第一横向方向所布置的第二单元阵列452中的第二漏极区域d2彼此电连接，并且与第一单元阵列451中的第一源极区域Si电连接。第三布线连接WC3把沿着第一横向方向所布置的第一源极区域Si彼此电连接，并且例如与被分配给同一半导体管芯中所集成的另外的开关器件的另外的单元阵列的漏极连接器或源极区域电连接。源极连接器SC可以电连接或耦接接到半导体器件500b的源极端子S，并且漏极连接器可以电连接或耦接到半导体器件500b的漏极端子D。
[0057]第一单元阵列451中的栅极电极结构150还包括与阵列条带151连接的接触条带153，其中，一个、两个或更多个间隔壁条带152可以在结构上将阵列条带151与接触条带153连接。在第一表面101与接触条带153之间形成连接插入物195。连接布线315直接邻接第二单元阵列452中的晶体管单元TC的半导体区(例如第一源极区域Si)和连接插入物195。连接布线315可以与第一布线连接WCl中的一个或更多个在结构上连接并且电连接。
[0058]根据图2C，在图2B的阵列条带151、辅助条带154和间隔壁条带152之上的填充结构209在空间上将栅极电极150与半导体部分100的第一表面101分离。在第一单元阵列451外部,连接插入物195在第一表面101与栅极电极150之间延伸，并且被填充材料的间隔壁结构209c在横向上框定。
[0059]漏极区域dl、d2是直接邻接被切口的半导体翅片180的第一部分中的第一表面101的漏极杂质区带120。源极区域110形成在被切口的半导体翅片180的第二区段中，并且从第一表面101向上延伸而距第一表面101的一定距离，该距离与栅极电极150与第一表面101之间的距离对应。每个源极区域110可以是杂质区带，或可以包括直接邻接第一表面101的重掺杂多晶第一区段以及直接邻接第一区段的单晶第二区段。
[0060]半导体部分100可以还包括衬底层140，衬底层140直接邻接与第一表面101平行的第二表面102。衬底层140可以具有与源极区域110和漏极区域120的杂质类型相反的杂质类型。在一侧上的源极区域110和漏极区域120与在另一侧上的衬底层140之间，半导体部分100包括直接邻接源极区域110和漏极区域120的沟道/主体层115。对于增强型的晶体管而言，沟道/主体层115包括在结构上连接源极区域110和漏极区域120的与源极区域110和漏极区域120相反导电类型的部分。对于耗尽型晶体管而言，沟道/主体层115包括在结构上连接源极区域110和漏极区域120的与源极区域110和漏极区域120相同导电类型的部分。沟道/主体层115可以还包括杂质区带，例如，用于通过pn结来分离相邻的晶体管单元TC或单元阵列。
[0061]对于耗尽型晶体管而言，在栅极电极结构150处所施加的合适的电压完全耗尽源极区域I1与漏极区域120之间的沟道/主体层的部分，以使得晶体管单元TC处于关闭状态。否则，电流在每个晶体管单元TC的源极区域与漏极区域之间流动。对于增强型晶体管而言，当在栅极电极结构150处所施加的电势足够高时，可以在沟道/主体层115中形成少数电荷载流子的导电沟道。
[0062]第一布线连接WC1、第二布线连接WC2和第三布线连接WC3可以直接邻接第一表面101或第一表面101所跨越的平面。其它实施例可以提供介电层220，其中，延伸通过介电层220中的开孔的接触305将第一布线连接WCl、第二布线连接WC2和第三布线连接WC3与源极区域110和漏极区域120电连接，并且将连接布线315与连接插入物195电连接。
[0063]图3A至图3C提及使用凹陷蚀刻掩模提供栅极电极结构150的方法。关于将第一沟槽图案410和第二沟槽图案420引入到半导体层10a中、形成在半导体层10a的暴露半导体材料上的栅极介电层205a的形成、以及沉积填充第一沟槽图案410和第二沟槽图案420的沟槽的导电栅极材料150a，请参照图1A至图1B的描述，其中，接触沟槽431不一定比最宽阵列沟槽411更宽，而是可以具有例如相同的宽度。
[0064]在沉积栅极材料之后，凹陷掩模层被沉积并且通过光刻手段被图案化以形成蚀刻掩模490。可以在沉积的栅极材料150a上提供蚀刻掩模490。在施加凹陷掩模层之前,栅极材料150a可以被部分地凹陷，或可以不被部分地凹陷。例如，可以对栅极材料150a进行蚀刻和/或化学机械抛光，以使得在提供凹陷蚀刻掩模490之前完全去除第一表面101之上的水平部分，然后可以在第一表面101或栅极介电层205a上直接形成凹陷蚀刻掩模490。
[0065]凹陷蚀刻掩模490覆盖接触沟槽413中的栅极材料150a的至少一部分，并且暴露阵列沟槽411和辅助沟槽414中的栅极材料。可以执行各向同性蚀刻，该各向同性蚀刻使至少在阵列沟槽411和辅助沟槽414中的栅极电极材料150a凹陷。至少在接触沟槽413的部分中，不使栅极材料凹陷。沉积填充材料，填充材料填充在形成掩埋栅极电极结构150的凹陷栅极材料之上的阵列沟槽411。如参照图1D描述那样，去除第一表面101之上的填充材料的多余部分。
[0066]图3B示出在第一表面101与阵列沟槽411和辅助沟槽414中的栅极电极150之间延伸的填充结构209。至少在接触沟槽413的部分中，栅极材料的暴露表面与第一表面101齐平，并且可以被电连接到在与各阵列沟槽411之间所形成的接触区域、源极区域和漏极区域相同的布线平面中的连接布线。
[0067]图3C是沿着间隔壁沟槽412的与图3B的截面直线B-C平行的截面平面。在接触沟槽413的区域中，栅极材料的部分形成连接插入物195。
[0068]图4示出从图3A至图3C中所描述的方法得到的半导体器件500c。与图2C的半导体器件500b相反，图4中的接触沟槽413不提供填充材料290的间隔壁结构。替代地，栅极材料可以填充接触沟槽413的至少纵向部分的整个截面。栅极材料的部分形成连接插入物195。
[0069]图5A示出基于以共源共栅配置来电布置的多个开关器件的半导体器件500d。根据所图解的实施例，半导体器件500d包括增强型IGFET E和多个耗尽型IGFET Dl、D2、Dn。
[0070]图5B示出在上面描述的图案之后图5A的半导体器件500d的布线连接的平面图。IGFET E、Dl、D2、Dn中的每一个可以在横向方向上被阵列隔离区域490完全包围。开关器件中的每一个可以包括如上面描述的栅极连接。电连接到增强型IGFET的栅极电极结构150的栅极布线GC可以电连接或耦接到内部栅极驱动器电路的输出端子或栅极端子。
[0071]尽管已经在此图解并且描述了具体实施例，但本领域技术人员应领会，可以在不脱离本发明的范围的情况下由各种替换和/或等同的实现来代替所示出并且描述的具体实施例。本申请意图覆盖在此所讨论的具体实施例的任何适配和变形。因此，仅意图仅由权利要求及其等同物来限制本发明。
【权利要求】
1.一种制造半导体器件的方法，所述方法包括: 至少将第一沟槽图案和第二沟槽图案从第一表面引入到半导体衬底中，其中，所述半导体衬底的阵列隔离区域分离所述第一沟槽图案和所述第二沟槽图案，并且至少所述第一沟槽图案包括阵列沟槽以及在结构上与所述阵列沟槽连接的接触沟槽； 在距所述第一表面一定距离处在所述第一沟槽图案的下区段中提供栅极电极结构；以及 在所述第一表面与所述接触沟槽中的所述栅极电极结构之间提供连接插入物。
2.如权利要求1所述的方法，其中，所述阵列沟槽至多具有第一宽度，并且所述接触沟槽具有比所述第一宽度更大的第二宽度，并且其中，提供所述连接插入物包括: 沉积填充层，所述填充层填充所述阵列沟槽并且衬连所述第一表面与所述栅极电极结构之间的所述接触沟槽的上区段；以及 沉积导电材料，以填充所述第一表面与所述栅极电极结构之间的所述接触沟槽，所述导电材料形成所述连接插入物。
3.如权利要求1所述的方法，其中，所述阵列沟槽彼此平行地行进。
4.如权利要求1所述的方法，其中，所述第一沟槽图案包括连接所述阵列沟槽的辅助沟槽。
5.如权利要求2所述的方法，其中，所述填充层的厚度小于所述第二宽度的一半，并且大于所述第一宽度的一半。
6.如权利要求2所述的方法，其中，提供所述连接插入物包括:在沉积形成所述连接插入物的所述导电材料之前，各向异性地蚀刻所述填充层以在所述接触沟槽中暴露所述栅极电极结构。
7.如权利要求1所述的方法，其中，提供所述栅极电极结构和所述连接插入物包括: 沉积栅极材料，所述栅极材料至少填充所述第一沟槽图案； 提供凹陷掩模，所述凹陷掩模在所述接触沟槽之上覆盖所述栅极材料并且在所述阵列沟槽中暴露所述栅极材料；以及 使用所述凹陷掩模来使所述栅极材料凹陷，以在所述沟槽图案中形成凹陷栅极电极结构并在所述接触沟槽中形成连接插入物。
8.如权利要求7所述的方法，其中，使所述栅极材料凹陷包括进行主要各向同性蚀刻。
9.如权利要求7所述的方法，其中，所述第一沟槽图案包括在结构上将所述阵列沟槽与所述接触沟槽连接的至少一个间隔壁沟槽，并且所述凹陷掩模在直接邻接所述接触沟槽的间隔壁沟槽的至少一部分之上覆盖所述栅极材料。
10.如权利要求1所述的方法，包括: 去除所述阵列沟槽之间的半导体翅片的第一部分，以在所述半导体翅片中形成分离沟槽，所述分离沟槽在空间上分离邻接所述第一表面的所述半导体翅片的区段；以及 利用介电分离结构来填充所述分离沟槽。
11.如权利要求1所述的方法，包括提供连接布线，所述连接布线直接邻接被分配给所述第一沟槽图案的所述连接插入物以及被分配给所述第二沟槽图案的半导体翅片的区段。
12.—种半导体器件,包括: 第一栅极电极结构，掩埋在半导体部分中，并且包括在晶体管单元的第一单元阵列内部的阵列条带以及在所述第一单元阵列外部的接触条带，所述接触条带与结构上与所述阵列条带连接； 第二栅极电极结构，掩埋在所述半导体部分中，并且包括在晶体管单元的第二单元阵列内部的阵列条带，其中，所述半导体部分的阵列隔离区域分离所述第一栅极电极结构和所述第二栅极电极结构；以及 连接插入物，在所述半导体部分的第一表面与所述第一栅极电极结构的接触条带之间延伸。
13.如权利要求12所述的半导体器件，其中，所述接触条带比所述阵列条带更宽。
14.如权利要求12所述的半导体器件，其中，填充结构在所述第一表面与所述阵列条带之间延伸，并且来自所述填充结构的材料的间隔壁结构在所述第一表面与所述第一栅极电极结构之间沿着所述连接插入物延伸。
15.如权利要求12所述的半导体器件，包括至少一个间隔壁条带，所述至少一个间隔壁条带在结构上将所述阵列条带与所述接触条带连接。
16.如权利要求12所述的半导体器件，包括在所述阵列条带之间的半导体翅片，其中，分离结构在空间上分离邻接所述第一表面的半导体翅片的各区段。
17.如权利要求12所述的半导体器件，包括连接布线，所述连接布线直接邻接被分配给所述第一单元阵列的连接插入物以及被分配给所述第二单元阵列的半导体翅片的区段这两者。
18.如权利要求12所述的半导体器件，其中，所述阵列隔离区域在与所述第一表面平行的横向方向上完全包围所述第一单元阵列。
19.一种具有有源漂移区带的功率半导体器件，所述功率半导体器件包括: 第一栅极电极结构，掩埋在半导体部分中，并且包括在晶体管单元的第一单元阵列内部的阵列条带以及在所述第一单元阵列外部的接触条带，所述接触条带在结构上与所述阵列条带连接； 第二栅极电极结构，掩埋在所述半导体部分中，并且包括在晶体管单元的第二单元阵列内部的阵列条带，其中，所述半导体部分的阵列隔离区域分离所述第一栅极电极结构和所述第二栅极电极结构； 连接插入物，在所述半导体部分的第一表面与所述第一栅极电极结构的接触条带之间延伸；以及 连接布线，直接邻接所述第二单元阵列的所述晶体管单元的有源半导体区和所述连接插入物。
【文档编号】H01L21/28GK104282544SQ201410314000
【公开日】2015年1月14日 申请日期:2014年7月3日 优先权日:2013年7月3日
【发明者】M.莱姆克, S.特根, R.魏斯 申请人:英飞凌科技德累斯顿有限责任公司