非易失性半导体存储器件及其制造方法
【专利摘要】本发明涉及非易失性半导体存储器件及其制造方法。根据一个实施例，一种非易失性半导体存储器件包括：层叠的层结构(Fin)，其包括在第一方向上层叠的第一到第n半导体层(n是等于或大于2的自然数)以及层叠在所述第n半导体层上的上绝缘层，所述第一方向垂直于半导体衬底(10)的表面，所述层叠的层结构(Fin)在与所述半导体衬底(10)的表面平行的第二方向上延伸；以及第一到第n NAND串(S1、S2、S3、S4)，其被分别设置在所述第一到第n半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向。
【专利说明】非易失性半导体存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请基于2013年7月3日提交的日本专利申请N0.2013-139685并且要求其优先权，该申请的全部内容通过引用的方式并入本申请中。
【技术领域】
[0003]本申请中描述的实施例一般而言涉及非易失性半导体存储器件及其制造方法。
【背景技术】
[0004]NAND闪速存储器广泛用作大容量存储器件。近年来，已经为了降低成本和增加每比特的容量而使存储器件小型化，并且在本【技术领域】中进一步的小型化是极大的需要。然而，在进行闪速存储器的小型化之前，存在很多待解决的问题，例如光刻技术的开发和短沟道效应的抑制、器件间干扰以及器件间差异。因此，简单地涉及平面结构的改进的小型化技术将不足以在将来持续不断地增加存储器件的存储密度。
[0005]考虑到上述，近年来已经开发了将这种常规二维(平面)结构转移到三维(立体)结构的技术以进行更高的存储器基元(memory cell)集成，并且已经提出了各种三维非易失性半导体存储器件。它们中的一种是垂直栅(VG)半导体存储器结构，其包括具有层叠的半导体层(有源区)的鳍，在每一个所述层叠的半导体层上设置有NAND串。
[0006]VG半导体存储器结构具有与包括外围器件等的二维NAND的布局基本相似的布局，并且可以同时在其中形成与半导体层对应的接触和栅极接触。
[0007]VG半导体存储器结构按照其存储器基元结构大致可以分成两种类型。一种是其中电荷存储层为电浮置的垂直栅-浮栅(VG-FG)型，另一种是其中电荷存储层俘获电荷的垂直栅-金属/氧化物/氮化物/氧化物/硅(VG-M0N0S)型。
[0008]在VG-FG型中，为了存储器件的正常工作，必须逐个存储器基元独立地提供电荷存储层。在VG-M0N0S型中，为了提高存储器件的性能，尤其是在NAND串的延伸(鳍的延伸)方向上，必须逐个存储器基元地分隔开电荷存储层。
[0009]考虑这些点，在使用作为掩膜初步形成在鳍上的硬掩膜将控制栅构图(pattern)成线和间隔的同时，进行在NAND串的延伸方向上电荷存储层的分隔。
[0010]然而，所述硬掩膜也用于处理所述鳍。因此，在鳍被处理之后但在控制栅被构图成线和间隔之前，所述硬掩膜的宽度必须收缩到电荷存储层的自对准分隔所需的最佳值。
[0011]这种硬掩膜收缩通过各向同性蚀刻进行，并且通常有这样的问题:在蚀刻之前硬掩膜的初始厚度必须足够大。厚度足够大的硬掩膜变成鳍的一部分(最上层)并且扩大鳍的高度。因此，相邻鳍之间的沟槽的纵横比被放大，并且因此在每个半导体层上形成存储器基元的难度增加。
[0012]此外，在通过各向同性蚀刻进行硬掩膜收缩时可控制性不强。在这种情况下，必须将在分隔电荷存储层时的工艺余量(process margin)(即，收缩量)预设得相对大。由于该工艺余量，控制栅之间的鳍的宽度部分地变得很窄。为了防止这一点，必须将鳍的初始宽度设定得宽(这对于小型化的目的是不利的)。它们也是本【技术领域】中的问题。
【发明内容】
[0013]一般而言，根据一个实施例，一种非易失性半导体存储器件包括:半导体衬底；层叠的层结构，其包括在第一方向上层叠的第一到第η半导体层(η是等于或大于2的自然数)以及层叠在所述第η半导体层上的上绝缘层，所述第一方向垂直于所述半导体衬底的表面，所述层叠的层结构在与所述半导体衬底的表面平行的第二方向上延伸；以及第一到第n NAND串，其被分别设置在所述第一到第η半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向。所述第一到第n NAND串中的每一个包括串联连接的存储器基元，并且每一个所述存储器基元都包括电荷存储层和控制栅电极。所述存储器基元的所述电荷存储层彼此分隔开。所述上绝缘层包括选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。
【专利附图】
【附图说明】
[0014]图1是示出第一实施例的透视图；
[0015]图2是沿着图1中的箭头A所见的侧视图；
[0016]图3是沿着图2中的线II1-1II截取的横截面视图；
[0017]图4是沿着图2中的线IV-1V截取的横截面视图；
[0018]图5-20是示出制造图1-4的结构的方法的第一实例的横截面视图；
[0019]图21-31是示出制造图1-4的结构的方法的第二实例的横截面视图；
[0020]图32是示出第二实施例的透视图；
[0021]图33是沿着图32中的箭头A所见的侧视图；
[0022]图34是沿着图33中的线XXXIV-XXXIV截取的横截面视图；
[0023]图35是沿着图33中的线XXXV-XXXV截取的横截面视图；
[0024]图36-45是示出图32_35的结构的制造方法的横截面视图；
[0025]图46是示出第三实施例的透视图；
[0026]图47是沿着图46中的箭头A所见的侧视图；
[0027]图48是沿着图47中的线XLVII1-XLVIII截取的横截面视图；
[0028]图49是沿着图47中的线XLIX-XLIX截取的横截面视图；
[0029]图50-58是示出图46-49的结构的制造方法的横截面视图；
[0030]图59是示出第四实施例的透视图；
[0031]图60是示出图59中的结构的平面图；
[0032]图61是沿着图59中的箭头A所见的侧视图；
[0033]图62是沿着图61中的线LXI1-LXII截取的横截面视图；
[0034]图63是沿着图61中的线LXII1-LXIII截取的横截面视图；
[0035]图64-68是示出图59_63的结构的制造方法的横截面视图；
[0036]图69是示出第五实施例的透视图；
[0037]图70是沿着图69中的箭头A所见的侧视图；
[0038]图71是沿着图70中的线LXX1-LXXI截取的横截面视图；
[0039]图72是沿着图70中的线LXXI1-LXXII截取的横截面视图；
[0040]图73是示出了绝缘层25的结构的实例的横截面视图；
[0041]图74-80是示出图69-72的结构的制造方法的横截面视图；并且
[0042]图81是示出VLB作为应用实例的透视图。
【具体实施方式】
[0043]在下文中，参考附图描述实施例。
[0044]注意，在整个实施例中使用的结构性要素用相同的附图标记指示并且省略了被认为是冗余的解释。此外，每一幅图是仅用于参考的示意图以便解释和理解本发明；即，其中的形状、尺寸和比例可以不同于实际器件的形状、尺寸和比例，这是因为这些设计问题可以基于下文的描述和公知技术而被任意地改变。
[0045]下面的实施例涉及包括鳍结构的三维非易失性半导体存储器件，所述鳍结构包括层叠在半导体衬底上的多个半导体层(有源区)。
[0046]所述非易失性半导体存储器件的存储器基元形成在例如栅极结构中，在所述栅极结构中，第一绝缘层(隧道氧化层)、电荷存储层、第二绝缘层和控制栅电极以上述顺序层叠在所述鳍结构中的半导体层的侧面上。
[0047]作为垂直栅型三维层叠存储器的一个例子，有垂直栅梯位成本可扩展存储器(vertical gate ladder-bit cost scalable memory, VLB),并且其为所述实施例的非易失性半导体存储器件的候选者。
[0048]如上所述，VLB大致可以分成两种类型:一种是VG-FG型，其中电荷存储层电浮置；并且另一种是VG-M0N0S型，其中电荷存储层俘获电荷。下面的实施例对于这两种类型来说都是适用的。
[0049]在这种三维非易失性半导体存储器件中，为了提高性能，在NAND串(存储器串)的延伸(即，鳍结构的延伸)方向上电荷存储层必须逐存储器基元地分隔开。例如在使用初步形成在所述鳍上的硬掩膜作为掩膜将所述控制栅构图成线和间隔的同时，进行所述分隔。
[0050]下面的实施例建议一种技术，该技术用于在硬掩膜层的侧壁上形成侧掩膜壁，并且通过使用该硬掩膜层和侧壁掩膜层作为掩膜的各向同性蚀刻来对所述鳍结构进行构图。然后，选择性地去除所述侧壁掩膜层以形成其宽度对于电荷存储层的自对准分隔而言是最佳的硬掩膜层。
[0051]如果在所述鳍结构形成之后但在将所述控制栅电极构图成线和间隔之前选择性地去除所述侧壁掩膜层，则可以跳过常规上在该技术中需要的硬掩膜层收缩(各向同性蚀刻)。
[0052]由此，用于鳍结构构图和电荷存储层分隔的硬掩膜层的初始厚度可以减小，并且可以以高精确度形成用于电荷存储层分隔的硬掩膜层。
[0053]注意，用于所述硬掩膜层的材料被确定为满足以下要求:1.它们作为用于对鳍结构进行构图的掩膜而起作用；2.它们具有相对于所述侧壁掩膜层的蚀刻选择率以便选择性地去除所述侧壁掩膜层；以及3.它们作为用于分隔电荷存储层(用于蚀刻控制栅电极、鳍结构中的半导体层和绝缘层)的掩膜而起作用。
[0054]下面的实施例建议了这样的适当材料是选自Al、Hf、Ta、Ti和W的元素的氧化剂和氮化物。
[0055]基于这样的过程，可以实现适于小型化的三维非易失性半导体存储器件。
[0056][第一实施例]
[0057]第一实施例涉及存储器基元结构是浮栅型的情况。
[0058]结构
[0059]图1示出了 VG-FG型VLB的结构。图2是示出沿着箭头A所见的图1中的结构的侧视图。图3是沿着图2中的线II1-1II截取的横截面视图。图4是沿着图2中的线IV-1V截取的横截面视图。
[0060]在该实施例中，解释VG-FG型VLB的存储器基元阵列的主要部分。在下面的应用实例部分中描述该VG-FG型VLB的整个存储器基元阵列。
[0061]半导体衬底10例如是硅衬底。绝缘层11例如是称为掩埋氧化物(BOX)的氧化硅层并且用作器件分隔绝缘层。
[0062]在绝缘层11上，第一、第二、第三和第四半导体层(有源区)12-1、12-2、12_3和12-4彼此绝缘，并且在与半导体衬底10的表面垂直的第一方向上层叠的同时在与半导体衬底10的表面平行的第二方向上延伸。
[0063]在本实施例中，四个半导体层层叠在所述绝缘层上；然而，所述结构不限于此并且所述叠层可以简单地具有两个或更多个半导体层。由于存储容量随着层叠的半导体层数量增加而增加，因此所述数量较大是优选的。
[0064]通过绝缘层(例如，氧化硅层)13进行第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4之间的绝缘。
[0065]在这四个半导体层当中被设置在最上面的第四半导体层12-4上的绝缘层13上，形成绝缘层(上绝缘层)14a作为硬掩膜层。在本实施例中，绝缘层14a包含选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。例如，绝缘层14a包含氮化铝(A1N)。
[0066]鳍结构(层叠结构)由第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4以及绝缘层13和14a构成。第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4应当优选是单晶的，但替代地可以是多晶的或非晶的。
[0067]第一、第二、第三和第四NAND串(存储器串)S1、S2、S3和S4分别使用第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4作为沟道。第一、第二、第三和第四NAND串
S1、S2、S3和S4中的每一个包括在所述第二方向上串联连接的存储器基元MC。
[0068]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存储器基元MC中的每一个都在所述第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4的在与所述第一和第二方向垂直的第三方向上的表面上包括栅极绝缘层(隧道氧化层)15、浮栅电极16-FG、电极间绝缘层17以及控制栅电极18-CG。
[0069]浮栅电极16-FG包括第一导电层(例如导电多晶娃层)，该第一导电层独立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存储器基元MC。
[0070]此外，在本实施例中，第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4在所述第三方向上的宽度窄于绝缘层13在所述第三方向上的宽度，并且存储器基元MC的浮栅电极16-FG被容纳在绝缘层13之间的凹陷中。
[0071]控制栅电极18-CG包括第二导电层(例如，导电多晶硅层)，该第二导电层沿着第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0072]控制栅电极18-CG覆盖浮栅电极16-FG的在所述第一和第三方向上的表面，以增加存储器基元MC的耦合比。
[0073]此外，控制栅电极18-CG完全填充在所述第三方向上相邻的两个鳍结构Fin之间的间隔(填充被限制在两个相邻鳍结构Fin的存储器基元MC之间的间隔内)。控制栅电极18-CG，作为整体，当从半导体衬底10的上方观看时在第三方向上延伸。
[0074]此处，在本实施例中，如在下面的制造方法部分中所描述的，在被控制栅电极18-CG覆盖的区域内，用作硬掩膜的绝缘层14a在第三方向上具有宽度tl，该宽度tl等于或窄于第四半导体层12-4在第三方向上的宽度t2，以便分隔在第一、第二、第三和第四NAND串S1、S2、S3和S4中串联连接的存储器基元MC的浮栅电极16-FG。
[0075]由于存储器基元MC的浮栅电极16-FG的分隔工艺，绝缘层14a在第三方向上的横截面形状变化。所述横截面形状在被控制栅电极18-CG覆盖的区域中具有尖锐拐角(如图3中)，而在未被控制栅电极18-CG覆盖的区域中具有圆拐角(如图4中)。
[0076]注意，本实施例中的上述结构包括对应于四个半导体层的四个NAND串；然而，所述结构不限于此，并且在其仅包括对应于两个或多个半导体层的两个或更多个NAND串的情况下所述结构也起作用。
[0077]此外，在本实施例中，在未被控制栅电极18-CG覆盖的区域中栅极绝缘层15被去除(如在图4中)；然而，在浮栅电极16-FG被从该区域中去除的条件下，栅极绝缘层15可以保留在该区域中。
[0078]通过上述结构，能够实现可以跳过作为硬掩膜层的绝缘层14a的收缩(各向同性蚀刻)的制造方法。将在下文中描述细节。可以减小绝缘层14a的初始厚度并且可以以高精确度形成绝缘层14a在第三方向上的宽度。
[0079]材料
[0080]可以从适于各代半导体存储器的材料中任意选择用于上述VG-FG型VLB的材料。下文中，例如解释使用最多的材料。
[0081]半导体衬底10例如是单晶硅衬底。
[0082]此外，绝缘层11是例如氧化硅层。在绝缘层11的接触第一半导体层12-1的部分是氧化剂层的条件下，绝缘层11可以具有包括不同绝缘层的多层结构。
[0083]第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4中的每一层都是例如硅
(Si)层。第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4应当优选是单晶的，但它们不限于此并且可以是非晶或多晶的。
[0084]鳍结构Fin的最上绝缘层(硬掩膜层)14a包含选自Al、Hf、Ta、Ti和W的元素的氧化剂或氮化物。例如，绝缘层14a应当优选是氮化招(A1N)。
[0085]存储器基元MC的栅极绝缘层(隧道氧化剂层)15是例如氧化硅层。栅极绝缘层15可以由氧氮化硅形成或者由氧化硅和氮化硅的层形成。此外，栅极绝缘层15可以包含硅纳米颗粒、金属离子等。
[0086]浮栅电极16-FG可以由诸如多晶硅(未掺杂的或添加了杂质的)、非晶硅(未掺杂的或添加了杂质的)和金属的材料形成。浮栅电极16-FG可以被构造成包括不同材料的层。
[0087]浮栅电极16-FG可以包含硅纳米颗粒、金属离子等。
[0088]存储器基元MC的电极间绝缘层17包含既用于提高耦合比又用于防止写/擦除处理中的泄露电流的材料。
[0089]电极间绝缘层17由选自下述材料的材料形成:氧化硅(Si02)、氧氮化硅(S1N)、氧化招(A1203)、氧氣化招(A10N)、給(Hf02)、招酸給(HfA103)、氣化給(HfON)、氣化招酸給(HfAlON)、硅酸铪(HfS1)、氮化硅酸铪(HfS1N)、氧化镧(La203)、铝酸镧(LaA103)以及铝硅酸镧(LaAlS1)。
[0090]电极间绝缘层17可以由修改了组成比的上述材料形成，或者由混合有硅纳米颗粒和金属离子的上述材料形成。
[0091]控制栅电极18-CG包含诸如导电的多晶硅层或硅化镍(NiSi)层的一个金属硅化物层。
[0092]控制栅电极18-CG可以由诸如氮化钽(TaN)、碳化钽(TaC)和氮化钛(TiN)的金属化合物形成，或者由诸如 N1、V、Cr、Μη、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、T1、Er、Pt、Pd、Zr、Gd、Dy、Ho和Er的显示出金属电导性的元素形成，或者由这些元素的娃化物形成。
[0093]注意，覆盖图1-图4所示的结构的层间绝缘层应当优选由介电常数与氧化硅层的介电常数基本相同的材料形成，氧化硅层的相对介电常数为3.9。所述层间绝缘层是例如TE0S ;然而，其不限于此并且可以是通过例如用热处理来焙制聚娃氮烧(polysilazane)溶剂而制造的氧化硅层。
[0094]浮栅电极16-FG和控制栅电极18-CG可以由任何材料形成，只要可以采用以下工艺即可。
[0095]制造方法的第一实例
[0096]图5-20示出了图1-4中的VG-FG型VLB的制造方法的第一实例。
[0097]最初，如图5所示，例如，准备面取向为(100)并且相对电阻为10-20 Ω cm的口型或η型硅衬底作为半导体衬底10。在半导体衬底10上，交替形成作为氧化硅层的绝缘层11和13以及作为多晶硅层的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4。然后，在绝缘层13上形成作为硬掩膜层的绝缘层14a(例如，氮化铝层)。
[0098]现在，如图6所示，通过照相凸版工艺(photo engraving process, PEP)在绝缘层14a上形成抗蚀剂图形。然后，使用抗蚀剂图形作为掩膜通过反应离子蚀刻(RIE)对绝缘层14a进行构图。绝缘层14a在第三方向上的宽度被设定为适于下文中描述的浮栅电极的分隔工艺的值。之后，去除抗蚀剂图形。
[0099]然后，如图7所示，在绝缘层13上形成覆盖绝缘层14a的绝缘层14b。绝缘层14b是例如氧化硅层、氮化硅层、含碳抗蚀剂层等。在该实例中，绝缘层14b是氮化硅层。
[0100]然后，通过各向异性蚀刻来蚀刻绝缘层14b以将绝缘层14b仅保留在作为硬掩膜层的绝缘层14a的侧壁上。结果，可以获得图8中的结构。为了清楚起见，在下文中将形成于绝缘层14a的侧壁上的绝缘层14b称为侧壁掩膜层14b，而在下文中将绝缘层14a称为硬掩月旲层14a。
[0101]接下来，如图9中所示，使用硬掩膜层14a和侧壁掩膜层14b作为掩膜，通过各向异性蚀刻，绝缘层13、第四半导体层12-4、绝缘层13、第三半导体层12-3、绝缘层13、第二半导体层12-2、绝缘层13和第一半导体层12-1以上述顺序被蚀刻。此时，绝缘层11的用作器件分隔绝缘层的部分也被蚀刻。
[0102]结果，形成了鳍结构Fin。
[0103]然后，如图10中所示，在鳍结构Fin的第一、第二、第三和第四半导体层12_1、12-2、12-3和12-4中，通过例如使用胆碱的湿法蚀刻、化学干法蚀刻(⑶E)或者使用氯气的干法蚀刻来凹陷蚀刻(reces-etch)在第三方向上延伸的表面。结果，在鳍结构Fin的在第三方向上的表面中形成凹陷。
[0104]即，通过该蚀刻，将第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4在第三方向上的表面设定为在绝缘层13的在第三方向上的表面内回缩。由此，第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4在第三方向上的宽度收缩。
[0105]此处，第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的收缩量x (蚀刻宽度)必须等于或小于侧壁掩膜层在第三方向上的宽度a。这是因为，如下所述，在未被控制栅电极覆盖的区域中，存储器基元的浮栅电极被安全地分隔开。
[0106]接下来，如图11中所示，通过例如缝隙平面天线(slot plane antenna, SPA)等离子体产生技术，在鳍结构Fin的在第三方向上的凹陷上，S卩，在第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在第三方向上的表面上，形成栅极绝缘层(例如，氧化硅层)15。
[0107]栅极绝缘层15用作存储器基元的隧道氧化层。
[0108]接下来，如图12中所示，通过例如CVD方法使用用作多晶硅层的第一导电层16覆盖鳍结构Fin的整个表面。第一导电层16完全填充在第三方向上两个彼此相邻的鳍结构Fin之间的间隔。
[0109]此外，通过例如化学机械抛光(CMP)来平坦化第一导电层16的上表面。此时，绝缘层14a的上表面可以用作CMP的终点。
[0110]注意，在考虑到与存储器基元一起形成的选择晶体管的情况下进行所述CMP。由于该实例主要涉及用于分隔存储器基元的浮栅电极的技术，省略了所述选择晶体管。因此，该CMP也可以被省略。
[0111]然后，通过RIE蚀刻第一导电层16以在鳍结构Fin的凹陷中形成浮栅电极16-FG，如图13中所示。即，浮栅电极16-FG以自对准的方式在上下方向(第一方向)上通过绝缘层13而彼此分隔开。
[0112]注意，在鳍结构Fin的凹陷中，浮栅电极16-FG仍然在垂直于图13绘制的第二方向上延伸。因此，浮栅电极16-FG在它们被认为是一个半导体层(一个NAND串)时彼此连接。
[0113]然后，如图14中所示，通过例如湿法蚀刻或者使用册/順3气体的各向同性干法蚀亥IJ，凹陷蚀刻绝缘层13在第三方向上的表面。
[0114]此处，绝缘层13的收缩量y (蚀刻宽度)应当优选被设定为这样的值:使得绝缘层13在第三方向上的表面位于浮栅电极16-FG在第三方向上的两个表面之间(栅极绝缘层15侧的表面与对着栅极绝缘层15的表面之间)。
[0115]这样的值设定是优选的，因为稍后形成的控制栅电极能够在覆盖浮栅电极的三个表面的同时保持与第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的边缘相距一特定距离。
[0116]如果控制栅电极覆盖浮栅电极的三个表面，则控制栅电极与浮栅电极之间的面对面积增加，从而存储器基元的耦合比可以提高。
[0117]此外，如果绝缘层13的收缩量y达到浮栅电极16-FG的在栅极绝缘层15侧的表面内侧，则栅极绝缘层15有时与绝缘层13 —起被蚀刻。这是因为在很多情况下绝缘层13和栅极绝缘层15 二者都是氧化硅层。
[0118]出于这个原因，绝缘层13的收缩量y应当优选被设定为这样的值:使得绝缘层13在第三方向上的表面位于浮栅电极16-FG的在栅极绝缘层15侧的表面外侧。
[0119]接下来，如图15中所示，通过例如各向同性蚀刻选择性地去除侧壁掩膜层14b。结果，具有适于分隔浮栅电极16-FG的预定宽度的硬掩膜层14a单独留在绝缘层13上。
[0120]S卩，通过上述步骤，同样可以实现通过常规硬掩膜层收缩技术获得的优点。此外，由于可以跳过常规执行的硬掩膜层(整体掩膜)收缩步骤，可以减小硬掩膜层14a的初始厚度，并且可以以高精确度设定其宽度。
[0121]此外，通过上述步骤，在如下所述的对控制栅进行构图的过程中可以逐个存储器基元地使单个NAND串(在第二方向上延伸的一个层)中的浮栅电极16-FG被安全地分隔开。
[0122]接下来，如图16中所示，通过例如CVD方法制备用于覆盖鳍结构Fin的整个表面的电极间绝缘层(例如，Si02/Si3N4/Si02)17。然后，形成用于覆盖鳍结构Fin并且完全填充鳍结构Fin之间的间隔的第二导电层(例如多晶硅层)18a。
[0123]此处，如图17中所示，通过CMP抛光第二导电层18a的上表面和电极间绝缘层17的一部分。此时，硬掩膜层14a的上表面可以用作CMP的终点。
[0124]然后，通过例如CVD在第二导电层18a上形成第二导电层(例如金属层)18b。
[0125]此外，如果需要，可以通过CMP平坦化第二导电层18b的上表面(第一方向上的表面)。在这种情况下，应当优选在将诸如氧化硅的绝缘层形成于第二导电层18b上之后进行该 CMP。
[0126]接下来，如图18和19中所示，通过PEP在第二导电层18b上形成抗蚀剂图形19。使用抗蚀剂图形19作为掩膜对控制栅电极18-CG进行构图。
[0127]用于进行构图的抗蚀剂图形19包括在第三方向上延伸的线和间隔图形。由此，完全去除未被抗蚀剂图形19覆盖的区域内的第一和第二导电层16和18以及电极间绝缘层17。
[0128]同时，在未被抗蚀剂图形19覆盖的区域中的浮栅电极16-FG也被去除。S卩，在单个NAND串中，通过该步骤逐个存储器基元地将组成在第二方向上延伸的单个层的浮栅电极16-FG彼此分隔开。
[0129]注意，即使在未被抗蚀剂图形19覆盖的区域中，被硬掩膜层14a覆盖的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4以及绝缘层11和13也未被去除。
[0130]此外，在控制栅电极18-CG的构图工艺期间，在未被抗蚀剂图形19覆盖的区域内的硬掩膜层14a在用作掩膜的同时被蚀刻到特定程度。结果，硬掩膜层14a的横截面形状在未被覆盖的区域内具有圆部分，如图18和19中所示。
[0131]因此，如图20中所示，硬掩膜层14a在第三方向上具有这样的横截面形状:其在被抗蚀剂图形19和控制栅电极18b覆盖的区域中具有拐角部分的形状，并且在未被抗蚀剂图形19和控制栅电极18b覆盖的区域中具有圆部分的形状。
[0132]当在被抗蚀剂图形19和控制栅电极18b覆盖的区域中硬掩膜层14a在第三方向上的横截面形状具有拐角部分的形状时，可以提高逐个存储器基元地分隔浮栅电极16-FG的精确度。
[0133]当在未被抗蚀剂图形19和控制栅电极18b覆盖的区域中硬掩膜层14a在第三方向上的横截面形状具有圆部分的形状时，用层间绝缘层填充字线(控制栅电极18-CG)之间的间隔的容易程度可以提高，如下文中所述。
[0134]之后，去除抗蚀剂图形19。
[0135]最后，尽管未示出这一点，但是通过例如CVD使用层间绝缘层(例如氧化硅层)填充具有线和间隔图形的控制栅电极18-CG之间的间隔。
[0136]通过上述工艺制成图1-4中的VG-FG型VLB。
[0137]注意，由于在以上实例中绝缘层11、13和15是氧化硅层的状况，因此侧壁掩膜层14b是氮化硅层；然而它们不限于此，并且，如果绝缘层11、13和15是氮化硅层，则侧壁掩膜层14b可以是氧化硅层。
[0138]此外，如果侧壁掩膜层14b是包含碳(c)的抗蚀剂层，则可以通过灰化进行选择性去除侧壁掩膜层14b的步骤。如果当侧壁掩膜层14b被去除时到硬掩膜层14a的蚀刻(尺寸减小)的效果不可接受，则使用含碳抗蚀剂层作为侧壁掩膜层14b来抑制在去除侧壁掩膜层14b时硬掩膜层14a的尺寸变化。
[0139]另一方面，灰化需要热，所述热可能损坏硬掩膜层14a。如果存在热可能严重损坏硬掩膜层14a的可能性，则应当像在上述工艺中那样优选通过例如各向同性蚀刻来去除侧壁掩膜层14b。
[0140]制造方法的第二实例
[0141]图21-31示出了图1-4中的VG-FG型VLB的制造方法的第二实例。
[0142]该第二实例的特征在于硬掩膜层14a由第一层14a_l和第二层14a_2构成的层叠结构。该层叠结构允许在蚀刻条件之间选择掩膜材料，所述蚀刻条件例如是形成鳍结构时的条件和分隔浮栅电极时的条件。
[0143]最初，如图21中所示，在半导体衬底10上形成:绝缘层11和13 ;第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4 ;以及作为掩膜层14a的第一和第二层14a_l和14a_2。除了硬掩膜层14a的材料之外，此处使用的材料例如是在第一实例中使用的材料。
[0144]在硬掩膜层14a中，作为下层的第一层14a_l包含选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。第一层14a_l例如是氮化铝层。
[0145]在硬掩膜层14a中，作为上层的第二层14a_2可以由选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物形成，或者可以由包含与在下文中描述的侧壁掩膜层中使用的元素相同的元素的材料形成。第二层14a_2例如是氮化钛层。
[0146]此外，例如，第二层14a_2可以是氧化硅层、氮化硅层和含碳抗蚀剂层中的任何一种。
[0147]现在，如图22所示，通过PEP在绝缘层14a上形成抗蚀剂图形。然后，使用抗蚀剂图形作为掩膜通过RIE对绝缘层14a进行构图。绝缘层14a在第三方向上的宽度被设定为适于下文中描述的浮栅电极的分隔工艺的值。之后，去除抗蚀剂图形。
[0148]然后，如图23所示，在绝缘层13上形成覆盖绝缘层14a的绝缘层14b。如上所述，绝缘层14b例如是氮化硅层。注意，替代地，绝缘层14b可以是氧化硅层或者含碳抗蚀剂层。
[0149]然后，通过各向异性蚀刻来蚀刻绝缘层14b以将绝缘层14b仅保留在绝缘层14a的侧壁上。结果，形成了侧壁掩膜层14b，如图24所示。
[0150]接下来，如图25中所示，使用硬掩膜层14a的第二层14a_2和侧壁掩膜层14b作为掩膜，通过各向异性蚀刻，绝缘层13、第四半导体层12-4、绝缘层13、第三半导体层12-3、绝缘层13、第二半导体层12-2、绝缘层13和第一半导体层12-1以上述顺序被蚀刻。此时，绝缘层11的作为器件分隔绝缘层的部分也被蚀刻。
[0151]结果,形成了鳍结构Fin。
[0152]注意，在该实例中，硬掩膜层14a的第二层14a_2可以由在用于形成鳍结构Fin的蚀刻条件中完全用作掩膜的材料形成。作为这种材料的例子，可以使用氮化钛层。
[0153]然后如图26中所示，顺序地凹陷蚀刻第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4，形成栅极绝缘层(例如，氧化硅层)15，形成浮栅电极16-FG，并且凹陷蚀刻绝缘层13。
[0154]此处使用的步骤和条件与上述第一实例(参考图10-14)中的那些相同。因此，省略详细描述。
[0155]注意，此时，浮栅电极16-FG以自对准方式在上下方向(第一方向)上通过绝缘层13而被彼此分隔；然而，它们仍然在垂直于图26绘制的第二方向上彼此连接，S卩，此时它们被认为是一个半导体层(一个NAND串)。
[0156]接下来，如图27中所示，通过例如各向同性蚀刻选择性地去除硬掩膜层14b的第二层14a-2和侧壁掩膜层14b。结果，具有适于分隔浮栅电极16-FG的预定宽度的硬掩膜层14a的第一层14a-l单独留在绝缘层13上。
[0157]注意，硬掩膜层14b的第二层14a_2和侧壁掩膜层14b可以在相同的蚀刻条件下同时被去除，或者在不同的蚀刻条件下分开被去除。
[0158]此外，在该步骤中，可以选择性地去除仅侧壁掩膜层14b，并且可以不触及硬掩膜层14a的弟_■层14a_2。
[0159]接下来，如图28中所示，通过例如CVD方法制备用于覆盖鳍结构Fin的整个表面的电极间绝缘层(例如，Si02/Si3N4/Si02)17。然后，形成用于覆盖鳍结构Fin并且完全填充鳍结构Fin之间的间隔的第二导电层(例如多晶硅层)18a。
[0160]此处，如图29中所示，通过CMP抛光第二导电层18a的上表面和电极间绝缘层17的一部分。此时，作为硬掩膜层的第一层14a-l的上表面可以用作CMP的终点。
[0161]然后，第二导电层(例如金属层)18b是通过例如CVD的第二导电层18a。
[0162]此外，如果需要，可以通过CMP平坦化第二导电层18b的上表面(第一方向上的表面)。在这种情况下，应当优选在将诸如氧化硅的绝缘层形成于第二导电层18b上之后进行所述CMP。
[0163]接下来，如图30和31中所示，通过PEP在第二导电层18b上形成抗蚀剂图形19。使用抗蚀剂图形19作为掩膜来对控制栅电极18-CG进行构图。
[0164]用于进行构图的抗蚀剂图形19包括在第三方向上延伸的线和间隔图形。由此，完全去除了未被抗蚀剂图形19覆盖的区域内的第一和第二导电层16和18以及电极间绝缘层17。
[0165]同时，也去除了在未被抗蚀剂图形19覆盖的区域中的浮栅电极16-FG。S卩，在单个NAND串中，通过该步骤逐个存储器基元地将组成在第二方向上延伸的单个层的浮栅电极16-FG彼此分隔开。
[0166]注意，即使在未被抗蚀剂图形19覆盖的区域中，被作为硬掩膜层的第一层14a_l覆盖的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4以及绝缘层11和13也未被去除。
[0167]此外，在控制栅电极18-CG的构图工艺期间，在未被抗蚀剂图形19覆盖的区域中的第一层(硬掩膜层)14a_l在用作掩膜的同时被蚀刻到特定程度。结果，硬掩膜层14a的横截面形状在未被覆盖的区域内具有圆的部分，如图30和31中所示。
[0168]之后，去除抗蚀剂图形19。
[0169]最后，尽管未示出这一点，但是通过例如CVD使用层间绝缘层(例如氧化硅层)填充具有线和间隔图形的控制栅电极18-CG之间的间隔。
[0170]通过上述工艺制成图1-4中的VG-FG型VLB。
[0171]注意，如在第一实例部分中所提及的，可以在该实例中类似地修改材料和步骤。例如，如果侧壁掩膜层14b是包含碳(c)的抗蚀剂层，则可以通过灰化进行用于选择性去除侧壁掩膜层14b的步骤。
[0172][第二实施例]
[0173]第二实施例涉及第一实施例的修改例。
[0174]与第一实施例相比，该实例的特征在于电荷存储层的双浮栅结构，其包括两个浮栅电极(导电层)。所述双浮栅结构具有诸如下述的优点:电荷存储层中电荷量增加，以及电荷量的可控制性提高。
[0175]注意，可以用电荷俘获层(绝缘层)替代下层浮栅电极。这种结构被称为混合基元结构。此外，电荷存储层的数目不限于两层，而是可以为三层或更多层。
[0176]结构
[0177]图32示出了 VG-FG型VLB的结构。图33是示出沿着箭头A所见的图32中的结构的侧视图。图34是沿着图33中的线XXXIV-XXXIV截取的横截面视图。图35是沿着图33中的线XXXV-XXXV截取的横截面视图。
[0178]在该实施例中，解释不同于上述第一实施例(图1-4中的VG-FG型VLB)的技术点。即，用相同的附图标记指示与第一实施例部分中解释的要素对应的要素，并且省略了被认为是冗余的解释。
[0179]在绝缘层11上，设置第一、第二、第三和第四半导体层(有源区)12-1、12-2、12_3和12-4。第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4通过绝缘层13而彼此绝缘。用作硬掩膜层的绝缘层14a被设置在第四半导体层12-4上的绝缘层13上，在这四个半导体层当中，所述第四半导体层12-4设置在最上面。
[0180]第一、第二、第三和第四NAND串(存储器串)S1、S2、S3和S4分别使用第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4作为沟道。第一、第二、第三和第四NAND串51、S2、S3和S4中的每一个包括在所述第二方向上串联连接的存储器基元MC。
[0181]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存储器基元MC中的每一个都在所述第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4的在与所述第一和第二方向垂直的第三方向上的表面上包括栅极绝缘层(隧道氧化层)15、第一浮栅电极16-FG1、电极间绝缘层20、第二浮栅电极16-FG2、电极间绝缘层17以及控制栅电极18-CG。
[0182]第一浮栅电极16-FG1包括第一导电层(例如导电多晶娃层)，并且第二浮栅电极16-FG2包括第二导电层(例如导电多晶娃层)。
[0183]第一和第二浮栅电极16-FG1和16-FG2的第一和第二导电层独立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存储器基元MC。
[0184]此外，在本实施例中，第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4在所述第三方向上的宽度窄于绝缘层13在所述第三方向上的宽度，并且存储器基元MC的浮栅电极16-FG1和16-FG2被容纳在绝缘层13之间的凹陷中。
[0185]控制栅电极18-CG包括第三导电层(例如，导电多晶硅层)，该第三导电层在沿着第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0186]此处，在本实施例中，如在第一实施例部分中所描述的，在被控制栅电极18-CG覆盖的区域内，用作硬掩膜的绝缘层14a在第三方向上具有宽度tl，该宽度tl等于或窄于第四半导体层12-4在第三方向上的宽度t2，以便分隔在第一、第二、第三和第四NAND串S1、
52、S3和S4中串联连接的存储器基元MC的浮栅电极16-FG1和16-FG2。
[0187]由于存储器基元MC的浮栅电极16-FG1和16-FG2的分隔工艺，绝缘层14a在第三方向上的横截面形状变化。所述横截面形状在被控制栅电极18-CG覆盖的区域中具有尖锐拐角(如图34中)，而在未被控制栅电极18-CG覆盖的区域中具有圆拐角(如图35中)。
[0188]通过上述结构，能够实现可以跳过作为硬掩膜层的绝缘层14a的收缩步骤(各向同性蚀刻)的制造方法。将在下文中描述细节。可以减小绝缘层14a的初始厚度，并且可以以高精确度形成绝缘层14a在第三方向上的宽度。
[0189]材料
[0190]像在第一实施例中一样，可以从适于各代半导体存储器的材料中任意选择用于上述VG-FG型VLB的材料。由于已经在第一实施例部分中详细解释了这样的材料的例子，此处避免重复。
[0191]注意，电极间绝缘层20与电极间绝缘层17在材料方面是不同的，并且应当优选由允许在第一和第二浮栅电极16-FG1和16-FG2之间输运电荷的材料形成。例如，与栅极绝缘层15的情况一样，电极间绝缘层20用作隧道绝缘层(例如，氧化硅层)。
[0192]制造方法的实例
[0193]图36-45示出了图32_35中的VG-FG型VLB的制造方法的实例。
[0194]最初，如图36中所示，与在第一实施例的制造方法部分的第一实例(参考图5-11)中描述的工艺一致地，在鳍结构Fin中在第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4的在第三方向上的表面上形成栅极绝缘层(隧道绝缘层)15。
[0195]此处，在图36中通过相同的附图标记表示与图5-11中示出的工艺一致地形成的结构要素。
[0196]接下来，如图12中所示，通过例如CVD方法使用用作多晶硅层的第一导电层16覆盖鳍结构Fin的整个表面。第一导电层16完全填充两个在第三方向上彼此相邻的鳍结构Fin之间的间隔。
[0197]此外，通过例如CMP来平坦化第一导电层16的上表面。此时，绝缘层14a的上表面可以用作CMP的终点。
[0198]注意，在考虑到与存储器基元一起形成的选择晶体管的情况进行所述CMP。由于与在第一实施例部分中阐述的相同的原因，可以省略该CMP。
[0199]然后，通过对第一导电层16进行RIE，在鳍结构Fin的凹陷中形成第一浮栅电极16-FG1，如图37中所示。即，浮栅电极16-FG1以自对准的方式在上下方向(第一方向)上通过绝缘层13而彼此分隔开。
[0200]接下来，如图38所示，通过SPA等离子体产生技术在第一浮栅电极16-FG1——即，第一浮栅电极16-FG1的表面——上形成电极间绝缘层(隧道绝缘层)20。
[0201]然后，如图39中所示，与如图36中用于形成第一浮栅电极16-FG1的工艺一致地形成第二浮栅电极16-FG2。第二浮栅电极16-FG2，像第一浮栅电极16-FG1 —样，以自对准的方式在上下方向(第一方向)上通过绝缘层13而彼此分隔开。
[0202]注意，在该时间点，在鳍结构Fin的凹陷中，第一和第二浮栅电极16-FG1和16-FG2在垂直于图39绘制的第二方向上延伸，并且当它们被认为是一个半导体层(一个NAND串)时它们仍然彼此连接。
[0203]然后，如图40中所示，通过例如湿法蚀刻或者使用HF/NH3气体的各向同性干法蚀亥IJ，凹陷蚀刻绝缘层13在第三方向上的表面。
[0204]此处，绝缘层13的收缩量y (蚀刻宽度)应当优选被设定为这样的值:使得绝缘层13在第三方向上的表面位于浮栅电极16-FG1在第三方向上的两个表面当中的在栅极绝缘层15侧的表面外侧。
[0205]接下来，如图41中所示，通过例如各向同性蚀刻，选择性地去除侧壁掩膜层14b。结果，具有适于分隔第一和第二浮栅电极16-FG1和16-FG2的预定宽度的硬掩膜层14a单独留在绝缘层13上。
[0206]S卩，通过上述步骤，可以实现通过常规硬掩膜层收缩技术获得的相同优点。此外，由于可以跳过常规执行的硬掩膜层(整体掩膜)的收缩步骤，可以减小硬掩膜层14a的初始厚度，并且可以以高精确度设定其宽度。
[0207]此外，通过上述步骤，在如下所述对控制栅进行构图的过程中可以逐个存储器基元地使单个NAND串(在第二方向上延伸的一个层)中的第一和第二浮栅电极16-FG1和16-FG2被安全地分隔开。
[0208]接下来，如图42中所示，通过例如CVD方法制备用于覆盖鳍结构Fin的整个表面的电极间绝缘层17。然后，形成用于覆盖鳍结构Fin并且完全填充鳍结构Fin之间的间隔的第二导电层18a。
[0209]此处，如图43中所示，通过CMP抛光第二导电层18a的上表面和电极间绝缘层17的一部分。此时，硬掩膜层14a的上表面可以用作CMP的终点。
[0210]然后，通过例如CVD在第二导电层18a上形成第二导电层(例如金属层)18b。
[0211]此外，如果需要，可以通过CMP平坦化第二导电层18b的上表面(第一方向上的表面)。在这种情况下，应当优选在将诸如氧化硅的绝缘层形成于第二导电层18b上之后进行该 CMP。
[0212]接下来，如图44和45中所示，通过PEP在第二导电层18b上形成抗蚀剂图形19。使用抗蚀剂图形19作为掩膜对控制栅电极18-CG进行构图。
[0213]用于进行构图的抗蚀剂图形19包括在第三方向上延伸的线和间隔图形。由此，完全去除未被抗蚀剂图形19覆盖的区域内的第一和第二导电层16和18以及电极间绝缘层17。
[0214]同时，在未被抗蚀剂图形19覆盖的区域内的第一和第二浮栅电极16-FG1和16-FG2也被去除。S卩，在单个NAND串中，通过该步骤逐个存储器基元地将组成在第二方向上延伸的单个层的第一和第二浮栅电极16-FG1和16-FG2彼此分隔开。
[0215]注意，即使在未被抗蚀剂图形19覆盖的区域中，被硬掩膜层14a覆盖的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4以及绝缘层11和13也未被去除。
[0216]此外，在控制栅电极18-CG的构图工艺期间，在未被抗蚀剂图形19覆盖的区域内的硬掩膜层14a在用作掩膜的同时被蚀刻到特定程度。结果，硬掩膜层14a的横截面形状在未被覆盖的区域内具有圆部分，如图44和45中所示。
[0217]因此，当在被抗蚀剂图形19和控制栅电极18b覆盖的区域中硬掩膜层14a在第三方向上的横截面形状具有拐角部分的形状时，可以提高逐个存储器基元地分隔浮栅电极16-FG1和16-FG2的精确度。
[0218]当在未被抗蚀剂图形19和控制栅电极18b覆盖的区域中硬掩膜层14a在第三方向上的横截面形状具有圆部分的形状时，用层间绝缘层填充字线(控制栅电极18-CG)之间的间隔的容易程度可以提高，如下文中所述。
[0219]之后，去除抗蚀剂图形19。
[0220]最后，尽管未示出这一点，但是通过例如CVD使用层间绝缘层(例如氧化硅层)填充具有线和间隔图形的控制栅电极18-CG之间的间隔。
[0221 ] 通过上述工艺制成图32-35中的VG-FG型VLB。
[0222][第三实施例]
[0223]该实例的特征在于在鳍结构中穿过第一、第二、第三和第四半导体层(层叠的沟道有源区)的电极。该电极提高存储器基元的数据擦除操作(从浮栅电极提取电荷)的效率。
[0224]注意，本实施例可以与第一和第二实施例及下文中将描述的每个实施例相结合使用。
[0225]结构
[0226]图46示出了 VG-FG型VLB的结构。图47是示出沿着箭头A所见的图46中的结构的侧视图。图48是沿着图47中的线XLVII1-XLVIII截取的横截面视图。图49是沿着图47中的线XLIX-XLIX截取的横截面视图。
[0227]该实施例基于上述第一实施例的结构(图1-4中的VG-FG型VLB)，并且解释不同于所述结构的技术点。即，用相同的附图标记表示与第一实施例中解释的要素对应的要素，并且省略了被认为是冗余的解释。
[0228]在绝缘层11上，设置第一、第二、第三和第四半导体层(有源区)12-1、12-2、12_3和12-4。第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4优选通过绝缘层13而彼此绝缘。用作硬掩膜层的绝缘层14a和14b被设置在第四半导体层12-4上的绝缘层13上，在这四个半导体层当中，第四半导体层12-4被设置在最上面。
[0229]绝缘层14a包含选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。例如，绝缘层14a包含氮化铝(A1N)。绝缘层14b可以可选地是氧化硅层、氮化硅层、或者含碳抗蚀剂层。例如，绝缘层14b包含氮化娃层。
[0230]S卩，用于绝缘层14a的材料不同于用于绝缘层14b的材料，换而言之，用于绝缘层14a的材料具有相对于绝缘层14b的蚀刻选择比。
[0231]在鳍结构Fin中，槽(slit)在第一方向上穿过用作硬掩膜的绝缘层14a以及第一、第二、第三、第四半导体层12-1、12-2、12-3和12-4。
[0232]在所述槽内，绝缘层(例如，氧化硅层)22覆盖第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4在第三方向上的表面。此外,在该槽内形成导电层(例如，金属层和导电多晶娃层)21。
[0233]导电层21的上表面(第一方向上的表面)至少低于绝缘层14a的在半导体衬底10侧的表面(即，与导电层21的表面相比，导电层21的上表面更靠近半导体衬底10)。在所述槽内在导电层21上形成用作硬掩膜的绝缘层14b。在该实施例中，绝缘层14b的上表面低于绝缘层14a的上表面；然而，这两个表面可以被设置在相同的水平面。
[0234]导电层21用作例如擦除电极，在鳍结构Fin中的存储器基元MC的数据擦除操作中向所述擦除电极施加正电压，以得到更好的擦除效率。
[0235]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存储器基元MC中的每一个都在所述第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在与所述第一和第二方向垂直的第三方向上的表面上包括栅极绝缘层(隧道氧化层)15、浮栅电极16-FG、电极间绝缘层17以及控制栅电极18-CG。
[0236]浮栅电极16-FG的第一导电层独立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存储器基元MC。
[0237]此外，在本实施例中，第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4在所述第三方向上的宽度窄于绝缘层13在所述第三方向上的宽度，并且存储器基元MC的浮栅电极16-FG被容纳在绝缘层13之间的凹陷中。
[0238]控制栅电极18-CG包括第二导电层(例如，导电多晶硅层)，该第二导电层沿着第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0239]此处，在本实施例中，如在第一实施例部分中所描述的，在被控制栅电极18-CG覆盖的区域内，用作硬掩膜的绝缘层14a和14b在第三方向上具有总宽度tl，该总宽度tl等于或窄于第四半导体层12-4在第三方向上的宽度t2，以便分隔在第一、第二、第三和第四NAND串S1、S2、S3和S4中串联连接的存储器基元MC的浮栅电极16-FG。
[0240]由于存储器基元MC的浮栅电极16-FG的分隔工艺，绝缘层14a在第三方向上的横截面形状变化。所述横截面形状在被控制栅电极18-CG覆盖的区域中具有尖锐拐角(如图48中)，而在未被控制栅电极18-CG覆盖的区域中具有圆拐角(如图49中)。
[0241]通过上述结构，能够实现可以跳过作为硬掩膜层的绝缘层14a的收缩步骤(各向同性蚀刻)的制造方法。将在下文中描述细节。可以减小绝缘层14a的初始厚度，并且可以以高精确度形成绝缘层14a在第三方向上的宽度。
[0242]材料
[0243]像在第一实施例中一样,可以从适于各代半导体存储器的材料中任意选择用于上述VG-FG型VLB的材料。由于已经在第一实施例部分中详细解释了这样的材料的例子，此处避免重复。
[0244]注意，导电层21包含金属层和导电多晶硅层。例如，导电层21包含在浮栅电极16-FG中使用的相同的材料。
[0245]制造方法的实例
[0246]图50-58示出了图46_49中的VG-FG型VLB的制造方法的实例。
[0247]最初，如图46所示，例如，准备面取向为(100)并且相对电阻为10_20 Ω cm的p型或η型硅衬底作为半导体衬底10。在半导体衬底10上，交替形成作为氧化硅层的绝缘层11和13以及作为多晶硅层的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4。然后，在绝缘层13上形成作为硬掩膜层的绝缘层14a(例如，氮化铝层)。
[0248]现在，如图51所示，通过PEP在绝缘层14a上形成抗蚀剂图形。然后，使用抗蚀剂图形作为掩膜通过RIE对绝缘层14a进行构图。绝缘层14a在第三方向上的宽度被设定为适于下文中描述的浮栅电极的分隔工艺的值。此外，绝缘层14a具有与半导体衬底10的表面平行并且在与第三方向正交的第二方向(垂直于图51绘制)上延伸的槽。之后，去除抗蚀剂图形。
[0249]然后，如图52所示，通过PEP在绝缘层13和14a上形成抗蚀剂图形23。抗蚀剂图形23具有与绝缘层14a中的槽对应的开口。然后，使用绝缘层14a和抗蚀剂图形23作为掩膜，通过RIE蚀刻绝缘层13以及第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4。
[0250]结果，如图53中所示，穿过绝缘层13以及第一、第二、第三和第四半导体层12-1、12-2、12-3 和 12-4 形成槽。
[0251]接下来，如图54中所示，通过例如热氧化，在所述槽中形成绝缘层(例如，氧化硅层)22，以镶嵌(fit)在第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在第三方向上的表面上。
[0252]然后，通过例如LPCVD在绝缘层13和14a上形成用于填充所述槽的导电层(例如，导电多晶硅层)21。此外，如图56中所示，导电层21被蚀刻从而仅存在于所述槽中。
[0253]此处，在回蚀刻之后，将导电层21的上表面(层叠的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在第一方向上的表面)设定为低于用作硬掩膜层的绝缘层14a的上表面，并且优选地，接近(in proximity to)在其它绝缘层13当中被设置在最上面的绝缘层13的上表面。
[0254]接下来，如图57中所示，在最上面的绝缘层13上形成绝缘层14b以覆盖绝缘层14a。绝缘层14b可以可选地是氧化硅层、氮化硅层、或者含碳抗蚀剂层。如果绝缘层14a是氮化铝层，则绝缘层14b应当优选是氮化硅层。
[0255]然后，通过各向异性蚀刻来蚀刻绝缘层14b以留在所述槽中和用作硬掩膜层的绝缘层14a的侧壁上。结果，绝缘层14b变成侧壁掩膜层。
[0256]接下来，如图58中所示，使用硬掩膜层14a和侧壁掩膜层14b作为掩膜，通过各向异性蚀刻，绝缘层13、第四半导体层12-4、绝缘层13、第三半导体层12-3、绝缘层13、第二半导体层12-2、绝缘层13和第一半导体层12-1以上述顺序被蚀刻。此时，绝缘层11的作为器件分隔绝缘层的一部分也被蚀刻。
[0257]结果，形成了鳍结构Fin。
[0258]之后执行的工艺与第一实施例中的那些(参考图10-20)相同，并且省略详细解释。
[0259]通过上述工艺制成图46-49中的VG-FG型VLB。
[0260]注意，在该制造方法中，与第一实施例的制造方法相比，作为擦除电极的导电层21可以用仅仅一个附加的PEP步骤形成。此外，用作擦除电极的导电层21可以提高擦除操作的效率。
[0261][第四实施例]
[0262]本实施例的特征在于:在鳍结构延伸的第二方向上交替设置浮栅电极和控制栅电极。
[0263]在这种情况下，两个控制栅电极覆盖一个浮栅电极的在第二方向上的两个侧面。由此，与第一实施例相比，控制栅电极与浮栅电极之间的面对面积增加，结果，控制栅电极可以以更高的可控制性控制浮栅电极中的电荷量。
[0264]结构
[0265]图59示出了 VG-FG型VLB的结构。图60是图59中的鳍结构的平面图；图61是示出沿着箭头A所见的图59中的结构的侧视图。图62是沿着图61中的线LXI1-LXII截取的横截面视图。图63是沿着图61中的线LXII1-LXIII截取的横截面视图。
[0266]该实施例基于上述第一实施例的结构(图1-4中的VG-FG型VLB)，并且解释不同于所述结构的技术点。即，用相同的附图标记表示与第一实施例部分中解释的要素对应的要素，并且省略了被认为是冗余的解释。
[0267]在绝缘层11上，设置第一、第二、第三和第四半导体层(有源区)12-1、12-2、12_3和12-4。第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4通过绝缘层13而彼此绝缘。用作硬掩膜层的绝缘层14a和14b被设置在第四半导体层12-4上的绝缘层13上，在这四个半导体层当中，第四半导体层12-4被设置在最上面。绝缘层14a包含选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。
[0268]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存储器基元MC中的每一个都在所述第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4的在与所述第一和第二方向垂直的第三方向上的表面上包括栅极绝缘层(隧道氧化层)15、浮栅电极16-FG、电极间绝缘层17以及绝缘层24。
[0269]浮栅电极16-FG的第一导电层独立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存储器基元MC。
[0270]此外，在本实施例中，第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4在所述第三方向上的宽度窄于绝缘层13在所述第三方向上的宽度，并且存储器基元MC的浮栅电极16-FG被容纳在绝缘层13之间的凹陷中。
[0271]此处，在本实施例中，电极间绝缘层17和控制栅电极18-CG未被设置在浮栅电极16-FG的在第三方向上的表面上。这是与第一实施例大大不同的技术点。电极间绝缘层17和控制栅电极18-CG被分别设置在浮栅电极16-FG的在第二方向(鳍结构Fin延伸的方向)上的两个表面上。
[0272]S卩，在本实施例中，用绝缘层24替代(图1-4中的)第一实施例中的电极间绝缘层17和控制栅电极18-CG。用电极间绝缘层17和绝缘层24替代第一实施例中控制栅电极18-CG之间的间隔。
[0273]控制栅电极18-CG包括第二导电层(例如，导电多晶硅层)，该第二导电层沿着第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0274]此处，在本实施例中，如在第一实施例部分中所描述的，在被控制栅电极18-CG覆盖的区域内，用作硬掩膜的绝缘层14a在第三方向上具有宽度tl，该宽度tl等于或窄于第四半导体层12-4在第三方向上的宽度t2，以便分隔在第一、第二、第三和第四NAND串S1、
S2、S3和S4中串联连接的存储器基元MC的浮栅电极16-FG。
[0275]由于存储器基元MC的浮栅电极16-FG的分隔工艺，绝缘层14a在第三方向上的横截面形状变化。所述横截面形状在被绝缘层24覆盖的区域中具有尖锐拐角(如图62中)，而在未被绝缘层24覆盖的区域中(在被控制栅电极18-CG覆盖的区域中)具有圆拐角(如图63中)。
[0276]通过上述结构，能够实现可以跳过作为硬掩膜层的绝缘层14a的收缩步骤(各向同性蚀刻)的制造方法。将在下文中描述细节。可以减小绝缘层14a的初始厚度，并且可以以高精确度形成绝缘层14a在第三方向上的宽度。
[0277]材料
[0278]像在第一实施例中一样，可以从适于各代半导体存储器的材料中任意选择用于上述VG-FG型VLB的材料。由于已经在第一实施例部分中详细解释了这样的材料的例子，此处避免重复。
[0279]注意，绝缘层24由适用于层间绝缘层的绝缘层(例如氧化硅层)形成。
[0280]制造方法的实例
[0281]图64-68示出了图59_63中的VG-FG型VLB的制造方法的实例。
[0282]最初，如图64中所示，在鳍结构Fin中的第一、第二、第三和第四半导体层12_1、12-2、12-3和12-4的在第三方向上的表面上，形成栅极绝缘层(隧道绝缘层)15以及用作第一导电层16的浮栅电极16-FG，使绝缘层13收缩，并且去除侧壁掩膜层14b。与第一实施例的制造方法的第一实例(参考图5-15)中进行的工艺一致地，进行这些工艺。
[0283]此处，在图64中通过相同的附图标记表示与图5-15中示出的工艺一致地形成的结构要素。
[0284]接下来，如图65中所示，通过例如CVD方法用绝缘层24覆盖鳍结构Fin的整个表面。绝缘层24完全填充在第三方向上两个彼此相邻的鳍结构Fin之间的间隔。通过例如CMP来平坦化绝缘层24的上表面。
[0285]接下来，如图和66和67所示，通过PEP在绝缘层24上形成抗蚀剂图形。使用抗蚀剂图形作为掩膜对绝缘层14a进行构图。
[0286]用于进行构图的抗蚀剂图形包括在第三方向上延伸的线和间隔图形。由此，去除了未被抗蚀剂图形覆盖的区域中的浮栅电极16-FG。S卩，在单个NAND串中，通过该步骤逐个存储器基元地将组成在第二方向上延伸的单个层的浮栅电极16-FG彼此分隔开。
[0287]注意，即使在未被抗蚀剂图形覆盖的区域中，被硬掩膜层14a覆盖的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4以及绝缘层11和13也未被去除。
[0288]此外，在绝缘层24的构图工艺期间，在未被抗蚀剂图形覆盖的区域内的硬掩膜层14a在用作掩膜的同时被蚀刻到特定程度。结果，硬掩膜层14a的横截面形状在未被覆盖的区域内具有圆部分，如图66和67中所示。
[0289]之后，去除抗蚀剂图形。
[0290]接下来，如图68中所示，通过例如CVD方法制备用于覆盖浮栅电极16-FG在第二方向上的两个侧面的电极间绝缘层(例如，Si02/Si3N4/Si02)17。电极间绝缘层17还覆盖绝缘层24在第二方向上的表面。然后，在绝缘层24之间的间隔中形成控制栅电极18-CG，以完全填充鳍结构Fin之间的间隔。
[0291]此处，电极间绝缘层17和控制栅电极18-CG通过镶嵌工艺形成。即，在形成在绝缘层24之间的间隔中之后，可以通过CMP抛光电极间绝缘层17和控制栅电极18-CG，从而仅留在绝缘层24之间的间隔中。此时，绝缘层24的上表面可以用作CMP的终点。
[0292]最后，尽管未示出这一点，但是通过例如CVD使用层间绝缘层(例如氧化硅层)填充具有线和间隔图形的控制栅电极18-CG之间的间隔。
[0293]通过上述工艺制成图59-63中的VG-FG型VLB。
[0294][第五实施例]
[0295]本实施例的特征在于:使用用作电荷陷阱的绝缘层(例如，氮化硅层)作为存储器基元的电荷存储层(VG-M0N0S型)。
[0296]与其它情况一样，在这种情况下，为了提高性能，在NAND串的延伸(鳍结构的延伸)方向上电荷存储层的分隔是有必要的。因此，下面描述的结构和制造方法对于提高VG-M0N0S型VLB的性能是有效的。
[0297]结构
[0298]图69示出了 VG-M0N0S型VLB的结构。图70是示出沿着箭头A所见的图69中的结构的侧视图。图71是沿着图70中的线LXX1-LXXI截取的横截面视图。图72是沿着图72中的线LXXI1-LXXII截取的横截面视图。
[0299]半导体衬底10是例如硅衬底。绝缘层11是例如称为掩埋氧化物(BOX)的氧化硅层并且用作器件分隔绝缘层。
[0300]在绝缘层11上，第一、第二、第三和第四半导体层(有源区)12-1、12-2、12_3和12-4彼此绝缘，并且在与半导体衬底10的表面垂直的第一方向上层叠的同时在与半导体衬底10的表面平行的第二方向上延伸。
[0301]在本实施例中，四个半导体层层叠在所述绝缘层上；然而，所述结构不限于此并且所述叠层可以简单地具有两个或更多个半导体层。由于存储容量随着层叠的半导体层数量增加而增加，因此所述数量较大是优选的。
[0302]通过绝缘层(例如，氧化硅层)13进行第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4之间的绝缘。
[0303]在这四个半导体层当中被设置在最上面的第四半导体层12-4上的绝缘层13上，形成绝缘层(上绝缘层)14a作为硬掩膜层。在本实施例中，绝缘层14a包含选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。例如，绝缘层14a包含氮化铝(A1N)。
[0304]鳍结构由第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4以及绝缘层13和14a构成。第一、第二、第二和第四半导体层12_1、12_2、12_3和12_4应当优选是单晶的，但替代地可以是多晶的或非晶的。
[0305]第一、第二、第三和第四NAND串(存储器串)S1、S2、S3和S4分别使用第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4作为沟道。第一、第二、第三和第四NAND串
51、S2、S3和S4中的每一个包括在所述第二方向上串联连接的存储器基元MC。
[0306]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存储器基元MC中的每一个都在所述第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在与所述第一和第二方向垂直的第三方向上的表面上包括电荷俘获层叠结构25和控制栅电极18-CG。
[0307]电荷俘获层叠结构25包括例如如图73中所示的栅极绝缘层(隧道氧化层)25a、电荷俘获层(例如，氮化硅层)25b、以及阻挡绝缘层25c。阻挡绝缘层25c阻挡电荷俘获层25b与控制栅电极18-CG之间的泄漏。
[0308]在电荷俘获层叠结构25中，在第一、第二、第三和第四NAND串S1、S2、S3和S4的延伸方向(鳍的延伸方向)上，电荷俘获层25b与阻挡绝缘层25c逐存储器基元地被彼此分隔开。
[0309]在本实施例中，第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4的在第三方向上的宽度宽于绝缘层13的在第三方向上的宽度，并且在绝缘层13之间沿着第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的凸起形成存储器基元MC的电荷俘获层(电荷存储层)25b。
[0310]控制栅电极18-CG沿着第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、
52、S3和S4共享。
[0311]此外，控制栅电极18-CG完全填充在所述第三方向上相邻的两个鳍结构Fin之间的间隔(填充被限制在两个相邻鳍结构Fin的存储器基元MC之间的间隔内)。控制栅电极18-CG，作为整体，当从半导体衬底10的上方观看时在第三方向上延伸。
[0312]此处，在本实施例的下面描述的制造方法中，在被控制栅电极18-CG覆盖的区域内，用作硬掩膜的绝缘层14a在第三方向上具有宽度tl，该宽度tl等于或窄于最上绝缘层13的在第三方向上的宽度t3，以便分隔在第一、第二、第三和第四NAND串S1、S2、S3和S4中串联连接的存储器基元MC的电荷俘获层(电荷存储层)25b。
[0313]由于存储器基元MC的电荷俘获层(电荷存储层)的分隔工艺，绝缘层14a的在第三方向上的横截面形状变化。所述横截面形状在被控制栅电极18-CG覆盖的区域中具有尖锐拐角(如图71中)，而在未被控制栅电极18-CG覆盖的区域中具有圆拐角(如图72中)。
[0314]在本实施例中，四个NAND串对应于四个半导体层层叠；然而，所述结构不限于此并且所述叠层可以仅仅具有两个或更多个NAND串，对应于相同数量的半导体层。
[0315]此外，在本实施例中，在未被控制栅电极18-CG覆盖的区域中栅极绝缘层25a被去除(如在图72中)；然而，在电荷俘获层(电荷存储层)25b从该区域中被去除的条件下，栅极绝缘层25a可以保留在该区域中。
[0316]通过上述结构，能够实现可以跳过作为硬掩膜层的绝缘层14a的收缩步骤(各向同性蚀刻)的制造方法。将在下文中描述细节。可以减小绝缘层14a的初始厚度，并且可以以高精确度形成绝缘层14a的在第三方向上的宽度。
[0317]材料
[0318]像在第一实施例中一样，可以从适于各代半导体存储器的材料中任意选择用于上述VG-M0N0S型VLB的材料。由于已经在第一实施例部分中详细解释了这样的材料的例子，此处避免重复。
[0319]注意，电荷俘获层(电荷存储层)25b由选自下述材料的材料形成:氮化硅(SiN，Si3N4)、氧氮化硅(S1N)、氧化铝(A1203)、氧氮化铝(A10N)、铪(Hf02)、铝酸铪(HfA103)、氮化铪(HfON)、氮化铝酸铪(HfAlON)、硅酸铪(HfS1)、氮化硅酸铪(HfS1N)、氧化镧(La203)以及铝酸镧(LaA103)。
[0320]电荷俘获层(电荷存储层)25b可以由具有修改了的组成比的上述材料形成，例如由硅与氮化物的组成比不同于上述的硅氮化物形成。
[0321]栅极绝缘层25a和阻挡绝缘层25c由用于第一实施例中的栅极绝缘层15和电极间绝缘层17的相同材料形成。
[0322]制造方法的实例
[0323]图74-80示出了图69_73中的VG-M0N0S型VLB的制造方法的实例。
[0324]最初，如图74中所示，与第一实施例的制造方法部分的第一实例(图5-9)中描述的工艺一致地制备鳍结构Fin。
[0325]此处，在图74中通过相同的附图标记表示与图5-9中示出的工艺一致地形成的结构要素。
[0326]然后，如图75中所示，通过例如湿法蚀刻或者使用HF/NH3气体的各向同性干法蚀亥IJ，凹陷蚀刻绝缘层13在第三方向上的表面。
[0327]此处，绝缘层13的收缩量(蚀刻宽度)c需要被设定为等于或小于侧壁掩膜层14b在第三方向上的宽度的值。如下所述，这是为了安全地分隔未被控制栅电极覆盖的区域内的存储器基元的电荷俘获层(电荷存储层)25b。
[0328]结果，在鳍结构Fin的在第三方向上的表面上形成第一、第二、第三和第四半导体层 12-1、12-2、12-3 和 12-4 的凸起。
[0329]然后，去除侧壁掩膜层14b。
[0330]由此，如图76中所示，仅仅具有适于分隔电荷俘获层25b的预定宽度的硬掩膜层14a留在绝缘层13上。
[0331 ] 即，通过上述步骤，可以实现通过常规硬掩膜层收缩技术获得的相同优点。此外，由于可以跳过常规执行的硬掩膜层(整体掩膜)收缩步骤，硬掩膜层14a的初始厚度可以减小，并且可以以高精确度设定其宽度。
[0332]此外，通过上述步骤，在如下所述的对控制栅进行构图的过程中，可以逐个存储器基兀地使单个NAND串中的电荷俘获层(在第二方向上延伸的一个层)安全地分隔开。
[0333]然后，如图76所示，电荷俘获层叠结构25被形成为覆盖第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的凸起。在该实施例中，电荷俘获层叠结构25覆盖整个鳍结构Fin。
[0334]然后，如图77中所示，通过例如CVD使用用作多晶硅层的导电层18a覆盖鳍结构Fin的整个表面。导电层18a完全填充设置在第三方向上的两个相邻鳍结构Fin之间的间隔。
[0335]此处，如图78中所示，通过CMP抛光导电层18a的上表面和电荷俘获层叠结构25的一部分。此时，硬掩膜层14a的上表面可以用作CMP的终点。
[0336]然后，通过例如CVD在导电层18a上形成导电层(例如金属层)18b。
[0337]此外，如果需要，可以通过CMP平坦化导电层18b的上表面(第一方向上的表面)。在这种情况下，应当优选在将诸如氧化硅层的绝缘层形成于导电层18b上之后进行该CMP。
[0338]接下来，通过PEP在导电层18b上形成抗蚀剂图形。使用抗蚀剂图形作为掩膜对控制栅电极18_CG(导电层18a和18b)进行构图。
[0339]用于进行构图的抗蚀剂图形包括在第三方向上延伸的线和间隔图形。
[0340]由此，如图79和80所示，去除在未被抗蚀剂图形覆盖的区域中的导电层18a和18b以及电荷俘获层叠结构25。S卩，在单个NAND串中，通过该步骤逐个存储器基元地将组成在第二方向上延伸的单个层的电荷俘获层叠结构25彼此分隔开。
[0341]注意，即使在未被抗蚀剂图形覆盖的区域中，被硬掩膜层14a覆盖的第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4以及绝缘层11和13也未被去除。
[0342]此外，在控制栅电极18-CG的构图工艺期间，在未被抗蚀剂图形覆盖的区域内的硬掩膜层14a在用作掩膜的同时被蚀刻到特定程度。结果，硬掩膜层14a的横截面形状在未被覆盖的区域内具有圆部分，如图79和80中所示。
[0343]当在被抗蚀剂图形19和控制栅电极18b覆盖的区域中硬掩膜层14a在第三方向上的横截面形状具有拐角部分的形状时，可以提高逐个存储器基元地分隔电荷俘获层叠结构25的精确度。
[0344]当在未被抗蚀剂图形19和控制栅电极18b覆盖的区域中硬掩膜层14a在第三方向上的横截面形状具有圆部分的形状时，用层间绝缘层填充字线(控制栅电极18-CG)之间的间隔的容易程度可以提高，如下文中所述。
[0345]之后，去除抗蚀剂图形。
[0346]最后，尽管未示出这一点，但是通过例如CVD使用层间绝缘层(例如氧化硅层)填充具有线和间隔图形的控制栅电极18-CG之间的间隔。
[0347]通过上述工艺制成图69-73中的VG-M0N0S型VLB。
[0348][应用实例]
[0349]现在，解释应用实例的VLB。
[0350]图81示出了用于应用实例的VLB。
[0351]第一、第二、第三和第四存储器串被分别形成在鳍结构Fin内的第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4的表面区域上。第一、第二、第三和第四存储器串的一端被连接到共用的源极线SL而另一端被连接到束结构31。
[0352]第一、第二、第三和第四存储器串包括串联连接的存储器基元MC、被夹置在存储器基元MC之间的块选择晶体管SGT、以及被夹置在束结构31与存储器基元MC之间的辅助栅极晶体管(assist gate transistor)AGTo
[0353]块选择晶体管SGT由一个块BK中的鳍结构Fin共享，并且包括由一个块BK中的鳍结构Fin共用的一个选择栅极线。
[0354]辅助栅极晶体管AGT由一个鳍结构Fin中的第一、第二、第三和第四存储器串共享，并且包括由一个鳍结构Fin中的第一、第二、第三和第四存储器串共用的一个选择栅极线。即，在每个鳍结构Fin中，辅助栅极晶体管AGT的选择栅极线是独立的。
[0355]束结构31在第三方向上延伸以防止鳍结构Fin塌陷。与鳍结构Fin相似，束结构31包括第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4以及绝缘层11、13和14。在束结构31的在第三方向上的一端，设置第一、第二、第三和第四层选择晶体管LST。
[0356]第一、第二、第三和第四层选择晶体管LST使用第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4作为沟道，并且选择第一、第二、第三和第四半导体层12_1、12_2、12-3 和 12-4 之一。
[0357]第一、第二、第三和第四层选择晶体管LST在第三方向上排列，并且包括从接触插塞(Plug)(共用电极)32侧依次以特定间距P设置的第一、第二、第三和第四选择栅电极33-1、33-2、33-3 和 33-4。
[0358]第一、第二、第三和第四选择栅电极33-1、33-2、33_3和33-4至少沿着第一、第二、第三和第四半导体层12-1、12-2、12-3和12_4的在第二方向上的表面在第一方向上延伸。
[0359]在该实例中，第一、第二、第三和第四选择栅电极33-1、33-2、33_3和33_4覆盖束结构31的在第一方向上的上表面以及其在第二方向上的两个侧面。即，层选择晶体管LST以双栅结构形成。
[0360]此外，包括第一选择栅电极33-1的第一层选择晶体管LST在第一半导体层12_1中具有常导通沟道。即，包括第一选择栅电极33-1的第一层选择晶体管LST在第一半导体层12-1中常导通，并且在第二、第三和第四半导体层12-2、12-3和12_4中可控地导通/关断。
[0361]包括第二选择栅电极33-2的第二层选择晶体管LST在第二半导体层12_2中具有常导通沟道。即，包括第二选择栅电极33-2的第二层选择晶体管LST在第二半导体层12-2中常导通，并且在第一、第三和第四半导体层12-1、12-3和12-4中可控地导通/关断。
[0362]包括第三选择栅电极33-3的第三层选择晶体管LST在第三半导体层12_3中具有常导通沟道。即，包括第三选择栅电极33-3的第三层选择晶体管LST在第三半导体层12-3中常导通，并且在第一、第二和第四半导体层12-1、12-2和12-4中可控地导通/关断。
[0363]包括第四选择栅电极33-4的第四层选择晶体管LST在第四半导体层12_4中具有常导通沟道。即，包括第四选择栅电极33-4的第四层选择晶体管LST在第四半导体层12-4中常导通，并且在第一、第二和第三半导体层12-1、12-2和12-3中可控地导通/关断。
[0364]注意，第一、第二、第三和第四半导体层12-1、12-2、12_3和12_4的常导通沟道可以由η型杂质(诸如砷和磷的五价元素)、ρ型杂质(诸如硼和铟的三价元素)或者包含两种杂质的杂质区形成。
[0365]对于上述的第一、第二、第三和第四层选择晶体管LST，接触插塞32可以用作到第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4的共用电极。即，没有必要在第一、第二、第三和第四半导体层12-1、12-2、12-3和12-4中提供单独的接触插塞，并且可以减小接触区域的尺寸。
[0366]注意，束结构31的在第二方向上的宽度可以与鳍结构Fin的在第三方向上的宽度相同或不同。优选地，束结构31的在第二方向上的宽度应当宽于鳍结构Fin的在第三方向上的宽度，这是为了减小束结构31中的布线电阻并且防止鳍结构Fin的塌陷。
[0367]此外，接触插塞(共用电极)32包含诸如W和A1的金属元素。位线BL被连接到接触插塞32。
[0368][结论]
[0369]从上文中可以理解，本发明实施例可以减小用于鳍处理且分隔电荷存储层的硬掩膜的初始厚度，并且可以在鳍处理之后提高硬掩膜的收缩精确度。因此，可以实现适于小型化的非易失性半导体存储器件及其制造方法。
[0370]尽管已经描述了特定实施例，但是这些实施例仅以举例的方式给出，并不旨在限制本发明的范围。实际上，本申请中描述的新颖的实施例可以体现为各种其它形式；此外，可以在不脱离本发明的精神的情况下对本申请中描述的实施例的形式进行各种省略、替代和变化。所附权利要求及其等效物旨在覆盖应落入本发明的精神和范围内的这些形式或修改。
【权利要求】
1.一种非易失性半导体存储器件，包括: 半导体衬底； 层叠的层结构，其包括在第一方向上层叠的第一到第η半导体层(η是等于或大于2的自然数)以及层叠在所述第η半导体层上的上绝缘层，所述第一方向垂直于所述半导体衬底的表面，所述层叠的层结构在与所述半导体衬底的表面平行的第二方向上延伸；以及第一到第n NAND串，其被分别设置在所述第一到第η半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向， 所述非易失性半导体存储器件的特征在于，所述第一到第n NAND串中的每一个包括串联连接的存储器基元， 每一个所述存储器基元都包括电荷存储层和控制栅电极， 所述存储器基元的所述电荷存储层彼此分隔开，并且 所述上绝缘层包括选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。
2.根据权利要求1所述的器件，其特征在于，被所述控制栅电极覆盖的所述上绝缘层的宽度等于或者窄于所述第η半导体层的在所述第三方向上的宽度。
3.根据权利要求1所述的器件，其特征在于，被所述控制栅电极覆盖的所述上绝缘层在与所述第二方向垂直的横截面中具有拐角部分，并且未被所述控制栅电极覆盖的所述上绝缘层在所述横截面中具有圆部分。
4.根据权利要求1所述的器件，其特征在于，所述电荷存储层包括在所述第三方向上层叠的导电层以及所述导电层之间的绝缘层。
5.根据权利要求1所述的器件，其特征在于，每一个所述存储器基元都包括第一绝缘层、所述电荷存储层、第二绝缘层以及所述控制栅电极，所述第一绝缘层、所述电荷存储层、所述第二绝缘层以及所述控制栅电极以上述顺序位于所述第一到第η半导体层的在所述第三方向上的表面上。
6.根据权利要求1所述的器件，其特征在于，所述层叠的层结构包括:槽，其在所述第一方向上穿过所述上绝缘层和所述第一到第η半导体层；第一绝缘层，其覆盖被设置于所述槽中的所述第一到第η半导体层的在所述第三方向上的表面；导电层，其被设置在所述槽中；以及第二绝缘层，其在所述第一方向上覆盖所述导电层。
7.根据权利要求1所述的器件，其特征在于，每一个所述存储器基元包括第一绝缘层和所述电荷存储层并且包括第二绝缘层和所述控制栅电极，所述第一绝缘层和所述电荷存储层以上述顺序位于所述第一到第η半导体层的在所述第三方向上的表面上，并且所述第二绝缘层和所述控制栅电极覆盖所述电荷存储层的在所述第二方向上的表面。
8.根据权利要求1所述的器件，其特征在于，所述层叠的层结构包括在所述第一方向上层叠的第一到第(η+1)绝缘层， 所述第i半导体层(i是I到η中的一个)被设置在所述第i绝缘层与所述第(i+1)绝缘层之间， 所述第一到第η半导体层中的每一个的宽度窄于所述第一到第(η+1)绝缘层中的每一个的在所述第三方向上的宽度，并且 所述存储器基元的所述电荷存储层被分别设置在所述第一到第(η+1)绝缘层之间的凹部中。
9.根据权利要求1所述的器件，其特征在于，所述层叠的层结构包括在所述第一方向上层叠的第一到第(n+1)绝缘层， 所述第i半导体层(i是I到η中的一个)被设置在所述第i绝缘层与所述第(i+1)绝缘层之间，并且 被所述控制栅电极覆盖的所述上绝缘层的宽度等于或者窄于所述第(n+1)绝缘层的在所述第三方向上的宽度。
10.根据权利要求9所述的器件，其特征在于，所述第一到第η半导体层中的每一个的宽度宽于所述第一到第(n+1)绝缘层中的每一个的在所述第三方向上的宽度，并且 所述存储器基元的所述电荷存储层分别沿着所述第一到第η半导体层的凸部设置。
【文档编号】H01L29/792GK104282694SQ201410314589
【公开日】2015年1月14日 申请日期:2014年7月3日 优先权日:2013年7月3日
【发明者】佐久间究, 清利正弘 申请人:株式会社东芝