半导体器件的制作方法
半导体器件的制作方法
【专利摘要】本发明公开了一种半导体器件，一种常关型的而且实现了高移动性及高击穿电压的晶体管的技术。化合物半导体层ISM形成于衬底SUB上，且p型杂质浓度及n型杂质浓度双方均不满1×1016/cm3，并由Ⅲ族氮化物化合物构成。阱WEL为p型杂质层，且形成于化合物半导体层ISM。源极区域SOU形成于阱WEL内，为n型杂质层。低浓度n型区域LDD形成于化合物半导体层ISM，且与阱WEL相连。漏极区域DRN形成于化合物半导体层ISM，且介隔着低浓度n型区域LDD位于阱WEL的相反侧。漏极区域DRN为n型杂质层。
【专利说明】半导体器件
【技术领域】
[0001]本发明涉及一种半导体器件，例如可适用于具有使用了化合物半导体层的晶体管的半导体器件的技术。
【背景技术】
[0002]在功率半导体器件领域中，对于高击穿电压及低电阻化的要求越来越高。在使用了硅衬底的半导体元件中，为了能使元件发挥出超越了其物理界限的性能，采用了超结结构等复杂的结构，因而加大了器件设计的难度。
[0003]对此，近年来持续对使用了 III族氮化物半导体的场效应晶体管进行了开发。这类场效应晶体管例如有使用了 AlGaN/GaN类材料的HEMT(High Electron MobilityTransistor,高电子迁移率晶体管)以及使用了 GaN类材料的MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)等。例如,具有AlGaN/GaN异质结结构的晶体管因压电效应(piezo effect)的极化而在界面上产生二维电子气。所述二维电子气具有较高的电子移动性及较高的载流子密度，并使晶体管具备低导通电阻及高速的开关特性。
[0004]将晶体管用作电力控制元件时，要求该晶体管必须为低导通电阻且在漏栅极之间必须为高击穿电压。而且，使用了二维电子气的晶体管一般为常开型(normally-on)型晶体管。但为了降低晶体管的功耗，优选采用常关型(normally-off)晶体管。
[0005]相比之下，专利文献I公开了如下技术，即，通过将使用了二维电子气的电子传输层作为电场缓和层，便可使GaN — FET同时具备高移动性及高击穿电压的特性。而且，专利文献I中还公开了如下技术，即，通过以到达电子传输层的方式形成的凹槽将电子传输层进行分隔，便可使晶体管成为常关型。但是，专利文献I所公开的结构中，凹槽深度的不同将导致阈电压及沟道电阻发生很大的变化。另外，因凹槽加工带来的损害，将导致在沟道部的移动性降低以及增大沟道电阻。因此，将很难使整个GaN - FET同时满足常关型、高移动性、以及高击穿电压的三个要求。
[0006]专利文献2中公开了如下技术，即不使用二维电子气，而是通过将η型杂质导入P型GaN衬底来形成电场缓和层的技术。具体地说就是，专利文献2公开了通过将电场缓和层的表面载流子浓度设定为大于等于I X 115Cm 3且小于等于5 X 117Cm 3，便可形成具备高移动度且高击穿电压性能的电场缓和层。
[0007]专利文献I日本特开2009 — 246292号公报
[0008]专利文献2日本特开2011 - 187623号公报
【发明内容】
[0009]如上所述，用于进行电力控制等晶体管要求为常关型、且具备高移动性及高击穿电压。本案发明人对如何使晶体管具备这3个特性进行了研究。本发明的所述内容及所述内容以外的目的和新特征将在本说明书的描述及【专利附图】
【附图说明】中写明。
[0010]本发明中的半导体器件具有衬底、化合物半导体层、源极区域、低浓度η型区域、漏极、栅极绝缘膜、以及栅极电极等。其中，所述化合物半导体层形成于衬底上，Ρ型杂质浓度及η型杂质浓度均不满1X 1016/cm3，且由III族氮化物化合物构成。源极区域形成于化合物半导体层上，且为η型杂质层。低浓度η型区域形成于化合物半导体层上，且与阱相连。漏极区域形成于化合物半导体层，且介隔着低浓度η型区域位于与所述阱相反侧的位置上。另外，漏极区域为η型杂质层。栅极绝缘膜形成于所述阱中位于源极区域和低浓度η型区域之间的部分上。栅极电极形成于栅极绝缘膜之上。
[0011]根据本发明，便可使晶体管为常关型、且具备高移动性及高击穿电压的特性。
【专利附图】
【附图说明】
[0012]图1所示的是第1实施方式中半导体器件的模式截面图。
[0013]图2所示的是图1的Α — Α截面中杂质的分布示意图。
[0014]图3所示的是第1实施方式中半导体器件制造方法的示意图。
[0015]图4所示的是第1实施方式中半导体器件制造方法的示意图。
[0016]图5所示的是第1实施方式中半导体器件制造方法的示意图。
[0017]图6所示的是第1实施方式中半导体器件制造方法的示意图。
[0018]图7所示的是第1实施方式中半导体器件制造方法的示意图。
[0019]图8所示的是第1实施方式中半导体器件制造方法的示意图。
[0020]图9所示的是第2实施方式中半导体器件结构的截面图。
[0021]图10所示的是杂质浓度轮廓图。
[0022]图11所示的是第3实施方式中半导体器件结构的截面图。
[0023]图12所示的是第3实施方式中半导体器件制造方法的示意图。
[0024]图13所示的是第3实施方式中半导体器件制造方法的示意图。
[0025]图14所示的是第3实施方式中半导体器件制造方法的示意图。
[0026]图15所示的是第4实施方式中半导体器件结构的截面图。
[0027]图16所示的是第5实施方式中半导体器件结构的截面图。
[0028]图17所示的是沟道长度与阈值的关系的示意图。
[0029]图18所示的是每单位栅极长度的导通电流的关系的示意图。
[0030]图19所示的是低浓度η型区域LDD的薄层电阻和击穿电压的关系的示意图。
[0031]图20所示的是η型GaN层的薄层电阻与Si注入量之间的关系的示意图。
[0032]图21所示的是有无场板的情况下击穿电压的变化示意图。
[0033]图22所示的是动作温度与阈值变化量的关系的示意图。
[0034]图23所示的是动作温度与器件电阻的关系的示意图。
[0035]图24所示的是破坏电压VBD与每单位阻抗的栅极容量的关系的示意图。
[0036]图25所示的是将芯片电阻都为0.1 Ω的Si — M0S和GaN的LDD — MISFET的栅极电容进行比较的示意图。
[0037]图26所示的是对芯片电阻都为0.1 Ω的Si — M0S和GaN的LDD — MISFET的高频动作进行评价的电路图。
[0038]图27所示的是通过图26的电路使Si — M0S和LDD — MISFET运行时，各输出波形的示意图。
[0039]图28所示的是S1- MOS及LDD — MISFET的高频动作的仿真结果的示意图。
[0040]图29所示的是S1- MOS及GaN的LDD — MISFET的各动作频率与效率的关系的示意图。
[0041]符号说明
[0042]BUF缓冲层
[0043]CNL沟道区域
[0044]DRE漏极电极
[0045]DRN漏极区域
[0046]EPI化合物半导体层
[0047]GE栅极电极
[0048]GFP栅极场板电极
[0049]GINS栅极绝缘膜
[0050]HRL高阻抗化合物半导体层
[0051]INSLl布线层绝缘膜
[0052]INSL2布线层绝缘膜
[0053]INSL3绝缘膜
[0054]ISM化合物半导体层
[0055]LDD低浓度η型区域
[0056]OPl耦合孔
[0057]PSMP型化合物半导体层
[0058]SFP源极场板电极
[0059]SOE源极电极
[0060]SOU源极区域
[0061]SUB衬底
[0062]WEL阱
【具体实施方式】
[0063]下面通过图面对本发明的实施方式进行说明。用于说明实施方式的所有图中，对相同结构的部分用同一符号表示，且不进行重复说明。
[0064](第I实施方式)
[0065]图1所示的是第I实施方式中半导体器件的模式截面图。本实施方式中的半导体器件具有衬底SUB、化合物半导体层ISM、源极区域SOU、低浓度η型区域LDD、漏极区域DRN、栅极绝缘膜GINS、以及栅极电极GE等。其中，化合物半导体层ISM形成于衬底SUB上，p型杂质浓度及η型杂质浓度均不满IX 1lfVcm3，且由III族氮化物化合物构成。源极区域SOU形成于化合物半导体层ISM内，且为η型杂质层。低浓度η型区域LDD形成于化合物半导体层ISM中，且与阱WEL相连。漏极区域DRN形成于化合物半导体层ISM中，且介隔着低浓度η型区域LDD位于阱WEL的相反侧上。漏极区域DRN为η型杂质层。栅极绝缘膜GINS形成于阱WEL中的源极区域SOU和低浓度η型区域LDD之间的部分上。栅极电极GE形成于栅极绝缘膜GINS之上。
[0066]III族氮化物化合物中，由于P型杂质的激活率低，所以在III族氮化物化合物的P型层中还具有未被激活的多种P型杂质。因此，即使将η型杂质注入P型的III族氮化物化合物层来形成η型杂质区域，由于P型杂质的存在，将会造成该杂质区域中载流子的移动性变低。
[0067]对此，特意将化合物半导体层ISM设为没掺杂有杂质的层，且P型杂质浓度及η型杂质浓度均不满IX 1016/cm3。因此，通过在化合物半导体层ISM上形成低浓度η型区域LDD，便可使低浓度η型区域LDD中的载流子维持高移动性。另外，由于形成了低浓度η型区域LDD，所以可提高漏极区域DRN和栅极电极GE之间的击穿电压。而且，由于阱WEL中位于源极区域SOU和低浓度η型区域LDD之间的部分成为沟道区域CNL，所以可使晶体管成为常关型。下面说明详细内容。
[0068]以下各实施方式中的构成要素仅为选择性地示出了构成各电路的部分元件而已，本发明的权利请求并不受通过与本发明无直接关系的有源器件及多层布线等的连接方法等实现的构成要素的限制。
[0069]图1所示的半导体器件在衬底SUB上具有化合物半导体层EPI。化合物半导体层EPI为在衬底SUB之上层积缓冲层BUF、高阻抗化合物半导体层HRL、以及化合物半导体层ISM的结构。
[0070]衬底SUB如为硅衬底或蓝宝石衬底。缓冲层BUF如可为AlN、AlGaN、以及积层Α1Ν、AlGaN的结构，或者为AlN/GaN的层积结构。这些层可通过一般的半导体衬底或半导体器件的制造方法来形成，且本发明并不受这些结构及材料的限定。
[0071]缓冲层BUF是为了吸收衬底SUB和高阻抗化合物半导体层HRL之间的晶格失配(lattice mismatc)以及抑制内部应力而设的。
[0072]高阻抗化合物半导体层HRL由薄层电阻比化合物半导体层ISM高的材料形成，因此，也具有比化合物半导体层ISM高的击穿电压。高阻抗化合物半导体层HRL如向由与化合物半导体层ISM相同材料构成的化合物半导体掺杂可提高绝缘性的杂质而形成。
[0073]化合物半导体层ISM的厚度如大于等于10nm且小于等于2000nm。且化合物半导体层ISM中并无特意掺杂的杂质。因此，化合物半导体层ISM中的η型杂质浓度及P型杂质浓度均不满I X 11Vcm3,例如不满I X 1015/cm3。化合物半导体层ISM例如为GaN、AlN、AlGaN、AlGaInN。
[0074]另外，高阻抗化合物半导体层HRL及化合物半导体层ISM为氮化镓(GaN)层时，p型杂质如为Mg，η型杂质如为Si。而且，高阻抗化合物半导体层HRL如通过向GaN导入C等杂质而形成。
[0075]化合物半导体层ISM中形成有M0SFET。所述MOSFET具有阱WEL、源极区域SOU、漏极区域DRN、低浓度η型区域LDD、栅极绝缘膜GINS、以及栅极电极GE等。
[0076]阱WEL为P型杂质区域，是通过向化合物半导体层ISM注入Mg等杂质而形成的。源极区域SOU形成于阱WEL中。而且，位于阱WEL中的源极区域SOU和低浓度η型区域LDD之间的区域为沟道区域CNL。
[0077]源极区域SOU、漏极区域DRN、以及低浓度η型区域LDD例如通过向化合物半导体层ISM注入娃(Si)等杂质而形成的。低浓度η型区域LDD具有电场缓和层(LDD:LightyDoped Drain)的作用。源极区域SOU及漏极区域DRN的n型杂质浓度比低浓度n型区域LDD 局 ο
[0078]栅极绝缘膜GINS及栅极电极GE形成于沟道区域CNL之上。
[0079]栅极绝缘膜GINS如为具有Si02、SiN、及Al2O3中的一种材料的绝缘材料，或为将由这些绝缘材料构成的层进行多种组合而成的绝缘膜(如氮化硅膜/氧化铝膜)，或为同一材料的层积膜等。例如，从化合物半导体即GaN的化学稳定性的观点出发，栅极绝缘膜GINS优选以Al2O3为主成分的绝缘材料形成。另外，本图所示的示例中，在沟道区域CNL之上的以外区域也形成有栅极绝缘膜GINS，位于沟道区域CNL以外区域中的绝缘膜，例如低浓度η型区域LDD上的绝缘膜也可由与栅极绝缘膜GINS不同的材料构成。
[0080]栅极绝缘膜GINS的膜厚虽无特别限定，但是优选具备1V及以上击穿电压的膜厚。由于栅极绝缘膜GINS在沟道区域CNL形成反转层，所以栅极绝缘膜GINS上被施加电压。另外，栅极绝缘膜GINS的膜厚如优选为大于等于30nm且小于等于200nm。通过将栅极绝缘膜GINS的膜厚设为下限値以上，便可向栅极电极GE施加1V及以上的电压。
[0081]栅极电极GE例如为具有TiN、W、Pt、以及Hf中的一种金属材料、或者为以这些材料为主成分的合金(如质量百分数最至少为95maSS% )、或者由这些材料构成的金属材料。而且,栅极电极GE上还施加至少1V的电压。
[0082]另外，源极区域SOU之上形成有源极电极S0E，漏极区域DRN之上形成有漏极电极DRE。源极电极SOE及漏极电极DRE的材料可为从Al、Cu及W等金属材料、或者为以这些材料为主成分的合金(如质量百分数最至少为95mass% )。另外，源极电极SOE及漏极电极DRE优选为可对源极区域SOU及漏极区域DRN进行欧姆接触的功函数低的材料。另外，也可在源极电极SOE及漏极电极DRE的外围存在阻障金属膜。阻障金属膜优选具有T1、TiN、Ta、TaN等对于金属扩散具有阻隔性的、与GaN及绝缘膜等的贴合性高、且可与η型GaN进行欧姆接触的功函数低的材料。
[0083]另外，如果放任形成于化合物半导体层EPI上的晶体管不管，其将为电浮动状态，所以必须将其接地。本实施方式的半导体器件中，用于将阱WEL进行接地的电极也与源极电极S0E、漏极电极DRE —样形成。将阱WEL进行接地的电极的材料优选TiN、W、WN、Pt、Ni等功函数闻的材料。
[0084]接着，在栅极电极GE上及栅极绝缘膜GINS上形成布线层绝缘膜INSLl。布线层绝缘膜INSLl如为S12膜或SiN膜。而且，还可在栅极电极GE、源极电极S0E、漏极电极DRE的上部形成由布线和层间绝缘层构成的布线层。由此，便可形成具有用于一般半导体器件的多层布线结构的半导体器件。由于各生产者一般都了解上述半导体器件结构，所以在本实施方式的图中，不再特别标示出在形成有使晶体管运行的栅极电极GE、源极电极SOE以及漏极电极DRE的布线层的更上层之上的布线结构。
[0085]在实际的半导体器件中，源极区域SOU、栅极电极GE、及漏极区域DRN被重复设置。另外，布线层虽为多层结构，但为了使图面简单化，本图只示出了单层布线。
[0086]图2所示的是图1的A — A截面中杂质的分布示意图。如上所述，源极区域SOU、沟道区域CNL、低浓度η型区域LDD、以及漏极区域DRN均为使用化合物半导体层ISM而形成的。化合物半导体层ISM中并无有意导入的η型杂质及P型杂质。因此，漏极区域DRN及低浓度η型区域LDD中并不具有作为P型杂质的Mg。但是，由于源极区域SOU形成于沟道区域CNL中，所以具有Mg。
[0087]图3?图8所示的是第I实施方式中半导体器件制造方法的示意图。本实施方式中半导体器件的制造方法包括以下工序。首先，在衬底SUB上形成化合物半导体层EPI。此时，也可准备在半导体衬底SUB上形成有化合物半导体层EPI的衬底。接着，为了形成低浓度η型区域LDD、源极区域SOU、漏极区域DRN、以及阱WEL，将杂质注入化合物半导体层ISM0接下来，在化合物半导体层EPI上形成覆盖膜，而且，为了激活杂质而进行激活退火热处理。在激活退火热处理后覆盖膜被除去。接下来，在化合物半导体层EPI上形成栅极绝缘膜GINS。接着形成栅极电极GE及布线层绝缘膜INSL1。之后除去源极区域SOU和漏极区域DRN上的栅极绝缘膜GINS，从而形成源极电极SOE及漏极电极DRE。如上所述，便可在半导体衬底SUB上形成晶体管。下面对本实施方式的工序进行详细说明。
[0088]首先如图3所示，通过一般的方法(如外延生长法)在衬底SUB上依次形成缓冲层BUF、高阻抗化合物半导体层HRL、以及化合物半导体层ISM。其中，缓冲层BUF如为A1N，其厚度如为300?lOOOnm。高阻抗化合物半导体层HRL的厚度如为100?lOOOnm。高阻抗化合物半导体层HRL是在对化合物半导体进行成膜期间，如在I X 116CnT3?I X 1019cm —3范围内掺杂C (碳)等高阻抗化的杂质而形成。接着形成厚度为100?100nm的化合物半导体层ISM。在形成化合物半导体层ISM期间，不将作为杂质原料的气体导入成膜室内。
[0089]接下来如图4所示，将杂质注入化合物半导体层ISM。由此便可形成阱WEL、源极区域SOU及漏极区域DRN、以及低浓度η型区域LDD。这些区域的形成顺序是杂质注入深度的深度顺序。具体地说就是，依次形成阱WEL、源极区域SOU及漏极区域DRN、以及低浓度η型区域LDD。形成阱WEL时杂质的注入深度为100?500nm，形成源极区域SOU及漏极区域DRN时杂质的注入深度为50?300nm，形成低浓度η型区域LDD时杂质的注入深度为10?50nm。另外，形成阱WEL时在I X 116?I X 1019cm —3范围内注入Mg，形成源极区域SOU及漏极区域DRN时在IXlO18?lX 1022cm — 3范围内注入Si，形成低浓度η型区域LDD时在IXlO16 ?lX1019cm —3 范围内注入 Si。
[0090]此外，虽然图中未示出，化合物半导体层EPI上还形成有覆盖膜，而且还通过激活退火热处理来激活杂质。
[0091]接下来如图5所示，在化合物半导体层EPI上形成栅极绝缘膜GINS。成膜方法优选通过CVD法或使用ALD等形成。另外，如图6所示，沟道区域CNL上可存在栅极绝缘膜GINS,也可在源极区域SOU及漏极区域DRN上形成由与栅极绝缘膜GINS不同的绝缘材料构成的绝缘膜INSL3。
[0092]接下来如图7所示，在栅极绝缘膜GINS上形成栅极电极GE。具体地说就是，首先，通过溅射法或CVD法等在整个栅极绝缘膜GINS的面上形成将成为栅极电极GE的导电膜。接下来，通过使用了光致抗蚀剂的构图将所述绝缘膜加工成栅极电极GE的形状。另外，虽然图中未示出，通过使用栅极电极GE的材料，在对栅极电极GE进行加工时可能出现栅极绝缘膜GINS的膜厚减薄的现象。形成栅极电极GE后，再形成布线层绝缘膜INSL1。布线层绝缘膜INSLl通过CVD法或ALD法等形成。
[0093]接下来如图8所示,形成源极电极SOE及漏极电极DRE。具体地说就是,使用光致抗蚀剂或硬掩膜工艺并通过干蚀刻或湿蚀刻除去源极区域SOU及漏极区域DRN上的布线层绝缘膜INSLl。接着通过溅射法或CVD法形成导电膜(如金属膜)，并通过对所述导电膜进行光致抗蚀以对电极形状进行构图。
[0094]下面说明第I实施方式的作用効果。根据本实施方式，低浓度η型区域LDD形成于化合物半导体层ISM中。化合物半导体层ISM中，成膜时并不刻意掺杂杂质。因此，低浓度η型区域LDD成为移动度性高的电场缓和层。另外，阱WEL只形成于成为源极区域SOU及沟道区域CNL的区域中。因此，便可在不降低低浓度η型区域LDD的移动性的情况下在沟道区域CNL形成热载流子，且可将晶体管设为常关型。而且，通过向源极区域SOU及漏极区域DRN注入高浓度的杂质，便可大幅降低源极电极SOE及漏极电极DRE之间的连接电阻。由此，可降低LDD — MISFET器件的电阻中的沟道电阻、LDD电阻以及接触电阻等。因此，实现了常关型的、且具有低电阻及高击穿电压的半导体器件。
[0095]而且，由于化合物半导体层ISM中还形成有晶体管，所以化合物半导体层EPI的层结构非常简洁，因而更易于制造。由此，可提高化合物半导体层EPI的制造成品率，结果可降低半导体器件的制造成本。
[0096]另外，在化合物半导体层ISM和衬底SUB之间形成有高阻抗化合物半导体层HRL。因此,可提高衬底SUB和漏极区域DRN之间的击穿电压。另外，还可减小从漏极区域DRN向衬底SUB的漏泄电流。(第2实施方式)
[0097]图9所示的是第2实施方式中半导体器件结构的截面图。与本实施方式相关的半导体器件相比除了化合物半导体层EPI具有P型化合物半导体层PSM这点之外，其余结构与第I实施方式中相关的半导体器件为同样结构。其中，P型化合物半导体层PSM位于高阻抗化合物半导体层HRL和化合物半导体层ISM之间。
[0098]如在对化合物半导体层进行成膜时，通过将P型杂质(如Mg)导入原料中而形成P型化合物半导体层PSM。其中，P型化合物半导体层PSM的膜厚如为100?lOOOnm，化合物半导体层ISM的膜厚如为10?lOOnm。p型化合物半导体层PSM的杂质浓度如在I X 116?lX1019cm —3的范围内。
[0099]本实施方式中，低浓度η型区域LDD仅形成于化合物半导体层ISM中。另一方面，源极区域SOU及漏极区域DRN的下部也可嵌入P型化合物半导体层PSM中。但是，在ρ型化合物半导体层PSM上形成化合物半导体层ISM时，ρ型化合物半导体层PSM的杂质(如Mg)将扩散到化合物半导体层ISM中。因此，ρ型化合物半导体层PSM和化合物半导体层ISM的界面上存在混合层。因此，本实施方式中，如图10所示，ρ型杂质(如Mg)的浓度轮廓为不连续的状态，且该杂质浓度比P型化合物半导体层PSM降低50%及以上的部分被定义为化合物半导体层ISM和ρ型化合物半导体层PSM的界面。
[0100]根据本实施方式，不在杂质浓度高的P型GaN层中形成低浓度η型区域LDD，便可维持低浓度η型区域LDD的高移动性。因此，便可获得与第I实施方式同样的效果。另外，由于P型化合物半导体层PSM位于低浓度η型区域LDD的下层，所以在栅极电压截止时，则从P型化合物半导体层PSM供给热载流子。因此，因减少表面电场的效果(RESURF(ReducedSurface Field) effect)効果而导致空乏层延伸，与第I实施方式相比，使半导体器件具备更高的击穿电压。
[0101](第3实施方式)
[0102]图11所示的是第3实施方式中半导体器件结构的截面图。本实施方式中的半导体器件除了在低浓度η型区域LDD的上层构成源极场板电极SFP及栅极场板电极GFP这一点之外，其余方面均与第I实施方式相同。本实施方式中，半导体器件也可为仅有源极场板电极SFP及栅极场板电极GFP中的一个的结构。
[0103]从平面上看，源极场板电极SFP与低浓度η型区域LDD的上方及漏极电极DRE之间具有足够的空间。虽然图中未示出，源极场板电极SFP与源极电极SOE电连接。所述连接用布线可设置为跨过栅极电极GE上方，也可以梯子状在与源极场板电极SFP和源极电极SOE的同一层上设置。同样地，从平面上看，栅极场板电极GFP与低浓度η型区域LDD的上方及源极电极SOE以及漏极电极DRE之间也具有足够的空间。
[0104]另外，本图所示的示例中，栅极场板电极GFP形成于布线层绝缘膜INSLl之上。而且，布线层绝缘膜INSLl上形成有布线层绝缘膜INSL2，源极场板电极SFP形成于布线层绝缘膜INSL2之上。而且，从平面上看，源极场板电极SFP比栅极场板电极GFP更靠近漏极电极DRE。布线层绝缘膜INSL2如为S12膜或者SiN膜。
[0105]图12?图14所示的是第3实施方式中半导体器件制造方法的示意图。首先，与第I实施方式一样，形成图12所示的结构(即制成布线层绝缘膜INSLl为止)。S卩，在栅极绝缘膜GINS上形成栅极电极GE后，对布线层绝缘膜INSLl进行成膜。
[0106]接下来如图13所示，在布线层绝缘膜INSLl上对位于栅极电极GE上的耦合孔OPl进行开口。接着在布线层绝缘膜INSLl上及耦合孔OPl内形成导电膜，并选择性地除去所述导电膜。由此形成了栅极场板电极GFP。
[0107]接下来在栅极场板电极GFP上及布线层绝缘膜INSLl上形成布线层绝缘膜INSL2。布线层绝缘膜INSLl和布线层绝缘膜INSL2的绝缘材料可相同也可不同。例如，布线层绝缘膜INSLl，INSL2可均为S12膜，或者一个为S12膜而另一个为SiN膜。
[0108]接下来如图14所示，通过与第I实施方式同样的制作方法来形成源极电极SOE及漏极电极DRE。此时，在形成各电极的同时还形成源极场板电极SFP。
[0109]根据本实施方式，可获得与第I实施方式一样的效果。另外，至少设置源极场板电极SFP及栅极场板电极GFP中的一个，便可在晶体管截止时，使低浓度η型区域LDD中的空乏层扩大。低浓度η型区域LDD的杂质浓度高到一定程度时空乏层将无法在整个低浓度η型区域LDD中扩大而导致击穿电压降低，通过对场板进行设置，便可使空乏层延伸到整个低浓度η型区域LDD。因此，便可在维持高击穿电压的情况下实现低浓度η型区域LDD的高浓度化即低电阻化。
[0110](第4实施方式)
[0111]图15所示的是第4实施方式中半导体器件结构的截面图。本实施方式中相关的半导体器件除了化合物半导体层EPI具有第2实施方式所示的ρ型化合物半导体层PSM这点之外，其余方面与第3实施方式中的半导体器件相同。
[0112]根据本实施方式，可同时获得第2实施方式及第3实施方式所示的效果。
[0113](第5实施方式)
[0114]图16所示的是第5实施方式中半导体器件结构的截面图。本实施方式中相关的半导体器件除了没有阱WEL这一点之外，其他方面与第4实施方式中相关的半导体器件相同。
[0115]根据本实施方式，可使形成于P型化合物半导体层PSM中的热载流子在化合物半导体层ISM内移动。因此，即使没形成有阱WEL，也可制成常关型晶体管。因此可获得与第4实施方式相同的效果。而且，如果沟道部的杂质浓度降低，沟道电阻也将降低，所以可使半导体器件具有更低电阻的性能。
[0116]下面说明各实施方式的半导体器件的效果与比较例进行比较的结果。图17所示的是第I实施方式相关的半导体器件中沟道长度与阈值关系的示意图。阱WEL的杂质浓度为IXlO16cnT3及以上时，晶体管的阈值与沟道长度无关，为正的固定值。由此可知，通过形成阱WEL便可形成常关型晶体管。
[0117]图18所示的是在第I实施方式的半导体器件中，各栅极电压中每单位栅极长度的导通电流关系的示意图。如果将导通-截止的分界值定为10uA/mm时，则可知导通阈电压约为IV左右。
[0118]图19所示的是相同杂质浓度的低浓度η型区域LDD的薄层电阻和击穿电压的关系的示意图。将在整个作为晶体管的区域上形成阱WEL时(即在阱WEL内形成低浓度η型区域LDD时)与仅在成为沟道区域CNL及源极区域SOU的区域内形成阱WEL时进行比较。存在阱WEL就意味着提高了在维持着击穿电压时的低浓度η型区域LDD的电阻。反过来说就是，图19示出了如果不存在与LDD层重合的ρ型阱，便可将低浓度η型区域LDD作为低电阻的LDD。
[0119]图20所示的是η型GaN层的薄层电阻与Si注入量之间的关系的示意图。在适用于源极区域SOU的范围内，可实现比利用了 2DEG(二维电子气)时更低的薄层电阻。这意味着，源极区域SOU和源极电极SOE的接触电阻、以及漏极区域DRN和漏极电极DRE的接触电阻比不无杂质注入时更低。
[0120]图21所示的是有无场板(如栅极场板电极GFP或源极场板电极SFP)的情况下击穿电压的变化示意图。有场板时，可在维持相同面积的低电阻率(RonA)的状态下，击穿电压约可提高2倍。这意味着，由于空乏层延伸的效果，可通过场板来提高击穿电压。
[0121]图22所示的是动作温度及阈值变化量的关系的示意图。这意味着，Si — MOS中动作温度越高阈值则越低，而GaN的LDD — MISFET中对温度的依存性低。
[0122]图23所示的是动作温度与器件电阻的关系的示意图。图中示出了 Si —MOS依赖于动作温度，且造成器件的电阻上升，而GaN的LDD — MISFET与此相反，器件的电阻是固定的。从图22和图23可知，相对于S1- MOS来说，GaN的LDD — MISFET具有可在高温下动作的优点。
[0123]图24所示的是破坏电压VBD与每单位阻抗的栅极容量的关系的示意图。在与面向一般的高频器件的S1- MOS进行比较后可知，GaN的LDD — MISFET的性能至少优越一位数以上(电容更低)。
[0124]图25所示的是将芯片电阻都为0.1 Ω的Si — MOS和GaN的LDD — MISFET的栅极电容进行比较的示意图。通过对栅极源极间(GS)、栅极漏极間(GD)、漏极源极间(DS)的电容分别进行测定。便可知LDD - MISFET的所有电容加起来只为Si — MOS的电容的1/10及以下。
[0125]图26所示的是对芯片电阻都为0.1 Ω的Si — MOS和GaN的LDD — MISFET的高频动作进行评价的电路图。将相当于HO和LO部分的晶体管分别换成S1- MOS和GaN的LDD - MISFET后进行了性能评价。图27所示的是通过图26的电路使Si — MOS和LDD —MISFET运行时，各输出波形的示意图。在动作频率为300kHz的状态下进行评价时，LO的波形变化明显，而在Si — MOS为导通时上升波形则变缓和。将输出波形进行比较后可知，GaN的LDD - MISFET在高频动作时，为低损耗状态。
[0126]另外，图26所示的电路也可用于进行SPICE仿真。在HO和LO中分别输入进行图27所说明的性能评价时所使用的S1- MOS和GaN的LDD — MISFET的器件参数，便可对高频动作进行评价。图28为计算结果之一例的示意图。如图28所示可知,Si — MOS在IMHz运行的状态下将难于进行开关动作，相反地，GaN的LDD — MISFET在1MHz时也可充分运行。图29所示的是S1- MOS和GaN的LDD — MISFET的各动作频率与效率的关系的示意图。将Si — MOS和GaN的LDD — MISFET进行比较后可知，GaN的LDD — MISFET在高频域比以往器件具有更加优越的性能。
[0127]以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。
【权利要求】
1.一种半导体器件，其特征在于，具有: 衬底； 化合物半导体层，其形成于所述衬底上，由III族氮化物化合物构成，所述化合物半导体层中P型杂质浓度及η型杂质浓度均不满I X 11Vcm3 ； 形成于所述化合物半导体层上的P型阱； 源极区域，其形成于所述化合物半导体层上，是η型杂质层； 形成于所述化合物半导体层上且与所述阱相连的低浓度η型区域； 漏极区域，其形成于所述化合物半导体层上，且隔着所述低浓度η型区域而位于所述阱的相反侧，是η型杂质层； 栅极绝缘膜，其形成于所述阱的位于所述源极区域和所述低浓度η型区域之间的部分上；以及 形成于述栅极绝缘膜之上的栅极电极。
2.如权利要求1所述的半导体器件，其特征在于， 所述源极区域形成于所述阱内。
3.如权利要求1所述的半导体器件，其特征在于， 还具有高阻抗化合物半导体层，所述高阻抗化合物半导体层位于所述衬底和所述化合物半导体层之间，且其薄层电阻比所述化合物半导体层高。
4.如权利要求3所述的半导体器件，其特征在于， 还具有缓冲层，所述缓冲层位于所述高阻抗化合物半导体层和所述衬底之间。
5.如权利要求1所述的半导体器件，其特征在于， 还具有P型化合物半导体层，所述P型化合物半导体层形成于所述化合物半导体层之下，且其杂质浓度比所述阱高， 所述阱的下部及所述漏极区域的下部位于所述P型化合物半导体层内。
6.如权利要求1所述的半导体器件，其特征在于， 所述阱的杂质浓度大于等于I X 116Cm 3且小于等于I X 119Cm一3。
7.如权利要求1所述的半导体器件，其特征在于，还具有: 形成于所述低浓度η型区域之上的绝缘层；以及 形成于所述绝缘层之上的场板电极。
8.如权利要求1所述的半导体器件，其特征在于， 所述化合物半导体层为氮化镓层。
9.如权利要求1所述的半导体器件，其特征在于， 所述低浓度η型区域的杂质浓度大于等于I X 116Cm 3且小于等于I X 119Cm 3， 所述漏极区域的杂质浓度大于等于lX1019cm — 3且小于等于lX 1022cm — 3。
【文档编号】H01L29/36GK104425586SQ201410421973
【公开日】2015年3月18日 申请日期:2014年8月25日 优先权日:2013年8月27日
【发明者】久米一平, 竹田裕, 南云俊治, 长谷卓 申请人:瑞萨电子株式会社
【专利摘要】本发明公开了一种半导体器件，一种常关型的而且实现了高移动性及高击穿电压的晶体管的技术。化合物半导体层ISM形成于衬底SUB上，且p型杂质浓度及n型杂质浓度双方均不满1×1016/cm3，并由Ⅲ族氮化物化合物构成。阱WEL为p型杂质层，且形成于化合物半导体层ISM。源极区域SOU形成于阱WEL内，为n型杂质层。低浓度n型区域LDD形成于化合物半导体层ISM，且与阱WEL相连。漏极区域DRN形成于化合物半导体层ISM，且介隔着低浓度n型区域LDD位于阱WEL的相反侧。漏极区域DRN为n型杂质层。
【专利说明】半导体器件
【技术领域】
[0001]本发明涉及一种半导体器件，例如可适用于具有使用了化合物半导体层的晶体管的半导体器件的技术。
【背景技术】
[0002]在功率半导体器件领域中，对于高击穿电压及低电阻化的要求越来越高。在使用了硅衬底的半导体元件中，为了能使元件发挥出超越了其物理界限的性能，采用了超结结构等复杂的结构，因而加大了器件设计的难度。
[0003]对此，近年来持续对使用了 III族氮化物半导体的场效应晶体管进行了开发。这类场效应晶体管例如有使用了 AlGaN/GaN类材料的HEMT(High Electron MobilityTransistor,高电子迁移率晶体管)以及使用了 GaN类材料的MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)等。例如,具有AlGaN/GaN异质结结构的晶体管因压电效应(piezo effect)的极化而在界面上产生二维电子气。所述二维电子气具有较高的电子移动性及较高的载流子密度，并使晶体管具备低导通电阻及高速的开关特性。
[0004]将晶体管用作电力控制元件时，要求该晶体管必须为低导通电阻且在漏栅极之间必须为高击穿电压。而且，使用了二维电子气的晶体管一般为常开型(normally-on)型晶体管。但为了降低晶体管的功耗，优选采用常关型(normally-off)晶体管。
[0005]相比之下，专利文献I公开了如下技术，即，通过将使用了二维电子气的电子传输层作为电场缓和层，便可使GaN — FET同时具备高移动性及高击穿电压的特性。而且，专利文献I中还公开了如下技术，即，通过以到达电子传输层的方式形成的凹槽将电子传输层进行分隔，便可使晶体管成为常关型。但是，专利文献I所公开的结构中，凹槽深度的不同将导致阈电压及沟道电阻发生很大的变化。另外，因凹槽加工带来的损害，将导致在沟道部的移动性降低以及增大沟道电阻。因此，将很难使整个GaN - FET同时满足常关型、高移动性、以及高击穿电压的三个要求。
[0006]专利文献2中公开了如下技术，即不使用二维电子气，而是通过将η型杂质导入P型GaN衬底来形成电场缓和层的技术。具体地说就是，专利文献2公开了通过将电场缓和层的表面载流子浓度设定为大于等于I X 115Cm 3且小于等于5 X 117Cm 3，便可形成具备高移动度且高击穿电压性能的电场缓和层。
[0007]专利文献I日本特开2009 — 246292号公报
[0008]专利文献2日本特开2011 - 187623号公报
【发明内容】
[0009]如上所述，用于进行电力控制等晶体管要求为常关型、且具备高移动性及高击穿电压。本案发明人对如何使晶体管具备这3个特性进行了研究。本发明的所述内容及所述内容以外的目的和新特征将在本说明书的描述及【专利附图】
【附图说明】中写明。
[0010]本发明中的半导体器件具有衬底、化合物半导体层、源极区域、低浓度η型区域、漏极、栅极绝缘膜、以及栅极电极等。其中，所述化合物半导体层形成于衬底上，Ρ型杂质浓度及η型杂质浓度均不满1X 1016/cm3，且由III族氮化物化合物构成。源极区域形成于化合物半导体层上，且为η型杂质层。低浓度η型区域形成于化合物半导体层上，且与阱相连。漏极区域形成于化合物半导体层，且介隔着低浓度η型区域位于与所述阱相反侧的位置上。另外，漏极区域为η型杂质层。栅极绝缘膜形成于所述阱中位于源极区域和低浓度η型区域之间的部分上。栅极电极形成于栅极绝缘膜之上。
[0011]根据本发明，便可使晶体管为常关型、且具备高移动性及高击穿电压的特性。
【专利附图】
【附图说明】
[0012]图1所示的是第1实施方式中半导体器件的模式截面图。
[0013]图2所示的是图1的Α — Α截面中杂质的分布示意图。
[0014]图3所示的是第1实施方式中半导体器件制造方法的示意图。
[0015]图4所示的是第1实施方式中半导体器件制造方法的示意图。
[0016]图5所示的是第1实施方式中半导体器件制造方法的示意图。
[0017]图6所示的是第1实施方式中半导体器件制造方法的示意图。
[0018]图7所示的是第1实施方式中半导体器件制造方法的示意图。
[0019]图8所示的是第1实施方式中半导体器件制造方法的示意图。
[0020]图9所示的是第2实施方式中半导体器件结构的截面图。
[0021]图10所示的是杂质浓度轮廓图。
[0022]图11所示的是第3实施方式中半导体器件结构的截面图。
[0023]图12所示的是第3实施方式中半导体器件制造方法的示意图。
[0024]图13所示的是第3实施方式中半导体器件制造方法的示意图。
[0025]图14所示的是第3实施方式中半导体器件制造方法的示意图。
[0026]图15所示的是第4实施方式中半导体器件结构的截面图。
[0027]图16所示的是第5实施方式中半导体器件结构的截面图。
[0028]图17所示的是沟道长度与阈值的关系的示意图。
[0029]图18所示的是每单位栅极长度的导通电流的关系的示意图。
[0030]图19所示的是低浓度η型区域LDD的薄层电阻和击穿电压的关系的示意图。
[0031]图20所示的是η型GaN层的薄层电阻与Si注入量之间的关系的示意图。
[0032]图21所示的是有无场板的情况下击穿电压的变化示意图。
[0033]图22所示的是动作温度与阈值变化量的关系的示意图。
[0034]图23所示的是动作温度与器件电阻的关系的示意图。
[0035]图24所示的是破坏电压VBD与每单位阻抗的栅极容量的关系的示意图。
[0036]图25所示的是将芯片电阻都为0.1 Ω的Si — M0S和GaN的LDD — MISFET的栅极电容进行比较的示意图。
[0037]图26所示的是对芯片电阻都为0.1 Ω的Si — M0S和GaN的LDD — MISFET的高频动作进行评价的电路图。
[0038]图27所示的是通过图26的电路使Si — M0S和LDD — MISFET运行时，各输出波形的示意图。
[0039]图28所示的是S1- MOS及LDD — MISFET的高频动作的仿真结果的示意图。
[0040]图29所示的是S1- MOS及GaN的LDD — MISFET的各动作频率与效率的关系的示意图。
[0041]符号说明
[0042]BUF缓冲层
[0043]CNL沟道区域
[0044]DRE漏极电极
[0045]DRN漏极区域
[0046]EPI化合物半导体层
[0047]GE栅极电极
[0048]GFP栅极场板电极
[0049]GINS栅极绝缘膜
[0050]HRL高阻抗化合物半导体层
[0051]INSLl布线层绝缘膜
[0052]INSL2布线层绝缘膜
[0053]INSL3绝缘膜
[0054]ISM化合物半导体层
[0055]LDD低浓度η型区域
[0056]OPl耦合孔
[0057]PSMP型化合物半导体层
[0058]SFP源极场板电极
[0059]SOE源极电极
[0060]SOU源极区域
[0061]SUB衬底
[0062]WEL阱
【具体实施方式】
[0063]下面通过图面对本发明的实施方式进行说明。用于说明实施方式的所有图中，对相同结构的部分用同一符号表示，且不进行重复说明。
[0064](第I实施方式)
[0065]图1所示的是第I实施方式中半导体器件的模式截面图。本实施方式中的半导体器件具有衬底SUB、化合物半导体层ISM、源极区域SOU、低浓度η型区域LDD、漏极区域DRN、栅极绝缘膜GINS、以及栅极电极GE等。其中，化合物半导体层ISM形成于衬底SUB上，p型杂质浓度及η型杂质浓度均不满IX 1lfVcm3，且由III族氮化物化合物构成。源极区域SOU形成于化合物半导体层ISM内，且为η型杂质层。低浓度η型区域LDD形成于化合物半导体层ISM中，且与阱WEL相连。漏极区域DRN形成于化合物半导体层ISM中，且介隔着低浓度η型区域LDD位于阱WEL的相反侧上。漏极区域DRN为η型杂质层。栅极绝缘膜GINS形成于阱WEL中的源极区域SOU和低浓度η型区域LDD之间的部分上。栅极电极GE形成于栅极绝缘膜GINS之上。
[0066]III族氮化物化合物中，由于P型杂质的激活率低，所以在III族氮化物化合物的P型层中还具有未被激活的多种P型杂质。因此，即使将η型杂质注入P型的III族氮化物化合物层来形成η型杂质区域，由于P型杂质的存在，将会造成该杂质区域中载流子的移动性变低。
[0067]对此，特意将化合物半导体层ISM设为没掺杂有杂质的层，且P型杂质浓度及η型杂质浓度均不满IX 1016/cm3。因此，通过在化合物半导体层ISM上形成低浓度η型区域LDD，便可使低浓度η型区域LDD中的载流子维持高移动性。另外，由于形成了低浓度η型区域LDD，所以可提高漏极区域DRN和栅极电极GE之间的击穿电压。而且，由于阱WEL中位于源极区域SOU和低浓度η型区域LDD之间的部分成为沟道区域CNL，所以可使晶体管成为常关型。下面说明详细内容。
[0068]以下各实施方式中的构成要素仅为选择性地示出了构成各电路的部分元件而已，本发明的权利请求并不受通过与本发明无直接关系的有源器件及多层布线等的连接方法等实现的构成要素的限制。
[0069]图1所示的半导体器件在衬底SUB上具有化合物半导体层EPI。化合物半导体层EPI为在衬底SUB之上层积缓冲层BUF、高阻抗化合物半导体层HRL、以及化合物半导体层ISM的结构。
[0070]衬底SUB如为硅衬底或蓝宝石衬底。缓冲层BUF如可为AlN、AlGaN、以及积层Α1Ν、AlGaN的结构，或者为AlN/GaN的层积结构。这些层可通过一般的半导体衬底或半导体器件的制造方法来形成，且本发明并不受这些结构及材料的限定。
[0071]缓冲层BUF是为了吸收衬底SUB和高阻抗化合物半导体层HRL之间的晶格失配(lattice mismatc)以及抑制内部应力而设的。
[0072]高阻抗化合物半导体层HRL由薄层电阻比化合物半导体层ISM高的材料形成，因此，也具有比化合物半导体层ISM高的击穿电压。高阻抗化合物半导体层HRL如向由与化合物半导体层ISM相同材料构成的化合物半导体掺杂可提高绝缘性的杂质而形成。
[0073]化合物半导体层ISM的厚度如大于等于10nm且小于等于2000nm。且化合物半导体层ISM中并无特意掺杂的杂质。因此，化合物半导体层ISM中的η型杂质浓度及P型杂质浓度均不满I X 11Vcm3,例如不满I X 1015/cm3。化合物半导体层ISM例如为GaN、AlN、AlGaN、AlGaInN。
[0074]另外，高阻抗化合物半导体层HRL及化合物半导体层ISM为氮化镓(GaN)层时，p型杂质如为Mg，η型杂质如为Si。而且，高阻抗化合物半导体层HRL如通过向GaN导入C等杂质而形成。
[0075]化合物半导体层ISM中形成有M0SFET。所述MOSFET具有阱WEL、源极区域SOU、漏极区域DRN、低浓度η型区域LDD、栅极绝缘膜GINS、以及栅极电极GE等。
[0076]阱WEL为P型杂质区域，是通过向化合物半导体层ISM注入Mg等杂质而形成的。源极区域SOU形成于阱WEL中。而且，位于阱WEL中的源极区域SOU和低浓度η型区域LDD之间的区域为沟道区域CNL。
[0077]源极区域SOU、漏极区域DRN、以及低浓度η型区域LDD例如通过向化合物半导体层ISM注入娃(Si)等杂质而形成的。低浓度η型区域LDD具有电场缓和层(LDD:LightyDoped Drain)的作用。源极区域SOU及漏极区域DRN的n型杂质浓度比低浓度n型区域LDD 局 ο
[0078]栅极绝缘膜GINS及栅极电极GE形成于沟道区域CNL之上。
[0079]栅极绝缘膜GINS如为具有Si02、SiN、及Al2O3中的一种材料的绝缘材料，或为将由这些绝缘材料构成的层进行多种组合而成的绝缘膜(如氮化硅膜/氧化铝膜)，或为同一材料的层积膜等。例如，从化合物半导体即GaN的化学稳定性的观点出发，栅极绝缘膜GINS优选以Al2O3为主成分的绝缘材料形成。另外，本图所示的示例中，在沟道区域CNL之上的以外区域也形成有栅极绝缘膜GINS，位于沟道区域CNL以外区域中的绝缘膜，例如低浓度η型区域LDD上的绝缘膜也可由与栅极绝缘膜GINS不同的材料构成。
[0080]栅极绝缘膜GINS的膜厚虽无特别限定，但是优选具备1V及以上击穿电压的膜厚。由于栅极绝缘膜GINS在沟道区域CNL形成反转层，所以栅极绝缘膜GINS上被施加电压。另外，栅极绝缘膜GINS的膜厚如优选为大于等于30nm且小于等于200nm。通过将栅极绝缘膜GINS的膜厚设为下限値以上，便可向栅极电极GE施加1V及以上的电压。
[0081]栅极电极GE例如为具有TiN、W、Pt、以及Hf中的一种金属材料、或者为以这些材料为主成分的合金(如质量百分数最至少为95maSS% )、或者由这些材料构成的金属材料。而且,栅极电极GE上还施加至少1V的电压。
[0082]另外，源极区域SOU之上形成有源极电极S0E，漏极区域DRN之上形成有漏极电极DRE。源极电极SOE及漏极电极DRE的材料可为从Al、Cu及W等金属材料、或者为以这些材料为主成分的合金(如质量百分数最至少为95mass% )。另外，源极电极SOE及漏极电极DRE优选为可对源极区域SOU及漏极区域DRN进行欧姆接触的功函数低的材料。另外，也可在源极电极SOE及漏极电极DRE的外围存在阻障金属膜。阻障金属膜优选具有T1、TiN、Ta、TaN等对于金属扩散具有阻隔性的、与GaN及绝缘膜等的贴合性高、且可与η型GaN进行欧姆接触的功函数低的材料。
[0083]另外，如果放任形成于化合物半导体层EPI上的晶体管不管，其将为电浮动状态，所以必须将其接地。本实施方式的半导体器件中，用于将阱WEL进行接地的电极也与源极电极S0E、漏极电极DRE —样形成。将阱WEL进行接地的电极的材料优选TiN、W、WN、Pt、Ni等功函数闻的材料。
[0084]接着，在栅极电极GE上及栅极绝缘膜GINS上形成布线层绝缘膜INSLl。布线层绝缘膜INSLl如为S12膜或SiN膜。而且，还可在栅极电极GE、源极电极S0E、漏极电极DRE的上部形成由布线和层间绝缘层构成的布线层。由此，便可形成具有用于一般半导体器件的多层布线结构的半导体器件。由于各生产者一般都了解上述半导体器件结构，所以在本实施方式的图中，不再特别标示出在形成有使晶体管运行的栅极电极GE、源极电极SOE以及漏极电极DRE的布线层的更上层之上的布线结构。
[0085]在实际的半导体器件中，源极区域SOU、栅极电极GE、及漏极区域DRN被重复设置。另外，布线层虽为多层结构，但为了使图面简单化，本图只示出了单层布线。
[0086]图2所示的是图1的A — A截面中杂质的分布示意图。如上所述，源极区域SOU、沟道区域CNL、低浓度η型区域LDD、以及漏极区域DRN均为使用化合物半导体层ISM而形成的。化合物半导体层ISM中并无有意导入的η型杂质及P型杂质。因此，漏极区域DRN及低浓度η型区域LDD中并不具有作为P型杂质的Mg。但是，由于源极区域SOU形成于沟道区域CNL中，所以具有Mg。
[0087]图3?图8所示的是第I实施方式中半导体器件制造方法的示意图。本实施方式中半导体器件的制造方法包括以下工序。首先，在衬底SUB上形成化合物半导体层EPI。此时，也可准备在半导体衬底SUB上形成有化合物半导体层EPI的衬底。接着，为了形成低浓度η型区域LDD、源极区域SOU、漏极区域DRN、以及阱WEL，将杂质注入化合物半导体层ISM0接下来，在化合物半导体层EPI上形成覆盖膜，而且，为了激活杂质而进行激活退火热处理。在激活退火热处理后覆盖膜被除去。接下来，在化合物半导体层EPI上形成栅极绝缘膜GINS。接着形成栅极电极GE及布线层绝缘膜INSL1。之后除去源极区域SOU和漏极区域DRN上的栅极绝缘膜GINS，从而形成源极电极SOE及漏极电极DRE。如上所述，便可在半导体衬底SUB上形成晶体管。下面对本实施方式的工序进行详细说明。
[0088]首先如图3所示，通过一般的方法(如外延生长法)在衬底SUB上依次形成缓冲层BUF、高阻抗化合物半导体层HRL、以及化合物半导体层ISM。其中，缓冲层BUF如为A1N，其厚度如为300?lOOOnm。高阻抗化合物半导体层HRL的厚度如为100?lOOOnm。高阻抗化合物半导体层HRL是在对化合物半导体进行成膜期间，如在I X 116CnT3?I X 1019cm —3范围内掺杂C (碳)等高阻抗化的杂质而形成。接着形成厚度为100?100nm的化合物半导体层ISM。在形成化合物半导体层ISM期间，不将作为杂质原料的气体导入成膜室内。
[0089]接下来如图4所示，将杂质注入化合物半导体层ISM。由此便可形成阱WEL、源极区域SOU及漏极区域DRN、以及低浓度η型区域LDD。这些区域的形成顺序是杂质注入深度的深度顺序。具体地说就是，依次形成阱WEL、源极区域SOU及漏极区域DRN、以及低浓度η型区域LDD。形成阱WEL时杂质的注入深度为100?500nm，形成源极区域SOU及漏极区域DRN时杂质的注入深度为50?300nm，形成低浓度η型区域LDD时杂质的注入深度为10?50nm。另外，形成阱WEL时在I X 116?I X 1019cm —3范围内注入Mg，形成源极区域SOU及漏极区域DRN时在IXlO18?lX 1022cm — 3范围内注入Si，形成低浓度η型区域LDD时在IXlO16 ?lX1019cm —3 范围内注入 Si。
[0090]此外，虽然图中未示出，化合物半导体层EPI上还形成有覆盖膜，而且还通过激活退火热处理来激活杂质。
[0091]接下来如图5所示，在化合物半导体层EPI上形成栅极绝缘膜GINS。成膜方法优选通过CVD法或使用ALD等形成。另外，如图6所示，沟道区域CNL上可存在栅极绝缘膜GINS,也可在源极区域SOU及漏极区域DRN上形成由与栅极绝缘膜GINS不同的绝缘材料构成的绝缘膜INSL3。
[0092]接下来如图7所示，在栅极绝缘膜GINS上形成栅极电极GE。具体地说就是，首先，通过溅射法或CVD法等在整个栅极绝缘膜GINS的面上形成将成为栅极电极GE的导电膜。接下来，通过使用了光致抗蚀剂的构图将所述绝缘膜加工成栅极电极GE的形状。另外，虽然图中未示出，通过使用栅极电极GE的材料，在对栅极电极GE进行加工时可能出现栅极绝缘膜GINS的膜厚减薄的现象。形成栅极电极GE后，再形成布线层绝缘膜INSL1。布线层绝缘膜INSLl通过CVD法或ALD法等形成。
[0093]接下来如图8所示,形成源极电极SOE及漏极电极DRE。具体地说就是,使用光致抗蚀剂或硬掩膜工艺并通过干蚀刻或湿蚀刻除去源极区域SOU及漏极区域DRN上的布线层绝缘膜INSLl。接着通过溅射法或CVD法形成导电膜(如金属膜)，并通过对所述导电膜进行光致抗蚀以对电极形状进行构图。
[0094]下面说明第I实施方式的作用効果。根据本实施方式，低浓度η型区域LDD形成于化合物半导体层ISM中。化合物半导体层ISM中，成膜时并不刻意掺杂杂质。因此，低浓度η型区域LDD成为移动度性高的电场缓和层。另外，阱WEL只形成于成为源极区域SOU及沟道区域CNL的区域中。因此，便可在不降低低浓度η型区域LDD的移动性的情况下在沟道区域CNL形成热载流子，且可将晶体管设为常关型。而且，通过向源极区域SOU及漏极区域DRN注入高浓度的杂质，便可大幅降低源极电极SOE及漏极电极DRE之间的连接电阻。由此，可降低LDD — MISFET器件的电阻中的沟道电阻、LDD电阻以及接触电阻等。因此，实现了常关型的、且具有低电阻及高击穿电压的半导体器件。
[0095]而且，由于化合物半导体层ISM中还形成有晶体管，所以化合物半导体层EPI的层结构非常简洁，因而更易于制造。由此，可提高化合物半导体层EPI的制造成品率，结果可降低半导体器件的制造成本。
[0096]另外，在化合物半导体层ISM和衬底SUB之间形成有高阻抗化合物半导体层HRL。因此,可提高衬底SUB和漏极区域DRN之间的击穿电压。另外，还可减小从漏极区域DRN向衬底SUB的漏泄电流。(第2实施方式)
[0097]图9所示的是第2实施方式中半导体器件结构的截面图。与本实施方式相关的半导体器件相比除了化合物半导体层EPI具有P型化合物半导体层PSM这点之外，其余结构与第I实施方式中相关的半导体器件为同样结构。其中，P型化合物半导体层PSM位于高阻抗化合物半导体层HRL和化合物半导体层ISM之间。
[0098]如在对化合物半导体层进行成膜时，通过将P型杂质(如Mg)导入原料中而形成P型化合物半导体层PSM。其中，P型化合物半导体层PSM的膜厚如为100?lOOOnm，化合物半导体层ISM的膜厚如为10?lOOnm。p型化合物半导体层PSM的杂质浓度如在I X 116?lX1019cm —3的范围内。
[0099]本实施方式中，低浓度η型区域LDD仅形成于化合物半导体层ISM中。另一方面，源极区域SOU及漏极区域DRN的下部也可嵌入P型化合物半导体层PSM中。但是，在ρ型化合物半导体层PSM上形成化合物半导体层ISM时，ρ型化合物半导体层PSM的杂质(如Mg)将扩散到化合物半导体层ISM中。因此，ρ型化合物半导体层PSM和化合物半导体层ISM的界面上存在混合层。因此，本实施方式中，如图10所示，ρ型杂质(如Mg)的浓度轮廓为不连续的状态，且该杂质浓度比P型化合物半导体层PSM降低50%及以上的部分被定义为化合物半导体层ISM和ρ型化合物半导体层PSM的界面。
[0100]根据本实施方式，不在杂质浓度高的P型GaN层中形成低浓度η型区域LDD，便可维持低浓度η型区域LDD的高移动性。因此，便可获得与第I实施方式同样的效果。另外，由于P型化合物半导体层PSM位于低浓度η型区域LDD的下层，所以在栅极电压截止时，则从P型化合物半导体层PSM供给热载流子。因此，因减少表面电场的效果(RESURF(ReducedSurface Field) effect)効果而导致空乏层延伸，与第I实施方式相比，使半导体器件具备更高的击穿电压。
[0101](第3实施方式)
[0102]图11所示的是第3实施方式中半导体器件结构的截面图。本实施方式中的半导体器件除了在低浓度η型区域LDD的上层构成源极场板电极SFP及栅极场板电极GFP这一点之外，其余方面均与第I实施方式相同。本实施方式中，半导体器件也可为仅有源极场板电极SFP及栅极场板电极GFP中的一个的结构。
[0103]从平面上看，源极场板电极SFP与低浓度η型区域LDD的上方及漏极电极DRE之间具有足够的空间。虽然图中未示出，源极场板电极SFP与源极电极SOE电连接。所述连接用布线可设置为跨过栅极电极GE上方，也可以梯子状在与源极场板电极SFP和源极电极SOE的同一层上设置。同样地，从平面上看，栅极场板电极GFP与低浓度η型区域LDD的上方及源极电极SOE以及漏极电极DRE之间也具有足够的空间。
[0104]另外，本图所示的示例中，栅极场板电极GFP形成于布线层绝缘膜INSLl之上。而且，布线层绝缘膜INSLl上形成有布线层绝缘膜INSL2，源极场板电极SFP形成于布线层绝缘膜INSL2之上。而且，从平面上看，源极场板电极SFP比栅极场板电极GFP更靠近漏极电极DRE。布线层绝缘膜INSL2如为S12膜或者SiN膜。
[0105]图12?图14所示的是第3实施方式中半导体器件制造方法的示意图。首先，与第I实施方式一样，形成图12所示的结构(即制成布线层绝缘膜INSLl为止)。S卩，在栅极绝缘膜GINS上形成栅极电极GE后，对布线层绝缘膜INSLl进行成膜。
[0106]接下来如图13所示，在布线层绝缘膜INSLl上对位于栅极电极GE上的耦合孔OPl进行开口。接着在布线层绝缘膜INSLl上及耦合孔OPl内形成导电膜，并选择性地除去所述导电膜。由此形成了栅极场板电极GFP。
[0107]接下来在栅极场板电极GFP上及布线层绝缘膜INSLl上形成布线层绝缘膜INSL2。布线层绝缘膜INSLl和布线层绝缘膜INSL2的绝缘材料可相同也可不同。例如，布线层绝缘膜INSLl，INSL2可均为S12膜，或者一个为S12膜而另一个为SiN膜。
[0108]接下来如图14所示，通过与第I实施方式同样的制作方法来形成源极电极SOE及漏极电极DRE。此时，在形成各电极的同时还形成源极场板电极SFP。
[0109]根据本实施方式，可获得与第I实施方式一样的效果。另外，至少设置源极场板电极SFP及栅极场板电极GFP中的一个，便可在晶体管截止时，使低浓度η型区域LDD中的空乏层扩大。低浓度η型区域LDD的杂质浓度高到一定程度时空乏层将无法在整个低浓度η型区域LDD中扩大而导致击穿电压降低，通过对场板进行设置，便可使空乏层延伸到整个低浓度η型区域LDD。因此，便可在维持高击穿电压的情况下实现低浓度η型区域LDD的高浓度化即低电阻化。
[0110](第4实施方式)
[0111]图15所示的是第4实施方式中半导体器件结构的截面图。本实施方式中相关的半导体器件除了化合物半导体层EPI具有第2实施方式所示的ρ型化合物半导体层PSM这点之外，其余方面与第3实施方式中的半导体器件相同。
[0112]根据本实施方式，可同时获得第2实施方式及第3实施方式所示的效果。
[0113](第5实施方式)
[0114]图16所示的是第5实施方式中半导体器件结构的截面图。本实施方式中相关的半导体器件除了没有阱WEL这一点之外，其他方面与第4实施方式中相关的半导体器件相同。
[0115]根据本实施方式，可使形成于P型化合物半导体层PSM中的热载流子在化合物半导体层ISM内移动。因此，即使没形成有阱WEL，也可制成常关型晶体管。因此可获得与第4实施方式相同的效果。而且，如果沟道部的杂质浓度降低，沟道电阻也将降低，所以可使半导体器件具有更低电阻的性能。
[0116]下面说明各实施方式的半导体器件的效果与比较例进行比较的结果。图17所示的是第I实施方式相关的半导体器件中沟道长度与阈值关系的示意图。阱WEL的杂质浓度为IXlO16cnT3及以上时，晶体管的阈值与沟道长度无关，为正的固定值。由此可知，通过形成阱WEL便可形成常关型晶体管。
[0117]图18所示的是在第I实施方式的半导体器件中，各栅极电压中每单位栅极长度的导通电流关系的示意图。如果将导通-截止的分界值定为10uA/mm时，则可知导通阈电压约为IV左右。
[0118]图19所示的是相同杂质浓度的低浓度η型区域LDD的薄层电阻和击穿电压的关系的示意图。将在整个作为晶体管的区域上形成阱WEL时(即在阱WEL内形成低浓度η型区域LDD时)与仅在成为沟道区域CNL及源极区域SOU的区域内形成阱WEL时进行比较。存在阱WEL就意味着提高了在维持着击穿电压时的低浓度η型区域LDD的电阻。反过来说就是，图19示出了如果不存在与LDD层重合的ρ型阱，便可将低浓度η型区域LDD作为低电阻的LDD。
[0119]图20所示的是η型GaN层的薄层电阻与Si注入量之间的关系的示意图。在适用于源极区域SOU的范围内，可实现比利用了 2DEG(二维电子气)时更低的薄层电阻。这意味着，源极区域SOU和源极电极SOE的接触电阻、以及漏极区域DRN和漏极电极DRE的接触电阻比不无杂质注入时更低。
[0120]图21所示的是有无场板(如栅极场板电极GFP或源极场板电极SFP)的情况下击穿电压的变化示意图。有场板时，可在维持相同面积的低电阻率(RonA)的状态下，击穿电压约可提高2倍。这意味着，由于空乏层延伸的效果，可通过场板来提高击穿电压。
[0121]图22所示的是动作温度及阈值变化量的关系的示意图。这意味着，Si — MOS中动作温度越高阈值则越低，而GaN的LDD — MISFET中对温度的依存性低。
[0122]图23所示的是动作温度与器件电阻的关系的示意图。图中示出了 Si —MOS依赖于动作温度，且造成器件的电阻上升，而GaN的LDD — MISFET与此相反，器件的电阻是固定的。从图22和图23可知，相对于S1- MOS来说，GaN的LDD — MISFET具有可在高温下动作的优点。
[0123]图24所示的是破坏电压VBD与每单位阻抗的栅极容量的关系的示意图。在与面向一般的高频器件的S1- MOS进行比较后可知，GaN的LDD — MISFET的性能至少优越一位数以上(电容更低)。
[0124]图25所示的是将芯片电阻都为0.1 Ω的Si — MOS和GaN的LDD — MISFET的栅极电容进行比较的示意图。通过对栅极源极间(GS)、栅极漏极間(GD)、漏极源极间(DS)的电容分别进行测定。便可知LDD - MISFET的所有电容加起来只为Si — MOS的电容的1/10及以下。
[0125]图26所示的是对芯片电阻都为0.1 Ω的Si — MOS和GaN的LDD — MISFET的高频动作进行评价的电路图。将相当于HO和LO部分的晶体管分别换成S1- MOS和GaN的LDD - MISFET后进行了性能评价。图27所示的是通过图26的电路使Si — MOS和LDD —MISFET运行时，各输出波形的示意图。在动作频率为300kHz的状态下进行评价时，LO的波形变化明显，而在Si — MOS为导通时上升波形则变缓和。将输出波形进行比较后可知，GaN的LDD - MISFET在高频动作时，为低损耗状态。
[0126]另外，图26所示的电路也可用于进行SPICE仿真。在HO和LO中分别输入进行图27所说明的性能评价时所使用的S1- MOS和GaN的LDD — MISFET的器件参数，便可对高频动作进行评价。图28为计算结果之一例的示意图。如图28所示可知,Si — MOS在IMHz运行的状态下将难于进行开关动作，相反地，GaN的LDD — MISFET在1MHz时也可充分运行。图29所示的是S1- MOS和GaN的LDD — MISFET的各动作频率与效率的关系的示意图。将Si — MOS和GaN的LDD — MISFET进行比较后可知，GaN的LDD — MISFET在高频域比以往器件具有更加优越的性能。
[0127]以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。
【权利要求】
1.一种半导体器件，其特征在于，具有: 衬底； 化合物半导体层，其形成于所述衬底上，由III族氮化物化合物构成，所述化合物半导体层中P型杂质浓度及η型杂质浓度均不满I X 11Vcm3 ； 形成于所述化合物半导体层上的P型阱； 源极区域，其形成于所述化合物半导体层上，是η型杂质层； 形成于所述化合物半导体层上且与所述阱相连的低浓度η型区域； 漏极区域，其形成于所述化合物半导体层上，且隔着所述低浓度η型区域而位于所述阱的相反侧，是η型杂质层； 栅极绝缘膜，其形成于所述阱的位于所述源极区域和所述低浓度η型区域之间的部分上；以及 形成于述栅极绝缘膜之上的栅极电极。
2.如权利要求1所述的半导体器件，其特征在于， 所述源极区域形成于所述阱内。
3.如权利要求1所述的半导体器件，其特征在于， 还具有高阻抗化合物半导体层，所述高阻抗化合物半导体层位于所述衬底和所述化合物半导体层之间，且其薄层电阻比所述化合物半导体层高。
4.如权利要求3所述的半导体器件，其特征在于， 还具有缓冲层，所述缓冲层位于所述高阻抗化合物半导体层和所述衬底之间。
5.如权利要求1所述的半导体器件，其特征在于， 还具有P型化合物半导体层，所述P型化合物半导体层形成于所述化合物半导体层之下，且其杂质浓度比所述阱高， 所述阱的下部及所述漏极区域的下部位于所述P型化合物半导体层内。
6.如权利要求1所述的半导体器件，其特征在于， 所述阱的杂质浓度大于等于I X 116Cm 3且小于等于I X 119Cm一3。
7.如权利要求1所述的半导体器件，其特征在于，还具有: 形成于所述低浓度η型区域之上的绝缘层；以及 形成于所述绝缘层之上的场板电极。
8.如权利要求1所述的半导体器件，其特征在于， 所述化合物半导体层为氮化镓层。
9.如权利要求1所述的半导体器件，其特征在于， 所述低浓度η型区域的杂质浓度大于等于I X 116Cm 3且小于等于I X 119Cm 3， 所述漏极区域的杂质浓度大于等于lX1019cm — 3且小于等于lX 1022cm — 3。
【文档编号】H01L29/36GK104425586SQ201410421973
【公开日】2015年3月18日 申请日期:2014年8月25日 优先权日:2013年8月27日
【发明者】久米一平, 竹田裕, 南云俊治, 长谷卓 申请人:瑞萨电子株式会社
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