半导体器件及其制备方法
【专利摘要】本发明揭示了一种半导体器件的制备方法，包括：提供一衬底，所述衬底包含N阱和P阱，所述衬底上形成有一栅极，所述栅极分别覆盖部分所述N阱和部分所述P阱，所述栅极的两侧形成有第一侧墙；在所述N阱中形成一凹槽，所述凹槽位于所述第一侧墙背离所述栅极的一侧；在所述凹槽的侧壁和所述栅极的两侧形成第二侧墙，所述第一侧墙位于所述第二侧墙和栅极之间；在所述P阱中形成一源极，并在所述N阱中形成一漏极，所述凹槽位于所述漏极和栅极之间。同时，本发明还提供一种半导体器件。本发明的半导体器件以及制备方法可以提高了所述半导体器件的工作电压。
【专利说明】 半导体器件及其制备方法
【技术领域】
[0001]本发明涉及漏极扩展金属氧化物半导体【技术领域】，特别是涉及一种半导体器件及其制备方法。
【背景技术】
[0002]集成电路(integrated circuit)器件包括MOS (金属氧化物半导体)晶体管构成的电路。这种高密度电路普遍应用于各种电子产品中。许多器件要求MOS晶体管可在高压(大于5V)下工作，为了提高器件的工作电压，目前往往使用漏极扩展金属氧化物半导体(Extended Drain M0S,简称 EDM0S)器件。
[0003]如图1所示，此为现有的EDMOS器件I的简单示意图。衬底10内形成有N阱11和P阱12，漏极13形成于所述N阱11中，源极14形成于所述P阱12中，衬底10还形成隔离结构15。所述衬底10上形成有一栅极21，所述栅极21分别覆盖部分所述N阱11和部分所述P阱12。源极14紧邻所述栅极21，漏极13与栅极21之间具有漏极扩展区16，所述漏极扩展区16上方覆盖阻挡层30，在形成自对准多晶硅化物(salicide)的过程中阻挡在漏极扩展区16形成自对准多晶硅化物。EDMOS器件I使用N阱11，N阱11增加了漏极13与源极14之间的距离，充分提高了 EDMOS器件I的工作电压。EDMOS器件I提高提高了击穿电压(BVdss)，并降低了导通电阻(Rdson)，实现了击穿电压和导通电阻之间的权衡(trade-off)，因此，EDMOS器件I被广泛应用于集成电路器件中。
[0004]然而，随着半导体器件的缩小，漏极扩展区16的尺寸随之减小，使得EDMOS器件I的击穿电压降低，从而不能满足高压工作的需要。
【发明内容】
[0005]本发明的目的在于，提供一种半导体器件及其制备方法，提高半导体器件的击穿电压，使得半导体器件的工作电压提高。
[0006]为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括:
[0007]提供一衬底，所述衬底包含N阱和P阱，所述衬底上形成有一栅极，所述栅极分别覆盖部分所述N阱和部分所述P阱，所述栅极的两侧形成有第一侧墙；
[0008]在所述N阱中形成一凹槽，所述凹槽位于所述第一侧墙背离所述栅极的一侧；
[0009]在所述凹槽的侧壁和所述栅极的两侧形成第二侧墙，所述第一侧墙位于所述第二侧墙和栅极之间；以及
[0010]进行离子注入工艺，在所述P阱中形成一源极，并在所述N阱中形成一漏极，所述凹槽位于所述漏极和栅极之间。
[0011]可选的，在所述半导体器件的制备方法中，在所述凹槽的侧壁和所述栅极的两侧形成第二侧墙的步骤和进行离子注入工艺的步骤之间，还包括:
[0012]在所述衬底上形成一覆盖所述凹槽的阻挡层。
[0013]可选的，在所述半导体器件的制备方法中，所述阻挡层为硅化物阻挡层。
[0014]可选的，在所述半导体器件的制备方法中，所述P阱还包含轻掺杂漏区，所述轻掺杂漏区位于所述栅极的两侧。
[0015]可选的，在所述半导体器件的制备方法中，所述第一侧墙的材料为氧化物。
[0016]可选的，在所述半导体器件的制备方法中，所述第二侧墙的材料为氮化物。
[0017]根据本发明的另一面，还提供一种半导体器件，包括:
[0018]衬底，所述衬底包含N阱和P阱，所述衬底上形成有一栅极，所述栅极分别覆盖部分所述N阱和部分所述P阱，所述栅极的两侧形成有第一侧墙；
[0019]凹槽，位于所述N阱中，并位于所述第一侧墙背离所述栅极的一侧；
[0020]第二侧墙，位于所述凹槽的侧壁和所述栅极的两侧，所述第一侧墙位于所述第二侧墙和栅极之间；以及
[0021]源极以及漏极，所述源极位于所述P阱中，所述漏极位于所述N阱中，所述凹槽位于所述漏极和栅极之间。
[0022]可选的，在所述半导体器件中，所述衬底上还形成有一覆盖所述凹槽的阻挡层。
[0023]可选的，在所述半导体器件中，所述阻挡层为硅化物阻挡层。
[0024]可选的，在所述半导体器件中，所述P阱还包含轻掺杂漏区，所述轻掺杂漏区位于所述栅极的两侧。
[0025]可选的，在所述半导体器件中，所述第一侧墙的材料为氧化物。
[0026]可选的，在所述半导体器件中，所述第二侧墙的材料为氮化物。
[0027]与现有技术相比，本发明提供的半导体器件及其制备方法具有以下优点:
[0028]在所述半导体器件及其制备方法中，在所述N阱中形成一凹槽，所述凹槽位于所述漏极和栅极之间，所述凹槽增加了源极与栅极之间载流子流动的路径，在不增加导通电阻的前提下，有效地增加了击穿电压，从而提高了所述半导体器件的工作电压。
【专利附图】
【附图说明】
[0029]图1为现有技术中的EDMOS器件的示意图；
[0030]图2为本发明一实施例中半导体器件的制备方法的流程图；
[0031]图3至图7为本发明一实施例中半导体器件的制备方法中器件结构的示意图。
【具体实施方式】
[0032]下面将结合示意图对本发明的半导体器件及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0033]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0034]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0035]本发明的核心思想在于，提供一种半导体器件的制备方法，包括如下步骤:
[0036]步骤S11，提供一衬底，所述衬底包含N阱和P阱，所述衬底上形成有一栅极，所述栅极分别覆盖部分所述N阱和部分所述P阱，所述栅极的两侧形成有第一侧墙；
[0037]步骤S12，在所述N阱中形成一凹槽，所述凹槽位于所述第一侧墙背离所述栅极的一侧；
[0038]步骤S13，在所述凹槽的侧壁和所述栅极的两侧形成第二侧墙，所述第一侧墙位于所述第二侧墙和栅极之间；
[0039]步骤S14，进行离子注入工艺，在所述P阱中形成一源极，并在所述N阱中形成一漏极，所述凹槽位于所述漏极和栅极之间。
[0040]采用上述制备方法，增加了源极与栅极之间载流子流动的路径，在不增加导通电阻的前提下，有效地增加了击穿电压，从而提高了所述半导体器件的工作电压。
[0041]根据本发明的核心思想，还提供一种半导体器件，包括:
[0042]衬底，所述衬底包含N阱和P阱，所述衬底上形成有一栅极，所述栅极分别覆盖部分所述N阱和部分所述P阱，所述栅极的两侧形成有第一侧墙；
[0043]凹槽，位于所述N阱中，并位于所述第一侧墙背离所述栅极的一侧；
[0044]第二侧墙，位于所述凹槽的侧壁和所述栅极的两侧，所述第一侧墙位于所述第二侧墙和栅极之间；以及
[0045]源极以及漏极，所述源极位于所述P阱中，所述漏极位于所述N阱中，所述凹槽位于所述漏极和栅极之间。
[0046]以下列举所述半导体器件及其制备方法的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
[0047]请参阅图2-图7具体说明本发明的半导体器件及其制备方法，其中，图2为本发明一实施例中半导体器件的制备方法的流程图；图3至图7为本发明一实施例中半导体器件的制备方法中器件结构的示意图。
[0048]如图2所示，首先进行步骤S11，如图3所示，提供一衬底100，所述衬底100可以为硅衬底、硅锗衬底等半导体衬底，所述衬底100具有第一类型的轻掺杂。所述衬底100包含N阱110和P阱120，所述N阱110具有第二类型的轻掺杂，所述P阱120具有第一类型的轻掺杂。在本实施例中，所述第一类型为P型，所述第二类型为N型，在本发明的其它实施例中，所述第一类型还可以为N型，所述第二类型还可以为P型。所述N阱110内包括漏极扩展区160以及漏极区域161，其中，所述漏极区域161用于形成漏极，所述漏极扩展区160位于所述栅极210与漏极区域161之间，在后续步骤中，所述漏极区域161上形成阻挡层，在离子注入形成所述漏极的步骤中，所述阻挡层防止；离子注入所述漏极区域161。
[0049]所述衬底100上形成有一栅极210，所述栅极210分别覆盖部分所述N阱110和部分所述P阱120，一般的，所述栅极210与衬底100之间还具有一栅介质层211，所述栅介质层211可以为栅氧化层等等。所述栅极210的两侧形成有第一侧墙220，较佳的，所述第一侧墙220的材料为氧化物，例如氧化硅等。
[0050]在本实施例中，所述P阱120还包含轻掺杂漏区141、142，所述轻掺杂漏区141位于所述栅极210的两侧。在本实施例中，所述轻掺杂漏区141具有第二类型的重掺杂。此夕卜，所述衬底100还可以包括隔离结构150等，所述隔离结构150可以为浅槽隔离等等，此为本领域的技术人员可以理解的，在此不作赘述。
[0051]接着进行步骤S12，如图4所示，在所述N阱110中形成一凹槽170，所述凹槽170位于所述第一侧墙220背离所述栅极210的一侧。一般的，可以采用刻蚀工艺制备所述凹槽170。在本实施例中，所述凹槽170的一侧尽可能地靠近所述第一侧墙220，所述凹槽170的另一侧尽可能地靠近所述漏极区域161，在本实施例中，所述凹槽170位于所述漏极扩展区160内。所述凹槽170的深度并不做具体地限定，一般的，当半导体器件所需的工作电压越高时，所述凹槽170的深度越深。
[0052]然后进行步骤S13，如图5所示，在所述凹槽170的侧壁和所述栅极210的两侧形成第二侧墙230，所述第一侧墙220位于所述第二侧墙230和栅极210之间。所述第二侧墙230的形成过程较佳的为:先形成一第二侧墙层，所述第二侧墙层覆盖所述栅极210、凹槽170以及衬底100的表面；然后对所述第二侧墙层进行回刻，去除所述栅极210顶部、凹槽170顶部以及衬底100表面的第二侧墙层，保留所述栅极210侧壁以及凹槽170侧壁的第二侧墙层，从而形成所述第二侧墙230。上述步骤为本领域的普通技术人员可以理解的，在图中未具体示出。较佳的，所述第二侧墙230的材料为氮化物，例如氮化硅等等。
[0053]随后进行步骤S14，进行离子注入工艺，如图6所示，在所述P阱120中形成一源极140，并在所述N阱110中形成一漏极130，在本实施例中，所述漏极130形成于所述漏极区域161内，所述凹槽170位于所述漏极130和栅极210之间。
[0054]在本实施例中，在步骤S14之后，如图7所示，在所述衬底100上形成一覆盖所述凹槽170的阻挡层300。较佳的，所述阻挡层300为硅化物阻挡层。所述硅化物阻挡层在之后的步骤中，可以防止自对准多晶硅化物260形成于所述阻挡层300下方的所述N阱110中。
[0055]经过上述步骤形成了如图7所示的半导体器件2，所述半导体器件2包括:衬底100、凹槽170、源极140以及漏极130。所述衬底100包含N阱110和P阱120，所述衬底100上形成有一栅极210，所述栅极210分别覆盖部分所述N阱110和部分所述P阱120，所述栅极210的两侧形成有第一侧墙220。所述凹槽170位于所述N阱110中，并位于所述第一侧墙220背离所述栅极210的一侧。第二侧墙230位于所述凹槽170的侧壁和所述栅极210的两侧，所述第一侧墙220位于所述第二侧墙230和栅极210之间。所述源极140位于所述P阱120中，所述漏极130位于所述N阱110中，所述凹槽170位于所述漏极130和栅极210之间。
[0056]当所述半导体器件2工作时，向所述栅极210、源极140和漏极130通电，如图7所示，所述漏极130流输出的载流子190需先绕过所述凹槽170后，才能流入所述栅极210，所述凹槽170的设置增加了载流子190的流动路径，从而在不增加所述半导体器件2尺寸的情况下，增加了所述半导体器件2的击穿电压；并且，所述凹槽170的设置不增加所述半导体器件2的导通电阻，所以，本发明的所述半导体器件2在不增加导通电阻的前提下，有效地增加了击穿电压，从而提高了所述半导体器件2的工作电压。在65/55nm节点的MOS晶体管的制程中，所述半导体器件2的工作电压可以提高到8V以上；
[0057]同时，上述半导体器件的制备方法可以整合到逻辑器件的制备中，从而可以采用一个流程(flow)，同时制备所述半导体器件2以及逻辑器件。
[0058]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种半导体器件的制备方法,包括: 提供一衬底，所述衬底包含N阱和P阱，所述衬底上形成有一栅极，所述栅极分别覆盖部分所述N阱和部分所述P阱，所述栅极的两侧形成有第一侧墙； 在所述N阱中形成一凹槽，所述凹槽位于所述第一侧墙背离所述栅极的一侧； 在所述凹槽的侧壁和所述栅极的两侧形成第二侧墙，所述第一侧墙位于所述第二侧墙和栅极之间；以及 进行离子注入工艺，在所述P阱中形成一源极，并在所述N阱中形成一漏极，所述凹槽位于所述漏极和栅极之间。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述凹槽的侧壁和所述栅极的两侧形成第二侧墙的步骤和进行离子注入工艺的步骤之间，还包括: 在所述衬底上形成一覆盖所述凹槽的阻挡层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述阻挡层为硅化物阻挡层。
4.如权利要求1?3中任意一种所述的半导体器件的制备方法，其特征在于，所述P阱还包含轻掺杂漏区，所述轻掺杂漏区位于所述栅极的两侧。
5.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一侧墙的材料为氧化物。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二侧墙的材料为氮化物。
7.—种半导体器件,包括: 衬底，所述衬底包含N阱和P阱，所述衬底上形成有一栅极，所述栅极分别覆盖部分所述N阱和部分所述P阱，所述栅极的两侧形成有第一侧墙； 凹槽，位于所述N阱中，并位于所述第一侧墙背离所述栅极的一侧； 第二侧墙，位于所述凹槽的侧壁和所述栅极的两侧，所述第一侧墙位于所述第二侧墙和栅极之间；以及 源极以及漏极，所述源极位于所述P阱中，所述漏极位于所述N阱中，所述凹槽位于所述漏极和栅极之间。
8.如权利要求7所述的半导体器件，其特征在于，所述衬底上还形成有一覆盖所述凹槽的阻挡层。
9.如权利要求8所述的半导体器件，其特征在于，所述阻挡层为硅化物阻挡层。
10.如权利要求7?9中任意一种所述的半导体器件，其特征在于，所述P阱还包含轻掺杂漏区，所述轻掺杂漏区位于所述栅极的两侧。
11.如权利要求7所述的半导体器件，其特征在于，所述第一侧墙的材料为氧化物。
12.如权利要求7所述的半导体器件，其特征在于，所述第二侧墙的材料为氮化物。
【文档编号】H01L29/06GK104201107SQ201410424653
【公开日】2014年12月10日 申请日期:2014年8月26日 优先权日:2014年8月26日
【发明者】鞠韶复 申请人:武汉新芯集成电路制造有限公司