垂直半导体器件和其制造方法

垂直半导体器件和其制造方法
【专利摘要】本发明涉及垂直半导体器件和其制造方法。垂直半导体器件具有带有第一表面和与第一表面基本平行的第二表面的半导体主体。第一金属化被布置在第一表面上。第二金属化被布置在第二表面上。在与第一表面垂直的截面平面中，半导体主体包含与第二金属化欧姆接触的n掺杂第一半导体区，与第一金属化欧姆接触的多个p掺杂第二半导体区，和多个p掺杂嵌入半导体区。p掺杂第二半导体区基本延伸到第一表面，被彼此间隔开，并且与第一半导体区形成分别的第一pn结。p掺杂嵌入半导体区被彼此间隔开，与p掺杂第二半导体区间隔开，与第一表面并且与第二表面间隔开，并且与第一半导体区形成分别的第二pn结。
【专利说明】
垂直半导体器件和其制造方法

【技术领域】
[0001]本发明的实施例涉及垂直半导体器件，特别地涉及垂直半导体二极管，并且涉及用于制造垂直半导体器件的相关方法。

【背景技术】
[0002]二极管，诸如被使用在用于马达控制的频率转换器中的续流二极管，经常被期望具有关断或转换期间的软恢复行为以及低阈值电压。在一系列的应用中，特别是在牵引技术中，组件额外地分别需要高浪涌电流强度和雪崩电流强度。在特定的可能是非故意的但是经常不可避免的操作状态中，特别是如果发生相对长的操作(例如在短路之后中间电路的再充电)，例如在输入侧上的频率转换器中高的过电流可能出现。对于具有高阻断能力的功率二极管，这表示它们应该被设计成在正向方向中片刻间容许非常高的电流。另外，在转换期间由存储的电荷引起的延迟和开关损耗应该尽可能低。肖特基(Schottky) 二极管具有非常低数量的存储的电荷，低阈值电压和低开启状态电阻Rm (正向电压降)，并且经常被使用在高频应用中。由于单极特征(即没有双极注入)，肖特基二极管的雪崩稳定性、浪涌电流稳定性然而被限制了。在MPS 二极管(即合并的PiN肖特基二极管)中，肖特基接触与pn结交替并联连接。所述Pn结在关断状态期间(即在pn结和肖特基接触的反向偏置期间)保护肖特基接触。此外，在阈值电压降之上，比如3V对于碳化硅(SiC)MPS 二极管，pn结贡献于正向电流。因此，MPS 二极管比肖特基二极管能够输运更高的正向电流并且具有更好的雪崩稳定性和更低的泄漏电流。然而，肖特基接触的特性典型地比Pn结对制造的变动更加敏感。
[0003]出于这些和其它原因，需要改进。


【发明内容】

[0004]依据垂直半导体器件的实施例，所述垂直半导体器件包含具有第一表面和与所述第一表面基本平行延伸的第二表面的半导体主体。第一金属化被布置在所述第一表面上。第二金属化被布置在所述第二表面上。在与所述第一表面基本垂直的截面平面中，所述半导体主体进一步包含:与所述第二金属化欧姆接触的η掺杂第一半导体区；多个与所述第一金属化欧姆接触的P掺杂第二半导体区；以及多个P掺杂嵌入半导体区。所述P掺杂第二半导体区基本延伸到所述第一表面，并且被彼此间隔开，并且与所述第一半导体区形成分别的第一 Pn结。所述P掺杂嵌入半导体区被彼此间隔开，与所述P掺杂第二半导体区间隔开，与所述第一表面并且与所述第二表面间隔开，并且与所述第一半导体区形成分别的第二 pn结。
[0005]依据η沟道半导体二极管的实施例，所述η沟道半导体二极管包含:具有带隙高于大约两个电子伏特的并且在第一表面和与所述第一表面基本平行延伸的第二表面之间延伸的半导体材料的半导体主体；布置在所述第一表面上的阳极金属化；以及布置在所述第二表面上的阴极金属化。在与所述第一表面基本垂直的截面平面中，所述半导体主体包含:与所述阴极金属化欧姆接触的η掺杂第一半导体区；与所述阳极金属化欧姆接触的、被彼此隔开的、并且与所述第一半导体区形成分别的第一 pn结的至少两个P掺杂第二半导体区；以及与所述阳极金属化欧姆接触的至少一个P掺杂嵌入半导体区。所述至少一个P掺杂嵌入半导体区与所述第一半导体区形成第二 Pn结，并且被布置在与在所述第二表面和所述至少两个P掺杂第二半导体区之间的所述第一表面基本垂直的方向中。在所述第一表面上的投影中，所述至少一个P掺杂嵌入半导体区中的至少一部分被布置在所述至少两个P掺杂第二半导体区中的两个之间。
[0006]依据用于制造垂直半导体器件方法的实施例，所述方法包含:提供具有第一表面和η掺杂第一半导体层的半导体衬底；在所述第一表面上形成包含在所述η掺杂第一半导体层中定义第一区带的开口的硬掩膜；将第一最大能量的受主离子注入穿过所述硬掩膜进入所述第一区带；用反掩膜替代所述硬掩膜，所述反掩膜包含与所述硬掩膜的所述开口基本互补的开口。将与所述第一最大能量不同的第二最大能量的受主离子注入穿过所述反掩膜进入所述η掺杂第一半导体层的第二区带；并且实施至少一个温度阶梯以激活在所述第一区带和所述第二区带中的所述受主离子。
[0007]本领域技术人员通过阅读以下详细的描述，并且通过查看附图，将会意识到额外的特征和优势。

【专利附图】

【附图说明】
[0008]图中的组件不必成比例，而是重点被放在其中图解的原理。
[0009]图1图解了依据实施例的穿过垂直半导体器件的半导体主体的截面。
[0010]图2图解了依据实施例的穿过垂直半导体器件的半导体主体的截面。
[0011]图3图解了依据实施例的穿过垂直半导体器件的半导体主体的截面。
[0012]图4Α图解了依据实施例的穿过垂直半导体器件的半导体主体的截面。
[0013]图4Β图解了依据实施例的在图4Α中图解的垂直半导体器件的一部分的透视视图。
[0014]图4C图解了依据实施例的垂直半导体器件的一部分的透视视图。
[0015]图5Α到图6C图解了依据实施例的在一种方法的方法步骤期间穿过半导体主体的垂直截面。

【具体实施方式】
[0016]在以下详细的描述中对附图做参考，附图形成了本文的一部分，并且通过图解的方式示出了可以实践本发明的特定实施例。在这点上，方向性的术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等等参考正被描述的(一个或多个)图的定向而被使用。因为实施例的组件能够被定位在许多不同的定向上，方向性的术语为了图解的目的而被使用并且绝不是限制的。其它实施例可以被利用并且可以进行结构的或逻辑的更改而没有脱离本发明的范围。以下详细的描述，因此不是进行限制的意思，并且本发明的范围被所附权利要求书定义。
[0017]现在将对各个实施例做详细的参考，实施例的一个或多个示例在图中被图解。每个示例通过解释的方式被提供，并且不是想要作为本发明的限制。比如，作为一个实施例一部分图解的或描述的特征能够被使用在其它实施例上或联合其它实施例以产生进一步的实施例。意欲是本发明包含这样的修改和变动。示例使用特定的语言而被描述，这不应该被解释为限制所附权利要求书的范围。绘图没有被缩放，并且只为图解的目的。为了清楚，如果没有另外声明相同的元件或制造步骤在不同的绘图中通过相同的参考标记已被标示。
[0018]如在本说明书中使用的术语“水平的”意欲描述与半导体衬底或主体的第一表面或主表面基本平行的定向。这能够比如是晶圆或管芯的表面。
[0019]如在本说明书中使用的术语“垂直的”意欲描述与第一表面基本垂直布置的定向，即与半导体衬底或主体的第一表面法线方向平行。
[0020]在本说明书中，半导体主体的半导体衬底的第二表面被考虑成通过下表面或背侧表面而被形成，而第一表面被考虑成通过半导体衬底的上表面、前表面或主表面而被形成。如在本说明书中使用的术语“在...之上”和“在…之下”因此在考虑到这个定向的情况下描述结构特征对另一个结构特征的相对位置。
[0021]在本说明书中，η掺杂被称为第一导电类型而P掺杂被称为第二导电类型。可替代地，半导体器件能够用相反的掺杂关系而被形成，从而第一导电类型能够是P掺杂并且第二导电类型能够是η掺杂。此外，一些图通过紧挨掺杂类型指示或“+”图解了相对的掺杂浓度。比如“η_”表示掺杂浓度比“η”掺杂区的掺杂浓度更小而“η+”掺杂区具有比“η”掺杂区更大的掺杂浓度。然而，指示相对的掺杂浓度不表示相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非另外声明。比如，两个不同的η+掺杂区能够具有不同的绝对掺杂浓度。同样适用于比如η+掺杂区和P+掺杂区。
[0022]本说明书中描述的特定的实施例有关(而没有被限制于此)单极半导体器件(诸如η沟道二极管和JFET，特别地垂直功率η沟道二极管)以及其制造方法。
[0023]在本说明书的情况下，术语“基本单极半导体器件”和“单极半导体器件”意欲描述带有在额定的电流密度和更低的电流密度是单极或至少基本单极的负载电流的半导体器件。在额定负载电流之上的高电流密度，例如如果发生浪涌电流，电流可以变成双极，即电流部分通过电子并且部分通过空穴而被输运，也就是说电流至少部分地流动经由pn结。
[0024]典型地，半导体器件是具有带有用于在两个负载金属化之间整流负载电流的多个二极管单元的有源区的功率半导体器件。此外，所述功率半导体器件可以具有带有至少一个边缘端接结构的外围区域，所述外围区域当从上方看时至少部分地环绕二极管单元的有源区。
[0025]如在本说明书中使用的术语“功率半导体器件”意欲描述在单个芯片上的带有高电压和/或高电流开关能力的半导体器件。换句话说，功率半导体器件意欲用于高电流(典型地在一个或多个安培的范围中)和/或高电压(典型地在100V之上，更典型地在400V之上)。
[0026]在本说明书的情况下，术语“在欧姆接触中”、“在电阻电接触中”和“在电阻电连接中”意欲描述至少当没有电压或只有低测试电压被施加到和/或跨过半导体器件时在半导体器件分别的元件或部分之间存在欧姆电流路径。同样地，术语“在低欧姆接触中”、“在低电阻电接触中”和“在低电阻电连接中”意欲描述至少当没有电压被施加到和/或跨过半导体器件时在半导体器件分别的元件或部分之间存在低电阻欧姆电流路径。在本说明书之内，术语“在低欧姆接触中”、“在低电阻电接触中”、“电耦合”和“在低电阻电连接中”被同义地使用。在一些实施例中，在半导体器件分别的元件或部分之间的低电阻电流路径的电阻率(当低电压被施加到和/或跨过半导体器件时是低的，比如小于一伏特或几伏特的探针电压)在阈值电压之上变为高，比如由于耗尽形成电流路径的至少一部分的半导体区。
[0027]在本说明书的情况下，术语“金属化”意欲描述带有关于电导率的金属性或近金属性属性的区或层。金属化可以与半导体区接触以形成半导体器件的电极、焊盘和/或端子。金属化可以由以下构成和/或包括:金属诸如Al、T1、W、Cu和Mo,或金属合金诸如NiAl,但是也可以由带有关于电导率的金属性或近金属性属性的材料构成，诸如高掺杂的η型或P型多晶硅(poly-Si )、TiN,导电硅化物诸如TaSi2、TiSi2^PtS1、WSi2、MoSi，或导电碳化物诸如A1C、NiC, MoC, TiC, PtC, WC或类似物。金属化也可以包含不同的导电材料，比如那些材料的叠层。
[0028]在本说明书的情况下，术语“可耗尽的区”或“可耗尽的区带”意欲描述以下事实:相应的半导体区或相应的半导体区带在半导体组件(其中施加的反向电压超过给定的阈值)的关断状态期间被基本全部耗尽(基本没有自由电荷载流子)。为了此目的，可耗尽区的掺杂电荷因此被设定，并且在一个或多个实施例中，可耗尽区是弱掺杂区。在关断状态，(一个或多个)可耗尽区形成(一个或多个)耗尽区，也被称为(一个或多个)空间电荷区，典型地邻接的耗尽区带，借以能够阻止在连接到半导体主体的两个电极或金属化之间的电流流动。
[0029]在以下，有关半导体器件和用于形成半导体器件的制造方法的实施例主要参考具有单晶SiC半导体主体的碳化硅(SiC)半导体器件而被解释。因此，如果没有另外声明半导体区或层典型地是单晶SiC区或SiC层。然而半导体主体能够由任何适合于制造半导体器件的半导体材料构成。这样的材料的示例包含而没有被限制到基本半导体材料诸如硅(Si)或锗(Ge),第IV族化合物半导体材料诸如碳化娃(SiC)或娃锗(SiGe), 二元、三元或四元IH-V半导体材料诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaP)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP),和二元或三元I1-VI半导体材料诸如碲化镉(CdTe)和碲镉汞(HgCdTe)。以上所提到的半导体材料也被称为同质结半导体材料。当结合两种不同的半导体材料时形成了异质结半导体材料。异质结半导体材料的示例包含而没有被限制到氮化铝镓(AlGaN)-氮化铝镓铟(AlGalnN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGalnN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-硅碳化物(SixCh)和硅_硅锗异质结半导体材料。对于功率半导体应用，主要使用S1、SiC、GaAs和GaN材料。如果半导体主体是由宽带隙材料构成，即由带有至少大约两个电子伏特的带隙的半导体材料诸如SiC或GaN构成并且分别具有高击穿场强度和高临界雪崩场强度，分别的半导体区的掺杂能够被选择更高，这样减小开启状态电阻Rm。
[0030]图1在垂直截面中示出了具有半导体主体20的垂直半导体器件100的第一实施例。在第一表面15上第一金属化或第一电极8以及在第二表面16上第二金属化或第二电极9典型地在整个有源区上方分别被布置。垂直于第一表面15的方向定义垂直方向z。半导体主体20含有与第二金属化9欧姆接触的η掺杂第一半导体区或半导体层I。两个P掺杂第二半导体区2被部分地嵌入在第一半导体区I中并且与第一金属化8欧姆接触。因此，(一个或多个)双极电流路径可以在第一金属化8 (也被称为阳极金属化8)和第二金属化9 (也被称为阴极金属化9)之间而被形成。这通过在图1中的二极管符号14和点垂直线而被指示。在以下，P掺杂第二半导体区2也被称为阳极发射极区2。
[0031]第二半导体区2典型地延伸到第一表面15并且彼此被间隔开，并且与第一半导体区I形成分别的第一 pn结11。典型地,第一 pn结11延伸到第一表面15。
[0032]为了与第二半导体区2和第一金属化8形成欧姆接触，第二半导体区2的足够高的掺杂而被选择。可替代地，足够高P掺杂额外的接触部分(未被示出)可以被布置在两个第二半导体区2中的每一个和第一金属化8之间。在图1示范的实施例中，第二半导体区2是P+掺杂并且直接地毗连第一金属化8。
[0033]同样地,第一半导体区I的掺杂在分别Btt连第一金属化8和第二金属化9的第一半导体区I的η型接触部分是典型地足够地高。
[0034]在第一金属化8和第二金属化9之间的低正向电压降(VC〈VA)处，即电压降到由第一pn结11形成的二极管14的阈值电压(例如对于SiC 二极管大约3V)之下，在正向方向中的电流也能够完全地作为单极电子电流而流动。当正向电压降Va-Vc大于二极管14的阈值电压时，即在电流密度在额定电流密度之上，跨过第一 pn结的(一个或多个)双极电流路径和在半导体主体20中只穿过η掺杂半导体区I从第一金属化8到第二金属化9延伸的(一个或多个)单极电流路径两者都贡献于总电流。然而，在以额定电流密度和在额定电流密度之下正常的操作期间，电流通过电子输运。因此，半导体器件100在正常的操作期间是单极半导体器件。
[0035]在图1所示的示范的实施例中，三个P掺杂嵌入半导体区2a被完全地嵌入在第一半导体区I中，并且被彼此间隔开，与P掺杂第二半导体区2间隔开，与第一表面15并且与第二表面16间隔开，并且与半导体区I形成分别闭合的第二 pn结13。尽管P掺杂嵌入半导体区2a与第一表面15和第一金属化8被分别间隔开,P掺杂嵌入半导体区2a典型地与第一金属化8欧姆接触。因此，P掺杂嵌入半导体区2a也可以在正向模式中贡献于双极电流，在所述正向模式中施加到阳极金属化8的电压Va高于施加到阴极金属化9的电压Vc。在以下，阳极金属化8和阴极金属化9也分别被称为阳极8和阴极9。
[0036]在图1所示的示范的实施例中，P掺杂嵌入半导体区2a也是P+掺杂半导体区。P掺杂嵌入半导体区2a的最大掺杂浓度可以基本等同于或更典型地小于第二半导体区2的最大掺杂浓度。
[0037]第二半导体区2和嵌入半导体区2a典型地具有最大掺杂剂浓度大于大约5*1018/cm3。借助关联的高发射极效率，确保了二极管100的高过电流强度。
[0038]在关断状态或阻断模式(VC>=VA)期间，空间电荷区I’和I’’在第一 pn结11和第二pn结13处而被形成，所述空间电荷区I’和I’’延伸进入第一半导体区I并且由于更高的掺杂浓度，在较小程度上分别延伸进入P掺杂嵌入半导体区2a和第二半导体区2。
[0039]第一半导体区I的掺杂浓度被典型地选择以使得空间电荷区在第一表面15和第一金属化8之前分别终结。
[0040]依据实施例，P掺杂嵌入半导体区2a和第二半导体区2的布置，以及p掺杂嵌入半导体区2a、第二半导体区2和第一半导体区I的掺杂关系被选择以使得邻接的空间电荷区I’’被形成，所述空间电荷区I’’在当反向电压降Vc-Va > OV被施加在阴极金属化9和阳极金属化8之间时，阻止在阳极金属化8和阴极金属化9之间的电流流动(即电绝缘两个金属化8、9)。在这个布置中，当比半导体器件的夹断电压比相同半导体材料的(一个或多个)负载Pn结11 (pn 二极管14)的阈值电压小)大的正向电压降Va-Vc (VA-Vc>Vpinch_off)被施加在阴极金属化9和阳极金属化8之间时，(一个或多个)单极电流路径在阴极金属化9和阳极金属化8之间而被形成。为了此目的，第一半导体区I可以包含可耗尽区，所述可耗尽区被布置在相邻的P掺杂第二半导体区2之间、在相邻的P掺杂嵌入半导体区2a之间和/或在相邻对的P掺杂嵌入半导体区2a和P掺杂第二半导体区2之间。
[0041]因此，半导体器件100可以操作为低泄露电流和低正向阈值电压半导体二极管。既然只延伸穿过η掺杂区I的(一个或多个)单极电流路径通过施加反正电压而被压缩，半导体器件100也被称为η沟道半导体二极管。
[0042]由于(一个或多个)单极电流路径，相比双极二极管在额定电流密度和在额定电流密度之下总体的发射极效率被减少。这许可了半导体器件100的好得多的软恢复行为。
[0043]SiC半导体二极管100的正向阈值电压Vth2可以是比如大约1.5V。由于ρ掺杂嵌入半导体区2a和第二半导体区2，二极管100能够在开启状态(正向模式)中输运高浪涌电流，并且能够在关断状态(关断模式)中输运高雪崩电流。指出的是图1典型地相应于功率二极管100的有源区的一小段，所述功率二极管100具有多个第二半导体区2和被垂直地布置在第二半导体区2之下的并且水平地抵消第二半导体区2的多个ρ掺杂嵌入半导体区2a。在此实施例中，多个第二半导体区2典型地形成第一晶格或第一格点并且多个嵌入半导体区2a典型地形成带有基本相同晶格常数的水平地抵消的第二晶格或第二格点。图1中的数字101指代这样垂直功率二极管的单位单元。
[0044]当从上看时，第一格点和第二格点能够分别是棒形的第二半导体区2和棒形的ρ掺杂嵌入半导体区2a的一维格点。可替代地，当从上看时第二半导体区2和嵌入半导体区2a可以基本是环形的。可替代地，当从上看时第二半导体区2和嵌入半导体区2a可以被成形为多边形、圆或椭球。
[0045]此外，半导体器件100可以被高效地制造而带有低工艺变动(特别是关于沟道区的宽度)。这在以下关于图5A到图6C而被解释。
[0046]在图1的示范的实施例中，阻止邻接的空间电荷区I’ ’的电流在P掺杂嵌入半导体区2a之间在关断状态被首先形成。
[0047]在其它实施例中，阻止邻接的空间电荷区的电流在P掺杂第二半导体区2之间在关断状态被首先形成。
[0048]在还有其它实施例中，阻止邻接的空间电荷区的电流在相邻的ρ掺杂第二半导体区2和ρ掺杂嵌入半导体区2a之间在关断状态被首先形成。
[0049]阻止邻接的空间电荷区的电流首先形成的区域主要取决于掺杂关系、ρ掺杂第二半导体区2和ρ掺杂嵌入半导体区2a之间的垂直距离h、相邻的ρ掺杂第二半导体区2之间的水平距离(第一最小距离)W1、以及相邻的ρ掺杂嵌入半导体区2a之间的水平距离(第二最小距离)W2。
[0050]指出的是相似的没有ρ掺杂嵌入半导体区2a的SiC 二极管能够使用现在的只带有相当宽沟道区的SiC技术而被可靠地制造。这是由于典型的大约100 nm的最小工艺变动。然而，这样的SiC 二极管的常关行为只在窄沟道区的情况下是可能的。对于没有ρ掺杂嵌入半导体区2a的SiC 二极管的数值模拟示出了对于在分别相邻的阳极发射极区带之间的大约500 nm (小于大约25 nm的工艺变动可以是足够的)的设计的水平距离(相应于W1)在大约50 nm的工艺变动(掩膜精确性)阻断电压急剧地下降。此外，这样的SiC 二极管将会具有大约2 V的正向阈值电压。与此不同的是，半导体器件100的数值模拟(未被呈现)示出了大约1.6 V到1.4 V以及更小的正向阈值电压并且用现在的技术(100 nm工艺变动)比如大约800 V的高阻断电压是可实现的。这可归因于额外地使用ρ掺杂嵌入半导体区2a用于压缩第一半导体区I的沟道部分并且归因于下面解释的自对准制造工艺。
[0051]在如图1中图解的(一个或多个)单极电流路径在关断状态被水平地压缩的实施例中，通过选择大于第一最小距离W1和第二最小距离W2的垂直距离h可以实现特别的低正向阈值电压。此外，第一最小距离W1和第二最小距离W2可以基本匹配。
[0052]典型地,第一最小距离W1大于大约100 nm,并且可以大于大约500 nm,并且甚至大于大约I μ m。
[0053]为了在关断状态避免高场强度，第一 pn结11和第二 pn结13典型地不具有锐利的边缘。
[0054]在图1的示范的实施例中，嵌入半导体区2a被布置在形成嵌入半导体区2a的镜面平面的水平平面中，并且在嵌入半导体区2a之间的水平距离随深度而变化并且在水平平面中具有其最小值w2。
[0055]典型地,第二最小距离W2大于大约100 nm,并且可以大于大约500 nm,并且甚至大于大约I μ m。
[0056]在图1的示范的实施例中，当从上看时并且在第一表面15上的投影中，P掺杂嵌入半导体区2a与第二半导体区2中的两个部分地重叠。
[0057]为了确保低正向阈值电压同时维持高阻断电压并且避免与强烈增加的泄露电流联系的穿通，P掺杂嵌入半导体区2a的至少一部分，在第一表面15上的投影中，被布置在ρ掺杂第二半导体区2中的两个之间。
[0058]同样地，第二 pn结13的至少一部分，在第一表面15上的投影中，被布置在两个第一 pn结11之间。
[0059]图2图解了穿过垂直半导体器件200的垂直截面。半导体器件200与以上关于图1所解释的半导体器件100相似，并且也可以被操作为二极管。如在图2的垂直截面视图中可以看出，半导体器件200的(一个或多个)单极电流路径从阳极8延伸，经由与阳极8欧姆接触的η掺杂第三半导体区3 (在第一表面15毗连阳极8并且被布置在两个所示的阳极发射极区2和第一半导体区I或基极区I之间)，经由第一半导体区1，并且经由η掺杂第四半导体区4到阴极9。η掺杂第三半导体区3和η掺杂第四半导体区4具有比第一半导体区I更高的最大掺杂浓度。典型地，半导体器件200包含与阳极发射极区2交替的多个η掺杂第三半导体区3。η掺杂第三半导体区3和η掺杂第四半导体区4也可以被考虑为第一半导体区I的η掺杂第一接触部分3和η掺杂第二接触部分4。
[0060]第一接触部分3 (即第三半导体区)典型地比阳极发射极区2不那么深入地垂直地延伸进半导体主体20。第一接触部分3的垂直程度与阳极发射极区2的垂直程度的比率能够是例如在近似1:10到近似1:3的范围中。而且，第一接触部分3与相邻的阳极发射极区带2典型地形成分别的pn结12。
[0061]在一个示范的实施例中，第一接触部分3的掺杂足够高以避免在第一半导体区I和阳极8之间肖特基接触的形成。借助于示例，η掺杂第二接触部分4的最大掺杂剂浓度和η掺杂第一接触部分3的最大掺杂剂浓度两者都能超过近似119CnT3的值。
[0062]在图2所图解的示范的实施例中，在第二半导体区2之间的第一最小距离W1处于在第二半导体区2的最大垂直延伸的大约30%和70%之间的深度。
[0063]在另一个实施例中，第一金属化8只毗连第二半导体区2(即与第二半导体区2欧姆接触)但不毗连第一接触部分3，所述第一接触部分3与布置在第一表面15上的第三金属化欧姆接触(典型地毗连)，与第一金属化8间隔开，并且典型地形成源极金属化。在此实施例中，第一金属化8形成栅极金属化从而半导体器件200可以操作为常关或常开JFET。
[0064]图3图解了穿过垂直半导体器件300的垂直截面。半导体器件300与以上关于图2所解释的半导体器件200相似，并且也可以被操作为二极管。然而，半导体器件300的第一半导体区I包含η掺杂漂移部分Ib和η掺杂电流扩展部分la，所述η掺杂电流扩展部分Ia被布置在阳极8和漂移部分Ib之间，并且具有比电流扩展部分Ia低的最大掺杂浓度。由于更高掺杂的电流扩展部分la，半导体器件300分别的正向电压降和开启状态电阻1--典型地非常低。
[0065]在图3所图解的示范的实施例中，嵌入半导体区2a被完全地嵌入在电流扩展部分Ia中。进一步地，电流扩展部分Ia与第二半导体区2形成了第一 pn结11的负载部分。典型地，电流扩展部分Ia至少延伸到嵌入半导体区2a。
[0066]关于图4A和图4B，进一步的实施例被解释。图4A图解了穿过垂直半导体器件400的单位单元的上垂直段。半导体器件400与以上关于图3所解释的半导体器件300相似，并且也可以被操作为二极管。然而，嵌入半导体区2a延伸到第一半导体区I的漂移部分lb。这促进了在相邻的嵌入半导体区2a之间的沟道区的水平压缩。
[0067]图4B图解了垂直半导体400中的一部分的透视视图。图4A中图解的单位单元可以相应于图1B中的垂直平面的一段。如图4B中所示，(一个或多个)ρ掺杂嵌入半导体区2a经由布置在第二半导体区2和嵌入半导体区2a之间的并且形成传导连接的典型地高ρ型半导体区22典型地与第一金属化(在图4B中未示出)欧姆接触。典型地，当从上看时(一个或多个)P型半导体区22只形成在一个或几个相当小的连接区域中。
[0068]图4C图解了垂直半导体500的单位单元的透视视图。半导体器件500与以上关于图4A和图4B所解释的半导体器件400相似。然而，替代一个邻接的第一金属化覆盖(田比连)(一个或多个)第一接触部分3和(一个或多个)第二半导体区2，半导体器件400具有两者都被布置在第一表面上但彼此不接触的第一金属化8和第二金属化10。半导体器件500的第一金属化8与(一个或多个)第二半导体区2欧姆接触并且经由典型地高ρ型半导体区22与(一个或多个)嵌入半导体区2a欧姆接触，但分别不与(一个或多个)第一接触部分3和电流扩展部分Ia (第一半导体区I)欧姆接触。第三金属化10与(一个或多个)第一接触部分3和电流扩展部分Ia (第一半导体区I)欧姆接触。因此，半导体器件500是带有典型地分别形成源极端子3、漏极端子9和栅极端子10的第一金属化8、第二金属化9和第三金属化10的可以被操作为常关或常开的JFET的三端子半导体器件。
[0069]依据实施例，当从上看时，在JFET 500的第二半导体区2和嵌入半导体区2a之间的P型半导体区22只形成在一个或几个小的连接区域中。典型地，P型半导体区22的最大水平延伸是嵌入半导体区2a的最大水平延伸和/或第二半导体区2的最大水平延伸的至多1/3，更典型地至多1/10，并且甚至更典型地至多1/25。比如，当从上看时第一接触部分3，嵌入半导体区2a和第二半导体区2被成形为拉长的棒，并且当从上看时ρ型半导体区22被成形为圆或紧凑的多边形诸如常规的六边形。在此实施例中，这样紧凑的P型半导体区22可以被分别地布置在紧挨外围区域的第二半导体区2和嵌入半导体区2a的两个分别末端部分中的每一个与半导体主体的边缘之间。在若干个紧凑的P型半导体区22在一对嵌入半导体区2a和相邻的第二半导体区2之间而被使用的实施例中，若干个紧凑的ρ型半导体区22的最大水平延伸的总和典型地是嵌入半导体区2a的最大水平延伸和/或第二半导体区2的最大水平延伸的至多1/3，更典型地至多1/10。这是为了确保JFET 500的低开启状态电阻Rm。
[0070]关于图5A到图6C，用于形成半导体器件100的一种方法的方法步骤分别在穿过典型地是半导体晶圆的半导体主体20的分别的垂直截面中被图解。为了清楚，图中的每一个只图解多个半导体器件100中的一个的一个单位单元，所述半导体器件100在晶圆级被典型地并行制造。
[0071]在第一步骤中,提供了在第一表面15和与第一表面15相对布置的第二表面16之间延伸的晶圆20，比如SiC晶圆。晶圆20可以包含延伸到背表面16的高η掺杂衬底4、第一导电率类型的在衬底4上形成第一半导体层I并且延伸到第一表面15的一个或多个外延层。在要被制造的半导体器件100中，衬底4和其部分分别典型地形成接触层或接触部分4。
[0072]其后，硬掩膜7，比如氮化硅掩膜或氧化硅掩膜，可以在第一表面15上被形成。硬掩膜7包含在η掺杂第一半导体层I中定义第一区带2的开口。
[0073]其后，第一最大能量的受主离子可以被注入穿过硬掩膜7进入第一区带2。这可以包含带有不同能量的若干第一受主注入。图5Α中图解了因而产生的半导体结构100。
[0074]在图5Α所示的示范的实施例中，一次或多次第一受主注入(通过虚箭头表现)被执行以使得高受主剂量被注入在靠近第一表面15。在其它实施例中，一次或多次第一受主注入被执行以使得高受主剂量只被注入在与第一表面15和第二表面16间隔开的第一区带(2a)中。
[0075]如图5A中通过点箭头所指示，施主离子可以被注入穿过硬掩膜7进入在第一区带2之下的第一半导体层I的下区带。在稍后的热激活之后，注入的施主离子可以贡献于电流扩展部分的增加的导电率。
[0076]其后，硬掩膜7被具有与硬掩膜7的开口基本互补的开口的反掩膜17替代。这在自对准的方式中被典型地完成。
[0077]典型地，硬掩膜7的替代包含在硬掩膜7上形成掩膜层17。图5B中图解了因而产生的半导体结构100。
[0078]形成掩膜17可以包含分别地在第一表面15和硬掩膜7上淀积多晶硅、类金刚石碳(DLC)或树脂。典型地掩膜层17的材料关于硬掩膜7的材料和晶圆20的材料是选择性地可刻蚀的。
[0079]在一个实施例中，在形成掩膜层17之前硬掩膜7被部分地选择性地回刻蚀到晶圆20的半导体材料以减薄硬掩膜7。这促进了稍后在第一半导体层I中形成等距的P掺杂第二半导体区2和ρ掺杂嵌入半导体区2a，因为ρ掺杂第二半导体区2和ρ掺杂嵌入半导体区2a使用不同的最大注入能量要在不同的深度中而被形成。比如，硬掩膜7可以在第一受主注入的中的两个之间被部分地回刻蚀。
[0080]此外，硬掩膜7的开口可以在形成掩膜层17之前被加宽，比如通过刻蚀。因此，稍后形成的P掺杂第二半导体区2和P掺杂嵌入半导体区2a在第一表面15上的投影中的重叠可以被增加。
[0081]可以替代地，硬掩膜7的开口的宽度在形成掩膜层17之前可以被减小。因此，稍后形成的P掺杂第二半导体区2和P掺杂嵌入半导体区2a在第一表面15上的投影中的重叠可以被减小。减小硬掩膜7的开口的宽度可以通过各向同性淀积带有第一高度的硬掩膜材料并且随后将淀积的硬掩膜材料各向异性回刻蚀第一高度而被实现。
[0082]其后，掩膜材料17可以使用硬掩膜7作为停止区而被减薄。典型地，这包含CMP工艺(化学机械抛光/平坦化)。图6C中图解了因而产生的半导体结构100。可以替代地，淀积-刻蚀-淀积的工艺顺序和进一步的干法化学刻蚀可以被使用以形成平坦的掩膜表面。
[0083]其后，硬掩膜7可以从第一表面15被去除，比如通过选择性刻蚀，以形成反掩膜17，如图6A中所图解。
[0084]如图6B中通过虚箭头所指示，第二最大能量(不同于第一最大能量，并且在示范的工艺顺序的情形中高于第一最大能量)的受主离子被注入穿过反掩膜17进入η掺杂第一半导体层I的第二区带2a。这可以包含带有不同能量的若干第二受主注入。
[0085]在图6B所示的示范的实施例中，第二受主注入的最小能量高于第一受主注入的最小能量，并且第二受主注入的最大能量高于第一受主注入的最大能量。因此，在第二受主注入中受主离子主要被注入在第二区带2a中，所述第二区带2a与第一表面15间隔开并且比第一区带2垂直延伸进晶圆20更深。第二受主注入的最小能量可以甚至高于第一受主注入的最大能量。
[0086]如图6B中通过点箭头所指示，施主离子可以被注入穿过反掩膜17进入在第二区带2a之上的第一半导体层I的上区带，并且带有更大的剂量被注入进入在第二区带2a之上布置的第一半导体层I的第三区带3，并且被注入在或至少紧挨第一表面15。在稍后的热激活之后，注入的施主离子可以分别贡献于电流扩展部分和接触部分3增加的导电率。
[0087]其后，反掩膜17可以被去除，比如通过刻蚀。
[0088]进一步地，高于第一最大能量并且低于第二最大能量的第三最大能量的受主离子被典型地注入进入第一半导体层I的在第一半导体层I的第一区带2和第二区带2a之间被布置的第四区带(在图6B中未被示出，但是典型地相应于图4B中的区22)。这通过使用进一步的掩膜(未被示出)的掩膜化注入而被典型地完成。在稍后的热激活之后，第三最大能量的注入的受主离子可以在第一区带2和第二区带2a之间形成ρ型连接。
[0089]此外，额外的施主离子可以被注入进入第一半导体层I的在第一半导体层的第一区带2和第二区带2a之间被布置的第五区带5。这通过使用额外的掩膜(未被示出)的掩膜化注入而被典型地完成。在稍后的热激活之后，注入的施主离子可以补偿注入进入或在稍后热激活期间向内扩散进入在第一区带2和第二区带2a之间设计的η沟道部分的受主离子。
[0090]进一步的施主离子可以被少掩膜地注入进入一个或多个水平层，比如在第一区带2和第二区带2a之间，和/或在第二区带2a之下。在稍后的热激活之后，进一步的施主离子可以贡献于电流扩展部分的增加的导电率。在一个实施例中，用于电流扩展部分的掺杂剂只通过少掩膜注入而被注入。
[0091]其后，高温步骤可以被实施以激活在第一区带2和第二区带2a中的受主离子。因此，间隔开的基本延伸到第一表面15和ρ掺杂嵌入半导体区2a (其被彼此间隔开，与ρ掺杂第二半导体区2间隔开，与第一表面15并且与第二表面16间隔开)的ρ掺杂第二半导体区2在自对准的方式中在第一半导体层I中而被形成。因此，工艺的变动不那么重要。特别地，在硬掩膜(7)中开口宽度的变动通过在反掩膜(17)中开口宽度的互补的变动而被补偿。因此，在相邻的P掺杂第二半导体区2之间的第一最小距离W1和在相邻的ρ掺杂嵌入半导体区2a之间的第二最小距离W2基本不由在硬掩膜中的开口宽度的变动而改变，并且因而对于给定的掩膜设计基本恒定。
[0092]在高温步骤中，任选地注入的施主离子也可以被激活以在第一半导体层I中形成η掺杂第一接触部分3和/或更高η掺杂电流扩展部分la。然而，在进一步注入之前使用若干高温步骤以激活掺杂剂也是可能的。
[0093]其后，与ρ掺杂第二半导体区2欧姆接触的第一金属化8可以在第一表面15上，典型地在第一表面15,而被形成。
[0094]在二极管要被制造的实施例中，当从上看时第一金属化8也典型地与第一接触部分3欧姆接触，并且被典型地形成为覆盖P掺杂第二半导体区2和ρ掺杂嵌入半导体区2a的邻接层。
[0095]在JFET要被制造的实施例中，第一金属化8不与第一接触部分3欧姆接触，并且只毗连P掺杂第二半导体区2 (但是不毗连第一接触部分3)。在这些实施例中，第三金属化被典型地形成在第一接触部分3上，并且与第一接触部分3欧姆接触。形成第一金属化8和第三金属化典型地包含淀积传导材料和掩膜化刻蚀传导材料以形成分别分开的金属化。
[0096]其后,在第二表面16上,典型地在第二表面15,形成与η掺杂第一半导体层I欧姆接触的并且作为邻接层的第二金属层9。图6C中图解了因而产生的半导体器件200。
[0097]以上关于图5Α到6C解释的方法允许半导体器件可靠的制造，特别是带有低开启状态电阻或相当地低正向电压降、低泄露电流以及高雪崩电流稳定性和高浪涌电流稳定性的SiC器件。
[0098]方法被典型地执行以使得在基本与第一表面15垂直的截面平面中与第一金属化8欧姆接触的多个间隔开的P掺杂第二半导体区2被形成，所述ρ掺杂第二半导体区2与第一半导体层I形成分别的第一 pn结11，并且基本延伸到第一表面15，并且使得在截面平面中，与第一 pn结11间隔开的多个闭合的第二 pn结13在η掺杂第一半导体层I中被形成，从而在第一表面15上的投影中，第二 pn结13中的每一个的至少一部分被布置在一对相邻的第一 pn结之间。在第一表面15上的投影中，第二 pn结13可以与第一 pn结11部分地重叠。
[0099]尽管本发明的各种示范的实施例已经被公开，对于本领域的技术人员以下将是显而易见的:能够进行各种将会实现本发明的一些优势的变化和修改而没有脱离本发明的精神和范围。其它执行相同功能组件可以被合适地替换对于本领域技术人员将会是明显的。应该被提到的是关于特定图解释的特征可以与其它图的特征结合，甚至在那些这还没有被明确提到的情形中。这样的对发明概念的修改意欲通过所附权利要求书将被覆盖。
[0100]空间相对的术语诸如“在…下方”、“在…之下”、“下”、“在…上方”、“上”等等被使用于简化描述以解释一个元件相对于第二元件的定位。这些术语意欲涵盖器件的不同定向，除了与在图中那些描绘的不同的定向之外。进一步地，术语诸如“第一”、“第二”等等也被使用来描述各种元件、区、段等等，并且也不意欲进行限制。贯穿描述相同的术语指代相同的元件。
[0101]如本文使用的，术语“具有”、“含有”、“包含”、“包括”等等是开放型的术语，其指示陈述过的元件或特征的出现但是没有排除额外的元件或特征。冠词“一(a)”、“一个(an)”和“该(the ) ”意欲包含复数以及单数，除非上下文另外清楚地指示。
[0102]考虑到上述变动和应用的范围，应该理解的是，本发明不受先前的描述所限制，也不受附图所限制。作为替代地，本发明只受所附的权利要求书及其法律等价物限制。
【权利要求】
1.垂直半导体器件，包括: 半导体主体，具有第一表面和与所述第一表面基本平行延伸的第二表面； 第一金属化，布置在所述第一表面上；和 第二金属化，布置在所述第二表面上；其中在与所述第一表面基本垂直的截面平面中，所述半导体主体包括: η掺杂第一半导体区，与所述第二金属化欧姆接触； 多个P掺杂第二半导体区，与所述第一金属化欧姆接触，基本延伸到所述第一表面，彼此间隔开并且与所述第一半导体区形成分别的第一 Pn结；和 多个P掺杂嵌入半导体区，彼此间隔开，与所述P掺杂第二半导体区间隔开，与所述第一表面并且与所述第二表面间隔开，并且与所述第一半导体区形成分别的第二 ρη结。
2.权利要求1的所述垂直半导体器件，其中至少一个电流路径在所述半导体主体中从所述第一金属化到所述第二金属化只穿过η掺杂半导体区延伸。
3.权利要求1的所述垂直半导体器件，其中当从上看时所述P掺杂嵌入半导体区中的至少一个与所述第二半导体区中的两个部分地重叠。
4.权利要求1的所述垂直半导体器件，其中所述P掺杂嵌入半导体区与所述第一金属化欧姆接触。
5.权利要求1的所述垂直半导体器件，进一步包括布置在所述第一表面上的并且与所述第一半导体区欧姆接触的第三金属化。
6.权利要求1的所述垂直半导体器件，其中当电压差被施加在所述第二金属化和所述第一金属化之间从而所述第二 ρη结被反向偏置时，空间电荷区至少延伸在相邻的第二 ρη结之间。
7.权利要求1的所述垂直半导体器件，其中当电压差被施加在所述第二金属化和所述第一金属化之间从而所述第一 ρη结被反向偏置时，空间电荷区至少延伸在相邻的第一 ρη结之间。
8.权利要求1的所述垂直半导体器件，其中相邻的第二ρη结在与所述第一表面基本平行延伸的方向中处于第二最小距离，以使得当非负电压差被施加在所述第二金属化和所述第一金属化之间时空间电荷区至少延伸在相邻的第二 ρη结之间。
9.权利要求1的所述垂直半导体器件，其中相邻的第一ρη结在与所述第一表面基本平行延伸的方向中处于大于大约100 nm的第一最小距离，或其中相邻的第二 ρη结在与所述第一表面基本平行延伸的方向中处于大于大约100 nm的第二最小距离，或其中所述第一最小距离和所述第二最小距离两者都大于大约100 nm。
10.权利要求1的所述垂直半导体器件,其中所述半导体主体由具有高于大约两个电子伏特的带隙的半导体材料组成。
11.权利要求1的所述垂直半导体器件，其中所述η掺杂第一半导体区包括下列中的至少一个: η掺杂电流扩展部分，形成所述第一ρη结的至少一部分并且形成所述第二ρη结的至少一部分； η掺杂漂移部分，具有比所述电流扩展部分低的最大掺杂浓度，并且布置在所述电流扩展部分和所述第二金属化之间； η掺杂第一接触部分，具有比所述电流扩展部分高的最大掺杂浓度，布置在一对相邻的P掺杂第二半导体区之间，并且布置在所述电流扩展部分和所述第一金属化之间； η掺杂嵌入部分，完全地嵌入在所述电流扩展部分中，并且具有比所述电流扩展部分高的最大掺杂浓度；和 η掺杂第二接触部分，具有比所述漂移部分高的最大掺杂浓度，并且布置在所述漂移部分和所述第二金属化之间。
12.η沟道半导体二极管,包括: 半导体主体，包括具有高于大约两个电子伏特的带隙的半导体材料，并且延伸在第一表面和与所述第一表面基本平行延伸的第二表面之间； 阳极金属化，布置在所述第一表面上；和 阴极金属化，布置在所述第二表面上；其中，在与所述第一表面基本垂直的截面平面中，所述半导体主体包括: η掺杂第一半导体区，与所述阴极金属化欧姆接触； 至少两个P掺杂第二半导体区，与所述阳极金属化欧姆接触，彼此间隔开，并且与所述第一半导体区形成分别的第一 Pn结；和 至少一个P掺杂嵌入半导体区，与所述阳极金属化欧姆接触，与所述第一半导体区形成第二 ρη结，并且在与所述第一表面基本垂直的方向中布置在所述第二表面和所述至少两个P掺杂第二半导体区之间， 其中所述至少一个P掺杂嵌入半导体区的至少一部分在所述第一表面上的投影中布置在所述至少两个P掺杂第二半导体区中的两个之间。
13.权利要求12的所述η沟道半导体二极管，其中所述第二半导体区基本延伸到所述第一表面。
14.权利要求12的所述η沟道半导体二极管，其中至少一个电流路径在所述半导体主体中从所述阳极金属化到所述阴极金属化只穿过η掺杂半导体区延伸。
15.权利要求12的所述η沟道半导体二极管，其中所述半导体主体在所述截面平面中包括形成第一晶格的多个第二半导体区和形成第二晶格的多个嵌入半导体区。
16.用于制造垂直半导体器件的方法，包括: 提供具有第一表面并且包括η掺杂第一半导体层的半导体衬底； 在所述第一表面上形成硬掩膜，所述硬掩膜包括在所述η掺杂第一半导体层中定义第一区带的开口； 将第一最大能量的受主离子注入穿过所述硬掩膜进入所述第一区带； 用包括与所述硬掩膜的所述开口基本互补的开口的反掩膜替代所述硬掩膜； 将与所述第一最大能量不同的第二最大能量的受主离子注入穿过所述反掩膜进入所述η掺杂第一半导体层的第二区带；并且 实施至少一个温度步骤以激活在所述第一区带和所述第二区带中的所述受主离子。
17.权利要求16的所述方法，其中替代所述硬掩膜包括下列中的至少一个: 减薄所述硬掩膜； 加宽所述硬掩膜的所述开口； 减小所述硬掩膜的所述开口的延伸； 在所述第一表面上淀积多晶硅、类金刚石碳和树脂中的至少一个以形成掩膜层； 使用所述硬掩膜作为停止区来减薄所述掩膜层； CMP工艺； 刻蚀所述硬掩膜；并且 去除所述硬掩膜。
18.权利要求16的所述方法，其中所述半导体衬底具有与所述第一表面基本平行的第二表面，进一步包括下列中的至少一个: 将施主离子注入穿过所述硬掩膜进入所述η掺杂第一半导体层； 将施主离子注入穿过所述反掩膜进入紧挨所述第一表面的所述η掺杂第一半导体层；将施主离子注入进入所述η掺杂第一半导体层的第五区带，所述第五区带被布置在相邻的第一区带和第二区带的对之间； 将施主离子注入进入所述η掺杂第一半导体层的被布置在相邻的第一区带的对之间的区带； 将施主离子注入进入所述η掺杂第一半导体层的与所述第二表面间隔开的层； 将高于所述第一最大能量并且低于所述第二最大能量的最大能量的受主离子注入进入所述η掺杂第一半导体层的布置在所述η掺杂第一半导体层的所述第一区带和所述第二区带之间的第四区带； 在所述第一表面上形成第一金属化； 在所述第一表面上形成与所述η掺杂第一半导体层欧姆接触的第三金属化；以及 在所述第二表面上形成与所述η掺杂第一半导体层欧姆接触的第二金属化。
19.权利要求16的所述方法，其中所述方法被执行以使得在与所述第一表面基本垂直的截面平面中形成与所述第一金属化欧姆接触的多个间隔开的P掺杂第二半导体区，所述P掺杂第二半导体区与所述第一半导体层形成分别的第一 Pn结并且基本延伸到所述第一表面。
20.权利要求19的所述方法，其中所述方法被执行以使得在所述截面平面中，在所述η掺杂第一半导体层中形成多个闭合的第二 ρη结,所述第二 ρη结与所述第一 ρη结间隔开，使得在所述第一表面上的投影中，所述第二 ρη结中的每一个的至少一部分被布置在一对相邻的第一 ρη结之间。
【文档编号】H01L21/329GK104425627SQ201410435985
【公开日】2015年3月18日 申请日期:2014年8月29日 优先权日:2013年8月29日
【发明者】J.康拉特, R.西米尼克 申请人:英飞凌科技股份有限公司