一种超结功率器件终端结构的制作方法
【专利摘要】本发明属于半导体技术，具体的说是涉及一种表面电场优化的超结功率器件终端结构。本发明提出的优化超结功率器件表面电场的终端结构在超结功率器件终端区表面设置阶梯形第一导电类型半导体轻掺杂区5，使终端区表面电场平坦性得到了理想的改善，提高了器件阻断特性的稳定性，提高了器件的可靠性；同时也提高了器件的耐压能力。本发明尤其适用于超结功率器件终端结构。
【专利说明】一种超结功率器件终端结构
【技术领域】
[0001]本发明属于半导体技术，具体的说是涉及一种表面电场优化的超结功率器件终端结构。
【背景技术】
[0002]理想传统MOSFET (金属氧化物半导体场效应晶体管)应具有较低导通电阻和较高阻断电压。但在高压应用领域中，传统MOSFET需要增加漂移区的厚度和降低漂移区的掺杂浓度来提高击穿电压，但这也会增大器件的导通电阻。为了实现小功耗的功率器件，需要减小器件的开启电阻同时保证器件的击穿电压，换而言之，需要提高功率器件开启电阻与击穿电压之间的矛盾关系。在传统MOSFET的轻掺杂漂移区引入重掺杂交错排列的P、N柱即超结(super junct1n)M0SFET，超结MOSFET大大的改善了传统MOSFET击穿电压和导通电阻之间的矛盾关系。
[0003]功率器件的设计除了元胞设计很重要外终端的设计也不能忽视，好的终端设计能有效的提高器件耐压、可靠性等特性。一个优化的终端设计应该使表面的电场峰值尽量最小化或者转移到体内，在超结功率器件中，高的外延层浓度会带来终端性能的不稳定，导致低电压下的终端提前发生击穿。在传统的终端技术中，通常采用场限环、场板和结终端延伸等技术削弱器件主结的曲率效应，最后达到提高器件耐压能力的目的。由于超结结构特点，传统功率器件的终端结构不再适用超结功率器件。目前应用最广泛的超结功率器件终端结构是采用和元胞相同的超结结构，如图1所示，在超结功率器件终端表面为多个交替的P/N结，因此器件工作于阻断状态时终端表面必存在许多峰值电场。这些表面峰值电场有可能使终端击穿发生在器件表面，当大量雪崩击穿电流流经器件表面时，会对硅-二氧化硅界面产生影响，因而不利于超结功率器件的稳定性和长期可靠性。
【发明内容】
[0004]本发明的目的，就是针对在器件工作于阻断状态时传统超结功率器件终端结构表面电场平坦性不够，存在多个峰值电场的问题，提出一种优化超结功率器件表面电场的终端结构，避免击芽点出现在终端表面。
[0005]本发明的技术方案:如图5所示，一种超结功率器件终端结构，该终端结构包括第一导电类型半导体衬底2、设置在第一导电类型半导体衬底2下层的金属漏极1、设置在第一导电类型半导体衬底2上层的第一导电类型半导体外延区3 ;所述第一导电类型半导体外延区3上层远离元胞区的一端设置有截止环12 ;其特征在于，第一导电类型半导体外延区3中设置有多个第二导电类型半导体掺杂柱4 ;所述多个第二导电类型半导体掺杂柱4的底端位于同一水平面，其竖直高度从终端结构靠近元胞区的一端到远离元胞区的一端依次逐个降低；第一导电类型外延区3上表面和第二导电类型半导体柱4顶部之间设置有第一导电类型半导体轻掺杂区5。
[0006]本发明的有益效果为，本发明提出的优化超结功率器件表面电场的终端结构在超结功率器件终端区表面设置阶梯形第一导电类型半导体轻掺杂区5，使终端区表面电场平坦性得到了理想的改善，提高了器件阻断特性的稳定性，提高了器件的可靠性；同时也提高了器件的耐压能力。
【专利附图】
【附图说明】
[0007]图1是普通超结功率器件终端结构剖面结构示意图；
[0008]图2是图1所示结构工作于阻断状态时的终端表面电场分布图；
[0009]图3是优化超结功率器件终端表面电场的一种终端方案示意图；
[0010]图4是图3所示结构工作于阻断状态时的终端表面电场分布图；
[0011]图5是本发明提出的优化超结功率器件表面电场的终端结构示意图；
[0012]图6是图5所示结构工作于阻断状态时的终端表面电场分布图；
[0013]图7是普通超结功率器件终端结构工作于阻断状态时的表面电场分布仿真图；
[0014]图8是优化超结功率器件终端表面电场的一种终端方案工作于阻断状态时的表面电场分布仿真图；
[0015]图9是本发明提出的终端结构工作于阻断状态时的表面电场分布仿真图；
[0016]图10是图1所示结构工作于阻断状态时的终端耗尽线仿真图；
[0017]图11是图3所示结构工作于阻断状态时的终端耗尽线仿真图；
[0018]图12是图5所示结构工作于阻断状态时的终端耗尽线仿真图；
[0019]图13是图7中普通超结功率器件终端结构在阻断模式下的1-V特性曲线示意图；
[0020]图14是图8中的终端结构工作在阻断模式下的1-V特性曲线示意图；
[0021]图15是图9中本发明提出的终端结构工作在阻断模式下的1-V特性曲线示意图；
[0022]图16是本发明提出的终端结构的另一实施例。
[0023]图17是本发明的超结功率器件生产工艺中多次离子注入-外延后在需要补偿区域上的注入掩膜板示意图；
[0024]图18是本发明的超结功率器件生产工艺中经过补偿注入后得到的深P埋层示意图；
[0025]图19是本发明的超结功率器件生产工艺中再次生长外延层，在离子注入时采用的掩膜板示意图；
[0026]图20是本发明的超结功率器件生产工艺中完成离子注入后得到的深P埋层示意图；
[0027]图21是本发明的超结功率器件生产工艺中完成离子注入步骤后得到的器件结构示意图。
【具体实施方式】
[0028]下面结合附图对本发明进行详细的描述
[0029]图1为普通超结MOSFET的终端结构示意图，超结MOSFET器件工作于阻断状态时，由于在终端区表面有多个P/N结，使得终端区表面电场起伏性较大，普通超结MOSFET工作于阻断状态时终端的表面电场分布如图2所示，呈锯齿形分布，存在多个峰值电场，每一个电场峰值的位置对应终端区的一个PN结交界面。这些峰值电场所在位置是终端区域的薄弱点，有可能使功率器件的击穿发生在终端表面，当大量雪崩击穿电流流经器件表面时，由于热电子效应等原因会对硅-二氧化硅界面产生负面影响，因而不利于超结功率器件的稳定性和长期可靠性。
[0030]图3为优化超结功率器件终端表面电场的一种方案，在终端区表面设置一个矩形的轻掺杂N-区5。这样在终端区表面的P/N结消失，同时轻掺杂N-区5与P型柱4产生纵向的互相耗尽，形成resurf结构。器件工作于阻断状态时，终端区的表面电场将变得平缓许多，其表面电场分布如图4所示，终端表面电场起伏相对普通超结MOSFET终端结构有改善。但是，由于终端区的P型柱4是浮空的，并没有像元胞区的P型柱一样与源端相连，因此每一个P型柱4与N型外延层3之间的反向偏压是不相等的。越远离元胞区，则P型柱4与N型外延层3之间的反向偏压将越小，P型柱4也就越不容易被耗尽，因此采用均匀的P型柱4虽然对表面电场的分布有改善，但改善有限，表面电场的平坦性依然不够好，电场呈波浪形分布。
[0031]如图5所示，为本发明的一种超结功率器件终端结构，该终端结构包括第一导电类型半导体衬底2、设置在第一导电类型半导体衬底2下层的金属漏极1、设置在第一导电类型半导体衬底2上层的第一导电类型半导体外延区3 ;所述第一导电类型半导体外延区3上层远离元胞区的一端设置有截止环12 ;第一导电类型半导体外延区3中设置有多个第二导电类型半导体掺杂柱4 ;所述多个第二导电类型半导体掺杂柱4的底端位于同一水平面，其竖直高度从终端结构靠近元胞区的一端到远离元胞区的一端依次逐个降低；第一导电类型外延区3上表面和第二导电类型半导体柱4顶部之间设置有第一导电类型半导体轻掺杂区5。
[0032]本发明的工作原理:
[0033]当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结MOSFET器件为N沟道超结MOSFET器件；反之，所述超结MOSFET器件为P沟道超结MOSFET器件。现以N沟道超结MOSFET终端为例，说明该发明的工作原理。
[0034]通常超结功率器件的终端采用和元胞相同的超结结构，但是，当超结器件处于阻断状态时，元胞区和终端区的超结结构耐压原理是有所不同的:元胞区只需要考虑考虑垂直方向的耐压，而终端区既要考虑垂直方向的耐压，也要考虑水平方向的耐压。
[0035]器件工作于阻断状态时，终端表面电场分布如图6所示，终端区的表面电场非常平坦，由原来的锯齿形分布变成了矩形分布。本发明提出的优化超结功率器件表面电场的终端结构能够使终端区表面电场变得平坦且呈矩形分布的原理是:与图3的结构类似，位于终端表面的轻掺杂N-区5与P型柱4同样产生了纵向的互相耗尽，形成resurf结构。同时考虑到越远离元胞区，则P型柱4与N型外延层3之间的反向偏压将越小，P型柱4也就越不容易被耗尽，采用非均匀的P型柱4设计，即将P型柱4的高度设置为按照离元胞区的距离由近到远依次递减，这样就保证了所有P型柱4的全耗尽。由于同时存在轻掺杂N-区5与P型柱4之间的纵向耗尽，以及N型外延层3与P型柱4的之间的横向耗尽，本发明提出的终端结构是一个三维resurf结构,相对于传统超结终端的二维resurf结构,可以实现电场的最优化和耐压的提闻。
[0036]为了验证本发明的有益效果，以N沟道超结MOSFET器件终端为例，利用仿真工具Medici进行模拟。图7是普通超结功率器件终端结构工作于阻断状态时的表面电场分布仿真图，与其理论电场分布图图2基本吻合；图10是普通超结功率器件终端结构工作于阻断状态时的终端耗尽线仿真图。在该模拟结构中，器件元胞区包含一个元胞，终端区包含4个P型柱4。元胞区和终端区的N型柱即N型外延层3和P型柱4的浓度均为5*1015cm_3 ；元胞区P柱6和终端区P柱4宽度均为2um，间距均为2um，高度均为10um。图13是图7中超结MOSFET终端工作在阻断模式下的1-V特性曲线，从图可以读出器件耐压约为134.8V。图8为图3中超结MOSFET终端结构工作于阻断状态时的表面电场分布图，与其理论电场分布图图4基本吻合；图11是图3所示结构工作于阻断状态时的终端耗尽线仿真图。该模拟结构中，除了在终端区表面下设置了矩形第一导电类型半导体轻掺杂区5以外，其他结构和参数均与上模拟的普通超结MOSFET器件终端结构一样；矩形第一导电类型半导体轻掺杂区5厚度为lum，掺杂浓度为5*1014cm_3。图14是图8中超结MOSFET终端工作在阻断模式下的1-V特性曲线，从图可以读出器件耐压约为139.5V。图9为本发明提出的优化超结功率器件表面电场的终端结构工作于阻断状态时表面电场分布图，与其理论电场分布图图6基本吻合；图12是本发明提出的优化超结功率器件表面电场的终端结构工作于阻断状态时的终端耗尽线仿真图，相对其他两种终端结构耗尽区较宽。该模拟结构中，除了终端区P柱的高度和表面设置了阶梯形N-高阻区5之外，其他结构和参数均与上模拟的普通超结MOSFET器件终端结构一样。终端区P柱4高度离元胞区由近到远以1um为初项，0.5um为公差等差递减。图15是图9中超结MOSFET终端工作在阻断模式下的1-V特性曲线，从图可以读出器件耐压约为153V。将图7、图8和图9对比发现本发明提出的优化超结功率器件的终端结构的表面电场平坦性最高，基本已呈矩形分布，故其阻断特性稳定性更高。同时将图13、图14和图15对比发现本发明提出的优化超结功率器件的终端结构的耐压能力也有所提闻。
[0037]其中，所述第二导电类型半导体掺杂柱4和第二导电类型半导体掺杂柱6可利用多次离子注入-外延的方法得到；通过不同的离子注入掩膜版，实现高度不同的第二导电类型半导体掺杂柱4和第二导电类型半导体掺杂柱6。
[0038]所述阶梯形第一导电类型半导体轻掺杂区5，可通过对第一导电类型半导体外延区3进行多次注入补偿得到；且注入补偿不需要单独工艺步骤，只需要在形成高度不同的第二导电类型半导体掺杂柱4时，通过控制离子注入掩膜版的注入窗口大小和密度就可以实现。
[0039]如图17所示，多次离子注入-外延后，此时P埋层达到设定的数目，在下一次离子注入时采用用图17所示的掩膜板A，在需要补偿区域上的注入窗口减小且均匀分布。离子注入后得到如图18所示的深P埋层。如图19所示，然后再次生长外延层，在离子注入时采用用图19所示的掩膜板B，掩膜板B相对掩膜板A不同之处是补偿区域增大。完成离子注入后得到如图20所示的深P埋层。在wafer完成所有的离子注入步骤之后，将wafer进行高温退火处理，处理完之后得到如图21所示的器件结构。总之，适当调整补偿区域注入窗口大小和密度即可对第一导电类型半导体外延区3进行适当补偿得到浓度相对均匀的梯形第一导电类型半导体轻掺杂区5。
[0040]所述结构的的其他工艺步骤，与常规超结功率MOSFET的工艺步骤相同。
[0041]本发明提出的一种优化超结功率器件表面电场的终端结构应用广泛，适用于多种类型的功率器件，比如超结MOSFET器件、超结IGBT器件或者超结D1DE器件。
【权利要求】
1.一种超结功率器件终端结构，该终端结构包括第一导电类型半导体衬底(2)、设置在第一导电类型半导体衬底(2)下层的金属漏极(I)、设置在第一导电类型半导体衬底(2)上层的第一导电类型半导体外延区(3);所述第一导电类型半导体外延区(3)上层远离元胞区的一端设置有截止环(12);其特征在于，第一导电类型半导体外延区(3)中设置有多个第二导电类型半导体掺杂柱(4);所述多个第二导电类型半导体掺杂柱(4)的底端位于同一水平面，其竖直高度从终端结构靠近元胞区的一端到远离元胞区的一端依次逐个降低；第一导电类型外延区(3)上表面和第二导电类型半导体柱(4)顶部之间设置有第一导电类型半导体轻掺杂区(5)。
【文档编号】H01L29/06GK104183627SQ201410439266
【公开日】2014年12月3日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】任敏, 姚鑫, 王为, 张建刚, 韩天宇, 许高潮, 李泽宏, 张金平, 高巍, 张波 申请人:电子科技大学