横向双扩散金属氧化物半导体晶体管及其制造方法
【专利摘要】公开了一种制造横向双扩散金属氧化物半导体晶体管及其制造方法。所述方法包括：在半导体层的表面形成高压栅极电介质；在半导体层上形成至少一部分与高压栅极电介质相邻的薄栅极电介质；在薄栅极电介质和高压栅极电介质上形成栅极导体；采用第一掩模图案化栅极导体，限定栅极导体的第一侧壁，其中，第一侧壁位于薄栅极电介质上方；采用第二掩模图案化栅极导体，限定栅极导体的第二侧壁，其中，第二侧壁的至少一部分位于高压栅极电介质上方；形成第一掺杂类型的源区和漏区，其中，该方法还包括经由第一掩模来注入掺杂剂，形成第二掺杂类型的体区，第二掺杂类型与第一掺杂类型相反。该方法简化工艺步骤并提高最终器件的可靠性。
【专利说明】横向双扩散金属氧化物半导体晶体管及其制造方法
【技术领域】
[0001]本发明一般地涉及半导体器件领域。更具体地，本发明的实施例涉及横向双扩散金属氧化物半导体(LDMOS)晶体管及其制造方法。
【背景技术】
[0002]在各种电子系统中，诸如DC至DC电压变换器之类的电压调节器用于提供稳定的电压源。低功率设备(例如笔记本、移动电话等)中的电池管理尤其需要高效率的DC至DC变换器。开关型电压调节器通过将输入DC电压转换成高频电压、然后对高频输入电压进行滤波以产生输出DC电压来产生输出电压。具体地，开关型调节器包括用于交替地将DC电压源(例如电池)耦合至负载(例如集成电路(IC))和将二者去耦合的功率开关。输出滤波器典型地包括电感器和电容器，可以耦合在输入电压源和负载之间，对开关的输出进行滤波，因而提供了输出DC电压。控制器(例如脉冲宽度调制器、脉冲频率调制器等)可以控制功率开关，以维持基本恒定的输出DC电压。
[0003]功率开关可以是半导体器件，包括金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极晶体管(IGBT)等。LDMOS晶体管的源区形成在与LDMOS晶体管的导电类型相反掺杂类型的体区中，漏区形成在与器件的导电类型相同掺杂类型的高阻的漂移区中。由于漂移区的存在，LDMOS的漏极可以承受高电压。因此，LDMOS晶体管具有大驱动电流、低导通电阻和高击穿电压的优点，广泛地用于开关型调节器。
[0004]在形成LDMOS的现有工艺中，采用硅局部氧化(LOCOS)形成用于限定有源区的场氧化物FOX和用于栅极电介质的高压栅氧化物HVG0X，以及利用栅极导体进行离子注入以自对准的方式形成掺杂区。在自对准工艺中，栅极导体作为硬掩模，用于限定掺杂区的位置。
[0005]然而，随着功率开关的尺寸缩小，栅极导体的宽度和厚度越来越小。当栅极导体比较薄时，注入的离子可以穿过栅极导体进入半导体衬底中。栅极导体无法充当离子注入的阻挡层，从而不能准确地限定掺杂区的准确位置。
[0006]此外，由于场氧化物存在着鸟嘴现象，尺寸难以减小。随着功率开关的尺寸缩小，场氧化物占据的场区面积相对于有源区的面积越来越大，从而成为限制功率开关的尺寸减小的关键因素。场氧化物还造成表面台阶，在栅极导体比较薄时导致栅极导体的厚度不均，在蚀刻时难以图案化栅极导体。因此，在形成薄栅极导体的LDMOS时，采用形成LDMOS的现有工艺存在着产品良率低和可靠性差的问题。
【发明内容】
[0007]本发明的目的是提供一种横向双扩散金属氧化物半导体(LDMOS)晶体管及其制造方法，可以改善工艺窗口和产品可靠性。
[0008]根据本发明的一方面，提供一种制造横向双扩散金属氧化物半导体晶体管的方法，包括:形成第一掺杂类型的半导体层；在半导体层的表面形成高压栅极电介质；在半导体层上形成至少一部分与高压栅极电介质相邻的薄栅极电介质；在薄栅极电介质和高压栅极电介质上形成栅极导体；采用第一掩模图案化栅极导体，限定栅极导体的第一侧壁，其中，所述第一侧壁位于所述薄栅极电介质上方；采用第二掩模图案化栅极导体，限定栅极导体的第二侧壁，其中，所述第二侧壁的至少一部分位于高压栅极电介质上方；形成第一掺杂类型的源区和漏区，其中，所述方法还包括经由所述第一掩模来注入掺杂剂，形成第二掺杂类型的体区，第二掺杂类型与第一掺杂类型相反。
[0009]优选地，在所述方法中，在限定栅极导体的第一侧壁的步骤之前执行限定栅极导体的第二侧壁的步骤，或者在限定栅极导体的第一侧壁的步骤之后执行限定栅极导体的第二侧壁的步骤。
[0010]优选地，所述方法还包括:在形成所述第二掺杂类型的体区之后，采用第一掩模注入第一掺杂类型的掺杂剂，以形成源链接区。
[0011]优选地，在所述方法中，形成第一掺杂类型的半导体层包括:在半导体衬底中注入掺杂剂，形成第一掺杂类型的深阱区作为半导体层。
[0012]优选地，在所述方法中，形成第一掺杂类型的半导体层包括:在半导体衬底上外延生长半导体层；以及在半导体层中注入第一掺杂类型的掺杂剂。
[0013]优选地，在所述方法中，在形成半导体层的步骤之前，或者在形成半导体层的步骤和形成高压栅极电介质的步骤之间，还包括形成用于限定有源区的浅沟槽隔离。
[0014]优选地，在所述方法中，在形成半导体层的步骤和形成高压栅极电介质的步骤之间，还包括形成用于限定有源区的场氧化物。
[0015]优选地，在所述方法中，采用硅局部氧化形成高压栅极电介质。
[0016]优选地，在所述方法中，高压栅极电介质在漏区侧横向延伸至栅极导体的边缘以外。
[0017]优选地，在所述方法中，在形成薄栅极电介质、高压栅极电介质和栅极导体一起组成的栅叠层之后，还包括在栅极导体的侧壁上形成栅极侧墙。
[0018]优选地，在所述方法中，在形成源区和漏区之后还包括:形成与源区相邻的第二掺杂类型的体接触区。
[0019]优选地，在所述方法中，所述体接触区相对于所述体区重掺杂。
[0020]优选地，在所述方法中，形成与高压栅极电介质相邻的第一掺杂类型的漂移区，其中，所述源区和漏区相对于所述漂移区重掺杂。
[0021]优选地，在所述方法中，所述薄栅极电介质和所述高压栅极电介质分别由选自氧化物、氮化物和高K电介质中的至少一种组成。
[0022]根据本发明的另一方面，提供一种采用上述的方法制造的横向双扩散金属氧化物半导体晶体管，包括:第一掺杂类型的半导体层；位于半导体层中并且相互隔开的第二掺杂类型的体区和第一掺杂类型的漂移区，第二掺杂类型与第一掺杂类型相反；位于体区中的第一掺杂类型的源区；位于漂移区中的第一掺杂类型的漏区；位于源区和漏区之间的薄栅极电介质和高压栅极电介质，所述薄栅极电介质与所述源区相邻，所述高压栅极电介质与所述漏区相邻；以及位于薄栅极电介质和高压栅极电介质上的栅极导体。
[0023]优选地，所述横向双扩散金属氧化物半导体晶体管还包括用于限定有源区的浅沟槽隔离。
[0024]优选地，在所述横向双扩散金属氧化物半导体晶体管中，半导体层是选自位于半导体衬底中的深阱区和位于半导体衬底上的掺杂半导体层中的一种。
[0025]优选地，在所述横向双扩散金属氧化物半导体晶体管中，高压栅极电介质在漏区侧横向延伸至栅极导体的边缘以外。
[0026]优选地，所述横向双扩散金属氧化物半导体晶体管还包括:位于体区中且与源区相邻的第二掺杂类型的体接触区。
[0027]优选地，在所述横向双扩散金属氧化物半导体晶体管中，所述体接触区相对于所述体区重掺杂。
[0028]优选地，在所述横向双扩散金属氧化物半导体晶体管中，所述源区和漏区相对于所述漂移区重掺杂。
[0029]优选地，在所述横向双扩散金属氧化物半导体晶体管中，所述薄栅极电介质和所述高压栅极电介质分别由选自氧化物、氮化物和高K电介质中的至少一种组成。
[0030]根据上述实施例的半导体器件的制造方法，在形成氧化物层和导体层后，通过两次光刻工艺形成栅极导体，其中一次光刻工艺的掩模既用于限定栅极导体的第一侧壁，又用于形成体区，从而实现栅极导体与体区的对准。离子注入的工艺窗口几乎不会偏离预定的工艺窗口，在保障了半导体器件的性能的同时简化了工艺步骤，提高了最终器件的可靠性。
[0031]在优选的实施例中，采用浅沟槽隔离替代场氧化物，有利于减小场区的尺寸，从而进一步减小半导体器件的尺寸。并且由于可以获得平整的半导体结构表面，可以形成厚度均匀并且质量良好的的薄栅极电介质，进而可以提高半导体器件的良率和可靠性。在进一步优选的实施例中，在形成半导体层之前形成浅沟槽隔离，从而与常规的CMOS工艺兼容。
【专利附图】
【附图说明】
[0032]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0033]图1a和Ib分别不出根据现有技术的LDMOS晶体管的分解透视图和截面图；
[0034]图2a和2b示出根据现有技术的制造LDMOS晶体管的方法的一部分阶段的截面图；
[0035]图3a和3b分别示出根据本发明的实施例的LDMOS晶体管的分解透视图和截面图；
[0036]图4a至4j示出根据本发明的实施例的制造LDMOS晶体管的方法的各阶段的截面图；以及
[0037]图5a至5c示出根据本发明的另一实施例的制造LDMOS晶体管的方法的一部分阶段的截面图。
【具体实施方式】
[0038]以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0039]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0040]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
[0041]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0042]图1a和Ib分别不出根据现有技术的LDMOS晶体管的分解透视图和截面图。在图1a中，为了清楚起见，将LDMOS晶体管的各个部分与半导体衬底分离示出。图1b所示的截面图沿着图1a中的线AA截取。
[0043]如图1a和Ib所示，LDMOS晶体管包括用于限定有源区的场氧化物105。LDMOS晶体管还包括:位于半导体衬底101上的第一掺杂类型的深阱区102 ;位于深阱区102中并且相互隔开的第二掺杂类型的体区109和第一掺杂类型的漂移区110 ;位于体区109中的第一掺杂类型的源区115和与之相邻的第二掺杂类型的体接触区118 ;位于漂移区110中的第一掺杂类型的漏区116 ;位于LDMOS晶体管的源区115和漏区116之间的薄栅氧化物107和高压栅氧化物106，薄栅氧化物107与源区115相邻，高压栅氧化物106与漏区116相邻；位于薄栅氧化物107和高压栅氧化物106上的栅极导体108。高压栅氧化物106在漏区116侧横向延伸至栅极导体108的边缘以外。与体区109相比，体接触区118的掺杂类型相同但掺杂浓度较高。此外，与漂移区110相比，源区115和漏区116的掺杂类型相同但掺杂浓度较高。第一掺杂类型与第二掺杂类型相反。例如，第一掺杂类型为N型，第二掺杂类型为P型，或反之。
[0044]采用LOCOS形成的场氧化物105的厚度在约4000埃至约5000埃之间，采用LOCOS形成的高压栅氧化物106的厚度在约250埃至约1500埃，采用热氧化形成的薄栅氧化物107的厚度在约100埃至约300埃之间。在LOCOS工艺中，由于氧原子的横向扩散，场氧化物105在氮化物掩模下方横向生长。同时，由于氧化层比消耗的硅更厚，场氧化物105相对于半导体衬底的表面抬高。因此，场氧化物105的截面形状类似于“鸟嘴”。场氧化物105是限制功率开关的尺寸减小的关键因素，而且导致随后形成的栅极导体的厚度不均，不仅导致蚀刻困难，而且引入可靠性问题。
[0045]图2a和2b示出根据现有技术的制造LDMOS晶体管的方法的一部分阶段的截面图。在图2a所示的步骤中，已经在半导体衬底101上形成了深阱区102、场氧化物105、高压栅氧化物106。进一步地，在形成薄氧化物层和导体层之后，采用光致抗蚀剂掩模PRl进行蚀刻，将薄氧化物层和导体层图案化，分别形成薄栅氧化物107和栅极导体108。
[0046]然后去除光致抗蚀剂掩模PRl，重新在半导体结构的表面上形成光致抗蚀剂掩模PR2。经由光致抗蚀剂掩模PR2的离子注入在深阱区102中形成体区109。
[0047]尽管在理想的情形下，期望光致抗蚀剂掩模PR2与薄栅氧化物107和栅极导体108对准，从而在离子注入过程中作为掩模，然而，这种对准在工艺上难以实现。甚至，可能出现光致抗蚀剂掩模PR2超出栅极导体108的侧面的情形，使得与栅极导体108相邻的区域中没有注入掺杂剂。
[0048]已经发现，在栅极导体108较厚的情形下，可以利用栅极导体108作为硬掩模形成体区109。为此，光致抗蚀剂掩模PR2中的开口暴露栅极导体108的侧壁。在离子注入中，体区109的至少与栅极导体108相邻的一部分是与栅极导体108自对准的。然而，在栅极导体108较薄的情形下，注入的离子可以穿过栅极导体108进入阱区102中，结果不能准确地限定体区109的准确位置。
[0049]图3a和3b分别示出根据本发明的实施例的LDMOS晶体管的分解透视图和截面图。在图3a中，为了清楚起见，将LDMOS晶体管的各个部分与半导体衬底分离示出。图3b所示的截面图沿着图3a中的线AA截取。
[0050]根据该实施例的LDMOS晶体管与图2a和2b所示的现有技术的LDMOS晶体管的不同之处在于，采用浅沟槽隔离104代替场氧化物105限定有源区。
[0051]浅沟槽隔离104的形成与常规的CMOS工艺兼容，例如，可以采用蚀刻和沉积工艺形成，并且可以采用化学机械平面化整平，以便随后形成均匀厚度的栅极导体108。与场氧化物105相比，浅沟槽隔离104可以具有明显减少的芯片占用面积，实现功率开关的尺寸减小，并且可以形成厚度均匀的薄导体层，从而可以容易地图案化形成栅极导体108，改善最终器件的可靠性。
[0052]根据该实施例的LDMOS晶体管的其他方面与图2a和2b所示的现有技术的LDMOS
晶体管相同。
[0053]图4a至4j示出根据本发明的实施例的制造LDMOS晶体管的方法的各阶段的截面图。图4a至4j所示的截面图均沿着图3a中的线AA截取。
[0054]该方法开始于半导体衬底101。在半导体衬底101中形成用于限定有源区的浅沟槽隔离104。用于形成浅沟槽隔离104的工艺与常规的CMOS工艺兼容，并且可以与CMOS器件的浅沟槽隔离同时形成。
[0055]例如，形成浅沟槽隔离104的步骤包括在半导体衬底101上形成光致抗蚀剂层。采用光刻限定浅沟槽隔离104的图案，即在光致抗蚀剂层与浅沟槽隔离104相对应的部分形成开口，形成光致抗蚀剂掩模(图中未示出)。然后，从光致抗蚀剂掩模中的开口向下蚀亥IJ，在半导体衬底101中形成开口。通过控制蚀刻的时间，使得半导体衬底101中的开口达到期望的深度，形成浅沟槽。然后，沉积绝缘材料填充浅沟槽，形成浅沟槽隔离。可选地，采用化学机械平面化去除位于浅沟槽外部的部分。
[0056]上述的蚀刻可以采用干法蚀刻，如离子铣蚀亥IJ、等离子蚀亥IJ、反应离子蚀亥IJ、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻。在蚀刻后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。上述的沉积工艺例如是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射的一种。
[0057]然后，在半导体衬底101上形成具有第一体积和第一表面区的深阱区102。其中，深阱区102具有第一掺杂类型。半导体衬底101例如由硅组成。在本申请中，第一掺杂类型与第二掺杂类型相反。例如，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。
[0058]例如，形成深阱区102的步骤包括在半导体衬底101上形成光致抗蚀剂层。采用光刻限定深阱区102的图案，即在光致抗蚀剂层与深阱区102相对应的部分形成开口，形成光致抗蚀剂掩模(图中未示出)。随后，采用常规的体注入和驱入技术，进行离子注入，在半导体衬底101中形成深阱区102。
[0059]为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。
[0060]通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需的掺杂浓度。采用附加的光致抗蚀剂掩模，可以控制深阱区102的横向延伸区域。
[0061]接着，通过使用LOCOS工艺，在深阱区102由浅沟槽隔离104限定的有源区的一部分表面形成高压栅氧化物106，如图4b所示。所述高压栅氧化物106将从栅极导体下方延伸至与漏区相邻。在本实施例中，优选地，高压栅氧化物106为氧化物层。
[0062]LOCOS工艺例如包括在深阱区102的表面形成氮化物保护层；在氮化物保护层中形成开口，以暴露深阱区102的一部分表面；进行热氧化，使得深阱区的暴露表面生长氧化物层，从而形成高压栅氧化物106。
[0063]进一步地，在所述在深阱区102表面形成氧化物层107。形成氧化物层107可以采用热氧化或者上述已知的沉积工艺。氧化物层107可以是氧化物层、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。优选地，在本实施例中，氧化物层107为氧化物层。优选地，在本实施例中，氧化物层107的厚度小于高压栅氧化物106。例如，高压栅氧化物106的厚度约1000埃，采用热氧化形成的氧化物层107的厚度在约100埃至约300埃之间。
[0064]然后，在氧化物层107表面形成导体层108，如图4c所示。形成导体层108可以采用上述已知的沉积工艺。导体层108可以是例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN, TaSiN, HfSiN, TiSiN,TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3S1、Pt、Ru、W、和所述各种导电材料的组合。优选地，在本实施例中，导电层为多晶娃层。
[0065]进一步地，在半导体结构上方形成光致抗蚀剂掩模PRl。该光致抗蚀剂掩模PRl限定体区109的图案，即在光致抗蚀剂层与体区109相对应的部分形成开口。然后，从光致抗蚀剂掩模中的开口向下蚀刻，以去除导体层108的暴露部分。由于蚀刻的选择性，该蚀刻可以停止在氧化物层107的表面。但在实际中，氧化物层107暴露部分的表面层会被过蚀刻一小部分，以确保导体层108完全被蚀刻。该蚀刻形成栅极导体的第一侧壁，如图4d所示。在蚀刻后，仍然保留光致抗蚀剂掩模PRl。
[0066]进一步地，采用常规的体注入和驱入技术，经由光致抗蚀剂掩模PRl进行离子注入，在深阱区102中形成第二掺杂类型的体区109，如图4e所示。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PRl。
[0067]由于在图4d和4e所示的步骤中，采用同一个光致抗蚀剂掩模PRl进行蚀刻和离子注入，因此栅极导体的至少一部分侧壁与体区109对准。
[0068]进一步优选地，在形成所述第二掺杂类型的体区109之后，采用光致抗蚀剂掩模PRl注入第一掺杂类型的掺杂剂，以形成源链接区。
[0069]进一步地，在半导体结构上方形成光致抗蚀剂掩模PR2。该光致抗蚀剂掩模PR2限定栅极导体的图案并且遮挡体区109，即保留光致抗蚀剂层与栅极导体和体区109相对应的部分。
[0070]然后，从光致抗蚀剂掩模PR2中的开口向下蚀刻，以去除导体层108的暴露部分。由于蚀刻的选择性，该蚀刻可以停止在氧化物层107和高压栅氧化物106的表面。但在实际中，氧化物层107和高压栅氧化物106暴露部分的表面层会被过蚀刻一小部分，以确保导体层108完全被蚀刻。该蚀刻形成栅极导体的第二侧壁，如图4f所示。在蚀刻后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR2。
[0071]进一步地，在半导体结构上方形成光致抗蚀剂掩模PR3。该光致抗蚀剂掩模PR3限定漂移区110的图案，即在光致抗蚀剂层与漂移区110相对应的部分形成开口。
[0072]然后，采用常规的体注入和驱入技术，经由光致抗蚀剂掩模PR3进行离子注入，在深阱区102中形成第一掺杂类型的漂移区110，如图4g所示。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR3。
[0073]进一步地，通过上述已知的沉积工艺，在半导体结构的表面上形成共形的氮化物层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于栅极导体108的侧面上的垂直部分保留，从而形成栅极侧墙112，如图4h所示。在一个示例中，栅极侧墙112为厚度约5-20nm的氮化硅层。
[0074]进一步地，在半导体结构上方形成光致抗蚀剂掩模PR4。该光致抗蚀剂掩模PR4限定源区115和漏区116的图案，即在光致抗蚀剂层与源区115和漏区116相对应的部分形成开口。在本实施例中，优选地，该开口还暴露栅极导体108和栅极侧墙112。
[0075]然后，采用常规的体注入和驱入技术，经由光致抗蚀剂掩模PR4进行离子注入，分别在体区109中形成源区115，在漂移区110中形成漏区116，如图4i所示。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR4。
[0076]在离子注入中，如果光致抗蚀剂掩模PR4的开口还暴露栅极导体108和栅极侧墙112，则栅极导体108和栅极侧墙112可以作为硬掩模，与光致抗蚀剂掩模PR4 —起限定源区115和漏区116。栅极导体108和栅极侧墙112作为硬掩模，可以减小光致抗蚀剂掩模PR4的复杂度和对准难度。
[0077]可以采用双扩散工艺形成源区115和/或漏区116。在双扩散工艺中，在相同的区域注入两次以及进行高温推进过程。例如，在LDMOS晶体管的导电类型为N型时，为了形成源区115，第一次离子注入的掺杂剂例如是砷，并且掺杂浓度较高，第二次离子注入的掺杂剂例如是硼，并且掺杂浓度较低。在两次离子注入之后的高温推进过程中，由于硼扩散比砷扩散快，硼在水平方向上比砷扩散更远，从而使得低掺杂区的横向延伸距离大于高掺杂区的横向延伸距离，形成横向的浓度梯度。在图4i中为了简明起见，并未示出源区115和漏区116在栅极导体108下方横向延伸的部分。
[0078]进一步地，在半导体结构上方形成光致抗蚀剂掩模PR5。该光致抗蚀剂掩模PR5限定体接触区118的图案，即在光致抗蚀剂层与体接触区118相对应的部分形成开口。
[0079]然后，采用常规的体注入和驱入技术，经由光致抗蚀剂掩模PR5进行离子注入，在体区109中与源区115相邻的部分中形成体接触区118，如图4j所示。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR5。
[0080]图5a至5c示出根据本发明的另一实施例的制造LDMOS晶体管的方法的一部分阶段的截面图。图5a至5c所示的截面图均沿着图3a中的线AA截取。
[0081]在该方法中，替代图4d至4f所示的步骤，执行图5a至5c所示的步骤。
[0082]在形成图4c所示的半导体结构之后，在半导体结构上方形成光致抗蚀剂掩模PR1。该光致抗蚀剂掩模PRl限定栅极导体的图案并且遮挡体区，即保留光致抗蚀剂层与栅极导体和体区相对应的部分。
[0083]然后，从光致抗蚀剂掩模PRl中的开口向下蚀刻，以去除导体层108的暴露部分。由于蚀刻的选择性，该蚀刻可以停止在氧化物层107的表面。但在实际中，氧化物层107和高压栅氧化物106暴露部分的表面层会被过蚀刻一小部分，以确保导体层108完全被蚀刻。该蚀刻形成栅极导体的第一侧壁，即与漏区相邻的侧壁，如图5a所示。该蚀刻可以暴露高压栅氧化物106。在蚀刻后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PRl。
[0084]进一步地，在半导体结构上方形成光致抗蚀剂掩模PR2。该光致抗蚀剂掩模PR2限定体区109的图案，即在光致抗蚀剂层与体区109相对应的部分形成开口。然后，从光致抗蚀剂掩模中的开口向下蚀刻，以去除导体层108的暴露部分。由于蚀刻的选择性，该蚀刻可以停止在氧化物层107的表面。但在实际中，氧化物层107暴露部分的表面层会被过蚀刻一小部分，以确保导体层108完全被蚀刻。该蚀刻形成栅极导体的与体区109对准的的第二侧壁。在蚀刻后，仍然保留光致抗蚀剂掩模PR2。
[0085]进一步地，采用常规的体注入和驱入技术，经由光致抗蚀剂掩模PR2进行离子注入，在深阱区102中形成第二掺杂类型的体区109，如图5c所示。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR2。
[0086]由于在图5b和5c所示的步骤中，采用同一个光致抗蚀剂掩模PR2进行蚀刻和离子注入，因此栅极导体的至少至少一部分侧壁与体区109对准。
[0087]进一步优选地，在形成所述第二掺杂类型的体区109之后，采用光致抗蚀剂掩模PR2注入第一掺杂类型的掺杂剂，以形成源链接区。
[0088]在图5c所示的步骤之后,继续图4g至图4j所示的步骤。
[0089]在上述实施例的方法中，在形成源区和漏区之后，可以在所得到的半导体结构上去除薄栅氧化物107的位于接触区上方的部分以暴露接触区，然而形成层间绝缘层、穿透层间绝缘层到达接触区的通孔、位于层间绝缘层上表面的布线或电极，从而完成LDMOS晶体管的其他部分。
[0090]应当注意，在上述实施例的方法中，各个掺杂区的形成顺序是不限定的，且具有相同掺杂类型的掺杂区可以同时形成。上述实施例示意性地列出各个步骤的顺序，但不仅仅局限于本实施例列出的各个步骤的顺序。在替代的实施例中，可以任意增加在工艺上可以相兼容的晶体管及其他器件。
[0091]在一个替代的实施例中，可以采用掺杂的外延半导体层替代半导体衬底101中的深阱区102，可以采用场氧化物替代浅沟槽隔离104，可以省去栅极侧墙112，和/或可以使用氮化物或高K电介质材料以替代薄栅氧化物107和高压氧化物106。
[0092]在另一个替代的实施例中，代替在形成深阱区102之前形成浅沟槽隔离104的步骤，可以在形成深阱区102和高压栅氧化物106的步骤之间，形成场氧化物替代浅沟槽隔离104。
[0093]在另一个替代的实施例中，代替在各个步骤中使用的光致抗蚀剂掩模，可以采用诸如氧化物或氮化物的硬掩模。
[0094]在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0095]以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
【权利要求】
1.一种制造横向双扩散金属氧化物半导体晶体管的方法，包括: 形成第一掺杂类型的半导体层； 在半导体层的表面形成高压栅极电介质； 在半导体层上形成至少一部分与高压栅极电介质相邻的薄栅极电介质； 在薄栅极电介质和高压栅极电介质上形成栅极导体； 采用第一掩模图案化栅极导体，限定栅极导体的第一侧壁，其中，所述第一侧壁位于所述薄栅极电介质上方； 采用第二掩模图案化栅极导体，限定栅极导体的第二侧壁，其中，所述第二侧壁的至少一部分位于高压栅极电介质上方； 形成第一掺杂类型的源区和漏区， 其中，所述方法还包括经由所述第一掩模来注入掺杂剂，形成第二掺杂类型的体区，第二掺杂类型与第一掺杂类型相反。
2.根据权利要求1所述的方法，其中在限定栅极导体的第一侧壁的步骤之前执行限定栅极导体的第二侧壁的步骤，或者在限定栅极导体的第一侧壁的步骤之后执行限定栅极导体的第二侧壁的步骤。
3.根据权利要求2所述的方法，包括: 在形成所述第二掺杂类型的体区之后，采用第一掩模注入第一掺杂类型的掺杂剂，以形成源链接区。
4.根据权利要求1所述的方法，其中形成第一掺杂类型的半导体层包括:在半导体衬底中注入掺杂剂，形成第一掺杂类型的深阱区作为半导体层。
5.根据权利要求1所述的方法，其中形成第一掺杂类型的半导体层包括: 在半导体衬底上外延生长半导体层；以及 在半导体层中注入第一掺杂类型的掺杂剂。
6.根据权利要求1所述的方法，在形成半导体层的步骤之前，或者在形成半导体层的步骤和形成高压栅极电介质的步骤之间，还包括形成用于限定有源区的浅沟槽隔离。
7.根据权利要求1所述的方法，在形成半导体层的步骤和形成高压栅极电介质的步骤之间，还包括形成用于限定有源区的场氧化物。
8.根据权利要求1所述的方法，其中采用硅局部氧化形成高压栅极电介质。
9.根据权利要求1所述的方法，其中高压栅极电介质在漏区侧横向延伸至栅极导体的边缘以外。
10.根据权利要求1所述的方法，其中在形成薄栅极电介质、高压栅极电介质和栅极导体一起组成的栅叠层之后，还包括在栅极导体的侧壁上形成栅极侧墙。
11.根据权利要求1所述的方法，在形成源区和漏区之后还包括:形成与源区相邻的第二掺杂类型的体接触区。
12.根据权利要求11所述的方法，其中所述体接触区相对于所述体区重掺杂。
13.根据权利要求1所述的方法，形成与高压栅极电介质相邻的第一掺杂类型的漂移区，其中，所述源区和漏区相对于所述漂移区重掺杂。
14.根据权利要求1所述的方法，其中所述薄栅极电介质和所述高压栅极电介质分别由选自氧化物、氮化物和高K电介质中的至少一种组成。
15.一种采用根据权利要求1所述的方法制造的横向双扩散金属氧化物半导体晶体管，包括: 第一掺杂类型的半导体层； 位于半导体层中并且相互隔开的第二掺杂类型的体区和第一掺杂类型的漂移区，第二掺杂类型与第一掺杂类型相反； 位于体区中的第一掺杂类型的源区； 位于漂移区中的第一掺杂类型的漏区； 位于源区和漏区之间的薄栅极电介质和高压栅极电介质，所述薄栅极电介质与所述源区相邻，所述高压栅极电介质与所述漏区相邻；以及 位于薄栅极电介质和高压栅极电介质上的栅极导体。
16.根据权利要求15所述的横向双扩散金属氧化物半导体晶体管，还包括用于限定有源区的浅沟槽隔离。
17.根据权利要求15所述的横向双扩散金属氧化物半导体晶体管，其中半导体层是选自位于半导体衬底中的深阱区和位于半导体衬底上的掺杂半导体层中的一种。
18.根据权利要求15所述的横向双扩散金属氧化物半导体晶体管，其中高压栅极电介质在漏区侧横向延伸至栅极导体的边缘以外。
19.根据权利要求15所述的横向双扩散金属氧化物半导体晶体管，还包括:位于体区中且与源区相邻的第二掺杂类型的体接触区。
20.根据权利要求19所述的横向双扩散金属氧化物半导体晶体管，其中所述体接触区相对于所述体区重掺杂。
21.根据权利要求15所述的横向双扩散金属氧化物半导体晶体管，其中所述源区和漏区相对于所述漂移区重掺杂。
22.根据权利要求15所述的横向双扩散金属氧化物半导体晶体管，其中所述薄栅极电介质和所述高压栅极电介质分别由选自氧化物、氮化物和高K电介质中的至少一种组成。
【文档编号】H01L29/78GK104241384SQ201410489590
【公开日】2014年12月24日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】游步东, 王猛, 吕政
申请人:矽力杰半导体技术(杭州)有限公司