静电放电(esd)电路的制作方法
【专利摘要】本公开内容的实施方式描述静电放电(ESD)电路以及相关联的技术和配置。在一种实施方式中，ESD电路包括：与电源电压节点和接地节点耦接的第一节点；与第一节点和电源电压节点耦接的第一晶体管；与第一节点和接地节点耦接的第二晶体管；与第一晶体管和第二晶体管耦接的第二节点；与第二节点耦接的第三晶体管；以及与第三晶体管耦接的第三节点，其中，用于对第一节点充电的第一时间段小于用于对第三节点放电的第二时间段。可以描述和/或要求保护其他实施方式。
【专利说明】静电放电(ESD)电路
【技术领域】
[0001]本公开内容的实施方式总体上涉及集成电路领域，更具体地涉及静电放电(ESD)电路以及相关联的技术。
【背景技术】
[0002]目前的静电放电(ESD)电路在电源具有快的上升时间的情况下可能经受高的浪涌电流，并且在一些情况下，在芯片的正常操作期间可能经受来自增益反馈的振荡。可以期望用于在减小快速上升电源的浪涌电流的情况下提供稳定的ESD保护的技术和配置。
【专利附图】
【附图说明】
[0003]结合附图通过下面的详细描述将容易理解实施方式。为了方便描述，相似的附图标记指代相似的结构元件。在附图的图片中以举例但非限制的方式示出了实施方式。
[0004]图1示意性地示出了根据多种实施方式的包括静电放电(ESD)电路的管芯；
[0005]图2示意性地示出了根据多种实施方式的ESD电路；
[0006]图3示意性地示出了根据多种实施方式的ESD电路的替选配置；
[0007]图4示意性地示出了根据多种实施方式的ESD电路的替选配置；
[0008]图5示意性地示出了根据多种实施方式的ESD电路的替选配置；
[0009]图6示意性地示出了根据多种实施方式的ESD电路的替选配置；
[0010]图7示意性地示出了根据多种实施方式的ESD电路的替选配置；
[0011]图8a示意性地示出了根据多种实施方式的ESD电路的替选配置；
[0012]图Sb示意性地示出了根据多种实施方式的ESD电路的替选配置；
[0013]图9示意性地示出了根据多种实施方式的针对图2的ESD电路的电源电压节点的电流随时间变化的示例图表；
[0014]图10示意性地示出了根据多种实施方式的图2的ESD电路的各个节点的电压随时间变化的不例图表；
[0015]图11是根据多种实施方式的用于制造或设计ESD电路的方法的流程图；以及
[0016]图12示意性地示出了根据多种实施方式的包括具有ESD电路的管芯的示例系统。
【具体实施方式】
[0017]本公开内容的实施方式描述了静电放电(ESD)电路以及相关联的技术和配置。在下面的详细描述中，参考形成本文的一部分的附图，其中，在全文中相似的附图标记指代相似的部件，并且其中，通过其中可以实现本公开内容的主题的说明性实施方式的方式示出了实施方式。要理解的是，可以在不偏离本公开内容的范围的情况下利用其他实施方式并且进行结构变化或逻辑变化。因此，不在限制意义上来进行下面的详细描述，并且实施方式的范围由所附权利要求及其等同方案来限定。
[0018]出于本公开内容的目的，短语“A和/或B”意指(A)、⑶、或(A和B)。出于本公开内容的目的，短语“A、B、和/或C”意指(A)、⑶、(C)、(A和B)、(A和C)、(B和C)或(A、B 和 C)。
[0019]描述可以使用短语“在实施方式中”或“在多种实施方式中”，其可以分别指代相同实施方式或不同实施方式中的一种或更多种实施方式。此外，如关于本公开内容的实施方式所使用的那样，术语“包括”、“包含”、“具有”等是同义的。术语“耦接”可以指代直接连接、间接连接或间接通信。
[0020]在本文中可以使用术语“与……耦接”连同其衍生词语。“耦接”可以意指下述中的一个或更多个。“耦接”可以表示两个或更多个元件直接物理接触或电接触。然而，“耦接”也可以表示两个或更多个元件彼此间接接触但仍彼此协作或交互，并且可以表示一个或更多个其他元件耦接或连接在被称为彼此耦接的元件之间。
[0021]图1示意性地示出了根据多种实施方式的包括静电放电(ESD)电路的管芯100。在一些实施方式中，管芯100可以包括一个或更多个瞬态ESD钳位电路(下文中称为“ESD钳位电路102”)形式的ESD电路。ESD钳位电路102可以被配置成保护管芯上的其他电路110免受ESD事件诸如例如静态冲击或其他电力浪涌。其他电路110可以包括例如用于将电信号路由到有源器件或从有源器件路由电信号的一个或更多个晶体管、存储器单元或其他有源器件和/或互连电路、或者对ESD事件敏感的任何其他电路。
[0022]在一些实施方式中，可以通过使用半导体制造技术诸如例如互补金属氧化物半导体(CMOS)技术或其他合适的技术来将ESD钳位电路102形成在管芯100的作用侧。ESD钳位电路102可以被布置成与管芯100的电力连接104和接地连接106相邻，或者被布置在管芯100的电力连接104与接地连接106之间。例如，在一些实施方式中，电力连接中的一个或更多个电力连接可以与图2至图8的ESD电路200中的电源电压(VDD或VSS)节点耦接，并且接地连接106中的一个或更多个接地连接可以与图2至图8的ESD电路200中的接地(GND)节点耦接。
[0023]电力连接104和接地连接106可以包括例如互连结构或触头诸如例如凸块、柱、迹线、通孔、焊盘或其他合适的结构，并且可以被配置成分别针对管芯的操作(例如，处理、发送/接收输入/输出信号、存储信息、执行代码等)提供电源电压和接地。如本文中所使用的那样，“接地”可以表示任何合适的电压一包括非零电压。
[0024]在所描绘的实施方式中，电力连接104、接地连接106以及ESD钳位电路102布置在管芯100的周边区域中，其他电路110布置在管芯100的中央区域中。在其他实施方式中，可以以任何合适的配置而不是所描绘的配置来布置电力连接104、接地连接106、ESD钳位电路102和/或其他电路110。
[0025]图2示意性地示出了根据多种实施方式的ESD电路200。ESD电路200可以例如表示图1中描绘的ESD钳位电路102中的某个ESD钳位电路。在一些实施方式中，ESD电路200包括正的电源电压节点(下文中称为“VDD”)和接地节点(下文中称为“GND”)。在一些实施方式中，VDD可以与结合图1描述的电力连接104中的一个或更多个电力连接耦接，并且GND可以与结合图1描述的接地连接106中的一个或更多个接地连接耦接。
[0026]根据多种实施方式，ESD电路200可以包括:与VDD和GND耦接的第一节点nl、与第一节点nl和VDD耦接的第一晶体管Ml、与第一节点nl和GND耦接的第二晶体管M2、与第一晶体管Ml和第二晶体管M2耦接的第二节点n2、与第二节点n2耦接的第三晶体管M3以及与第三晶体管M3耦接的第三节点n3。在一些实施方式中，如可以看到的那样，ESD电路200还可以包括:与第三节点n3耦接的第四晶体管M4、与第三节点n3耦接的第五晶体管M5、与第三节点n3耦接的第六晶体管M6、与第三节点n3耦接的第七晶体管M7以及被配置成将第四晶体管M4与第三节点n3耦接的锁存节点。
[0027]在一些实施方式中，如可以看到的那样，第一节点nl可以与包括第一晶体管Ml和第二晶体管M2的反相器耦接。如可以看到的那样，第一节点nl可以与第一晶体管Ml的栅极和第二晶体管M2的栅极耦接，第一晶体管Ml的源极可以与VDD耦接，第二晶体管M2的源极可以与GND耦接，第一晶体管Ml的漏极可以与第二晶体管M2的漏极耦接。第二节点n2可以与第一晶体管Ml的漏极和第二晶体管M2的漏极耦接。
[0028]在一些实施方式中，第三晶体管M3可以用作为源极跟随器。第二节点n2可以与第三晶体管M3的栅极耦接。第三晶体管M3的漏极可以与VDD耦接。第三节点n3可以与第三晶体管M3的源极和第四晶体管M4的漏极耦接。第四晶体管M4的源极可以与GND耦接。在一些实施方式中，第三节点π3可以与第五晶体管M5的栅极、第六晶体管Μ6的栅极以及第七晶体管Μ7的栅极耦接。锁存节点可以与第六晶体管的漏极、第七晶体管的漏极以及第四晶体管的栅极耦接。
[0029]根据多种实施方式，一个或更多个电阻器和/或电容器可以耦接到第一节点nl和第三节点n3中的一个或更多个节点。节点nl和/或节点n3的电阻值或电容值可以至少部分地基于上述一个或更多个电阻器或电容器。例如，可以基于与第一节点nl耦接的一个或更多个电阻器(下文中称为“R1”)来确定第一节点nl的电阻值，并且可以基于与第一节点nl耦接的一个或更多个电容器(下文中称为“Cl”)来确定第一节点nl的电容值。可以基于与第三节点n3耦接的一个或更多个电阻器(下文中称为“R2”)和一个或更多个电容器(下文中称为“C2”)来确定第三节点n3的电阻值和电容值。在一些实施方式中，第三节点n3的电容值可以主要基于第五晶体管M5的栅极电容值，并且电容器诸如C2在ESD电路200中可能不是必须的。
[0030]根据多种实施方式，可以调节或配置Rl和Cl以提供用于对第一节点nl充电的第一时间段(例如，常量τ I)。可以调节或配置R2和C2以提供用于对第三节点η3放电的第二时间段(例如，常量τ 2)。在一些实施方式中,第一时间段(例如，τ I)可以小于第二时间段(例如，τ2)以提供作为相对于其他瞬态ESD钳位电路具有提高的稳定性和减小的浪涌电流的瞬态ESD钳位电路的ESD电路200。例如，较短的第一时间段(例如，τ I)可以限制到ESD电路200的浪涌电流，并且较长的第二时间段(例如，τ 2)可以允许通过ESD电路200对外部ESD电容器(例如，针对人体模型的100微微法)完全放电。ESD电路200可以具有I反相器钳位电路的稳定性并且维持ESD保护水平同时针对I微秒(μ s)上升时间电源将浪涌电流减小约因子105。
[0031]在一些实施方式中，第一时间段可以在VDD被导通以提供电源电压时开始，并且在CI被充电到其中第二节点η2低至足以关断第三晶体管M3的点时结束。第二时间段可以在第三晶体管M3被设置为关断状态时开始，并且在第四晶体管Μ4被设置为导通状态(正常上电)时结束。在其他实施方式中，可以使用其他合适的技术来配置第一时间段和第二时间段。
[0032]在一些实施方式中，第二时间段可以是第一时间段的约一个数量级。例如，在一些实施方式中，第二时间段可以是第一时间段的至少七倍。在一些实施方式中，第一时间段可以具有从30纳秒(ns)到300ns的值，第二时间段可以具有从300ns到3000ns的值。在一种实施方式中，第一时间段可以是约40ns,第二时间段可以是约800ns。在另一实施方式中，第一时间段可以是100ns，第二时间段可以是约1000ns。在一种实施方式中，第一时间段可以是180ns,第二时间段可以是1230ns。在一种实施方式中，第一时间段具有小于I微秒的值，并且第二时间段大于第一时间段。在其他实施方式中，第一时间段和第二时间段可以具有各种其他合适的值。
[0033]根据一些实施方式，Rl和Cl可以产生较短的第一时间段，该较短的第一时间段在VDD(例如，5伏(V))具有快速上升时间(例如，小于I μ s)时仅允许第二节点η2的电压上升。当第二节点η2的电压上升时，第三晶体管M3可以导通并且将第三节点η3的电压拉高，使得第五晶体管Μ5可以降低ESD电流(例如，在一些实施方式中，?1.33安培(Α))。第一时间段可以使第二节点π2的电压迅速降低，以关断第三晶体管M3。由R2和C2(和/或第五晶体管M5的栅极电容值)产生的较长的第二时间段可以以较慢的速率对第三节点n3的电压放电。以这种方式使用第一时间段和第二时间段可以限制浪涌电流，同时允许通过ESD电路200对外部ESD电容器(例如，针对人体模型的100微微法)完全放电。第五晶体管M5的栅极电容值可以大于ESD电路200中的其他晶体管的栅极电容值，以便最好地调节较长的第二时间段以对第三节点n3放电。使用第五晶体管的栅极电容值来主要提供用于调节第二时间段的电容值可以节省ESD电路200的管芯(例如，图1的管芯100)上的面积。锁存节点可以确保当第五晶体管M5的栅极被放电成第五晶体管M5的阈值电压时，在正常操作期间通过第四晶体管M4使第五晶体管M5的栅极被快速地拉至接地。在一些实施方式中，由于单个反相器可以驱动第三晶体管M3，所以可以提高ESD电路200对振荡的稳定性。在一些实施方式中，第三晶体管M3可以具有小于I的电压增益。
[0034]在ESD电路200的第一实施方式中，第一晶体管Ml可以具有40微米的宽度和0.6微米的沟道长度，第二晶体管M2可以具有10微米的宽度和0.6微米的沟道长度，第三晶体管M3可以具有40微米的宽度和0.6微米的沟道长度，第四晶体管M4可以具有10微米的宽度和0.6微米的沟道长度，第五晶体管M5可以具有2000微米的宽度和0.6微米的沟道长度，第六晶体管M6可以具有2微米的宽度和0.6微米的沟道长度，第七晶体管M7可以具有10微米的宽度和0.6微米的沟道长度。在第一实施方式中，Rl可以具有400，000欧姆的有效电阻值，R2可以具有200，000欧姆的有效电阻值。
[0035]在其他实施方式中，晶体管(例如，Ml、M2等)和/或电阻器(例如，RU R2)可以具有其他合适的值。与ESD电路200的其他晶体管或电阻器相比，这些其他合适的值可以包括与上面描述的不同的额定值，但是可以具有相同的相对值(例如，比其大或小)。例如，在一些实施方式中，第一晶体管的宽度可以大于第二晶体管的宽度，这可以增大由晶体管Ml和晶体管M2形成的反相器的切换点。第五晶体管M5可以具有基本上比ESD电路200中的其他晶体管的宽度大的宽度。第六晶体管M6可以具有比第七晶体管M7的宽度小的宽度，这可以减小由晶体管M6和晶体管M7形成的反相器的切换点。
[0036]在ESD电路200的第二实施方式中，第一晶体管Ml可以具有40微米的宽度和0.7微米的沟道长度，第二晶体管M2可以具有10微米的宽度和0.7微米的沟道长度，第三晶体管M3可以具有20微米的宽度和0.7微米的沟道长度，第四晶体管M4可以具有10微米的宽度和0.7微米的沟道长度，第五晶体管M5可以具有2880微米的宽度和0.7微米的沟道长度，第六晶体管M6可以具有2微米的宽度和0.7微米的沟道长度，第七晶体管M7可以具有10微米的宽度和0.6微米的沟道长度。在第二实施方式中，Rl可以具有?400，000欧姆的有效电阻值，R2可以具有?200，000欧姆的有效电阻值。在其他实施方式中，晶体管(例如，Ml、M2等)和/或电阻器(例如，R1、R2)可以具有其他合适的值。
[0037]图3示意性地示出了根据多种实施方式的ESD电路300的替选配置。除了用一个或更多个附加晶体管(下文中称为“第八晶体管M8”)来替换图2的一个或更多个电阻器Rl之外，ESD电路300可以与结合图2的ESD电路200描述的实施方式一致。根据多种实施方式，第一节点nl的电阻值可以基于第八晶体管M8。
[0038]如可以看到的那样，第八晶体管M8可以包括与VDD耦接的源极、与第一节点nl耦接的漏极以及与GND耦接的栅极。在一些实施方式中，第八晶体管M8可以是P型场效应晶体管(PFET)。用第八晶体管M8来替换ESD电路200的Rl可以相对于ESD电路200减小ESD电路300中的管芯面积。
[0039]图4示意性地示出了根据多种实施方式的ESD电路400的替选配置。除了用一个或更多个附加晶体管(下文中称为“第九晶体管M9”)来替换图3的一个或更多个电阻器R2之外，ESD电路400可以与结合图3的ESD电路300描述的实施方式一致。根据多种实施方式，第三节点n3的电阻值可以基于第九晶体管M9。
[0040]如可以看到的那样，第九晶体管M9可以包括与GND耦接的源极、与第三节点n3耦接的漏极以及与第三节点π3耦接的栅极。在一些实施方式中，第九晶体管Μ9可以是零阈值电压晶体管。用第九晶体管Μ9来替换ESD电路300的R2可以相对于ESD电路300减小ESD电路400中的管芯面积。
[0041]图5示意性地示出了根据多种实施方式的ESD电路500的替选配置。除了用一个或更多个附加晶体管(下文中分别称为“第十晶体管Μ10”和“第十一晶体管Mil”)来替换图4的Cl和C2中的一个或更多个电容器之外，ESD电路500可以与结合图4的ESD电路400描述的实施方式一致。根据多种实施方式，第一节点nl和/或第三节点n3的电容值可以基于第十晶体管MlO和/或第^^一晶体管Mil。
[0042]如可以看到的那样，第十晶体管MlO可以包括与GND耦接的源极、与GND耦接的漏极以及与第一节点nl耦接的栅极。如可以看到的那样，第十一晶体管Mll可以包括与GND耦接的源极、与GND耦接的漏极以及与第三节点n3耦接的栅极。如结合图2的ESD电路200描述的那样，可以配置、调节或选择第十晶体管MlO和第十一晶体管Mll的栅极电容值以提供第一节点nl的第一时间段(例如，τ I)以及第三节点η3的第二时间段(例如，τ 2)。在一些实施方式中，第九晶体管Μ9可以是零阈值电压晶体管。用第十晶体管MlO和第十一晶体管Mll来替换ESD电路400的Cl和C2可以相对于ESD电路400减小ESD电路500中的管芯面积。
[0043]在与结合图2的ESD电路200描述的第一实施方式对应的实施方式中，第八晶体管Μ8可以具有2微米的宽度和10微米的沟道长度，第九晶体管Μ9可以具有I微米的宽度和20微米的沟道长度，第十晶体管MlO可以具有10微米的宽度和10微米的沟道长度，第十一晶体管Mll可以具有80微米的宽度和10微米的沟道长度。在其他实施方式中，晶体管Μ8至晶体管Mll可以具有其他合适的尺寸。
[0044]图6示意性地示出了根据多种实施方式的ESD电路600的替选配置。除了用三阱晶体管TWL来替换图5的第三晶体管M3之外，ESD电路600可以与结合图5的ESD电路500描述的实施方式一致。
[0045]如可以看到的那样，三阱晶体管TWL可以包括与第三节点n3耦接的源极、与VDD耦接的漏极以及与第二节点π2耦接的栅极。此外，如可以看到的那样，三阱晶体管TWL的本体可以与第三节点π3耦接。在一些实施方式中，三阱晶体管TWL可以是绝缘的晶体管，例如，晶体管的本体与块状硅绝缘。在一些实施方式中，三阱晶体管TWL可以借助于绝缘体上硅(SOI)处理来与块绝缘。在一些实施方式中，三阱晶体管可以是SOI晶体管。在一些实施方式中，三阱晶体管TWL可以是N型场效应晶体管(NFET)。在一些实施方式中，用三阱晶体管TWL来替换图5的第三晶体管M3可以减小ESD电路600中的本体效应和/或峰值瞬态电压(例如，随着第二节点η2上升并且第三晶体管M3被拉升到第三结点η3)。在与结合图2的ESD电路200描述的第一实施方式对应的实施方式中，三阱晶体管TWL可以与第三晶体管M3具有类似的尺寸。
[0046]图7示意性地示出了根据多种实施方式的ESD电路700的替选配置。除了用双极晶体管Ql来替换图5的第三晶体管M3之外，ESD电路700可以与结合图5的ESD电路500描述的实施方式一致。
[0047]如可以看到的那样，双极晶体管Ql可以包括与第三节点η3耦接的发射极、与VDD耦接的集电极以及与第二节点η2耦接的基极。在一些实施方式中，可以根据BiCMOS处理来形成双极晶体管Q1。在一些实施方式中，用双极晶体管Ql来替换图5的第三晶体管M3可以减小ESD电路700中的峰值瞬态电压(例如，随着第二节点η2上升并且第三晶体管M3被拉升到第三结点η3)。
[0048]图8a示意性地示出了根据多种实施方式的ESD电路800a的替选配置。如可以看到的那样，ESD电路800a可以表示图2的ESD电路200的用于保护负的电源电压节点(VSS)的重新配置。ESD电路800a的部件可以与结合图2的ESD电路200描述的实施方式一致。如结合图3至图7描述的那样，可以用替选部件来替换ESD电路800a的各种部件。
[0049]图Sb示意性地示出了根据多种实施方式的ESD电路800b的替选配置。ESD电路800b可以表示图2的ESD电路200的简化配置，其中从电路中消除了晶体管M2、晶体管M3以及节点n2。在一些实施方式中，可以进一步简化ESD电路800b。例如，在一些实施方式中，由晶体管M4、晶体管M6以及晶体管M7形成的锁存器可以是可选的，和/或可以用其他合适的电路来替换。
[0050]图9示意性地示出了根据多种实施方式的针对图2的ESD电路200的电源电压节点(例如，VDD)的电流⑴随时间变化的示例图表900。用微安(μΑ)来表示电流，并且用微秒(μ s)来表示时间。在图表900中，电流表示针对在20欧姆的串联电阻RS的情况下具有I微秒上升时间的5V电源的浪涌电流。
[0051]如可以看到的那样，电流峰值为250 μ A或更小。电源电压(例如，ESD电路200的VDD)可以达到约5.5V的峰值电压，并且如可以在包括多个反相器的ESD电路中发生的那样，在没有振荡的情况下快速放电。时间上的第一峰值可以与第一时间段(例如，τ?)对应，时间上的第二峰值可以与第二时间段(例如，τ2)对应。当锁存节点上升时，电流在?I μ s处下降到?O μ Α，以将节点η3拉到GND。
[0052]图10示意性地示出了根据多种实施方式的针对图2的ESD电路200的各个节点的电压随时间变化的示例图表1000。特别地，描绘了 VDD的电压、第一节点nl的电压、第二节点n2的电压以及第三节点n3的电压。用伏特(V)来表示电压，用μ s来表示时间。图表1000可以表不针对根据结合图2的ESD电路200描述的第二实施方式的配置的电压响应于人体模型ESD事件而随时间变化。
[0053]参考图2和图10，初始地，给ESD脉冲施加10 ns上升时间，使VDD迅速增加到约5.5V的峰值。第一节点nl的电压由于第一时间段(例如，Tl = ISOns)而可能落后，使得第二节点π2的电压跟随VDD上升然后下降。可以通过第三晶体管M3将第三节点η3的电压拉高至约3.7V，以导通第五晶体管Μ5。如通过2000V的人体模型ESD事件确定的那样，电流可以具有约1.33安培(A)(例如，ID = 2000伏特/1.5千欧姆)的峰值。VDD开始从峰值电压迅速衰退，以关断第三晶体管M3。第三节点η3根据第二时间段(例如，τ 2 =1.23us)从其峰值衰退，以在关断第五晶体管M5之前对外部ESD电容值完全放电。当VDD下降为约第一节点的峰值电压的两倍(例如，?2.4V)时，第二节点n2的电压可以迅速地切换为低。
[0054]图11是根据多种实施方式的用于制造或设计ESD电路的方法1100的流程图。方法1100可以与结合图1至图10描述的实施方式一致。
[0055]在1102处，方法1100可以包括将第一节点(例如，图2至图8的第一节点nl)与电源电压节点(例如，图2至图7的VDD或图8a的VSS)和接地节点(例如，图2至图8的GND)耦接。在1104处，方法1100可以包括将第一晶体管(例如，图2至图7的第一晶体管Ml或图8a的第二晶体管M2)与第一节点和电源电压节点耦接。在1106处，方法1100可以包括将第二晶体管(例如，图2至图7的第二晶体管M2或图8a的第一晶体管Ml)与第一节点和接地节点耦接。在1108处，方法1100可以包括将第二节点(例如，图2至图8的第二节点n2)与第一晶体管和第二晶体管耦接。在1110处，方法1100可以包括将第三晶体管(例如，图2至图5和图8的第三晶体管M3、或者图6的三阱晶体管TWL或SOI晶体管、或者图7的双极晶体管Ql)与第二节点耦接。
[0056]在1112处，方法1100可以包括将第三节点(例如，图2至图8的第三节点n3)与第三晶体管耦接。在1114处，方法1100可以包括将第四晶体管(例如，图2至图8的第四晶体管M4)与第三节点耦接。在1116处，方法1100可以包括将第五晶体管(例如，图2至图8的第五晶体管M5)与第三节点耦接。在1118处，方法1100可以包括将第六晶体管(例如，图2至图8的第六晶体管M6)与第三节点耦接。在1120处，方法1100可以包括将第七晶体管(例如，图2至图8的第七晶体管M7)与第三节点耦接。
[0057]在1122处，方法1100可以包括将锁存节点(例如，图2至图8的锁存节点)与第四晶体管、第六晶体管以及第七晶体管耦接。在1124处，方法1100可以包括将一个或更多个电阻器(例如，图2至图3以及图8的Rl和/或R2)或电容器(例如，图2至图4以及图8的Cl和/或C2)耦接到第一节点和第三节点中的一个或两个节点。在1126处，方法1100可以包括将一个或更多个附加晶体管(例如，图3至图7的第八晶体管M8、图4至图7的第九晶体管M9、图5至图7的第十晶体管MlO或图5至图7的第十一晶体管Mil)耦接到第一节点和第三节点中的一个或两个节点。
[0058]以最有助于理解要求保护的主题的方式将各种操作依次描述为多个分立的操作。然而，描述的顺序不应被解释为意味着这些操作必须是依赖于顺序的。特别地，可以不按照呈现的顺序来进行这些操作。可以按照与所描述的实施方式不同的顺序来进行所描述的操作。在附加实施方式中，可以进行各种附加操作和/或可以省略所描述的操作。
[0059]本文中所描述的ESD电路的实施方式、包括这样的ESD电路的装置(例如，图1的管芯100)可以合并到各种其他装置和系统中。图12示意性地示出了根据多种实施方式的包括具有ESD电路(例如，图2的ESD电路200、图3的ESD电路300、图4的ESD电路400、图5的ESD电路500、图6的ESD电路600、图7的ESD电路700或图8的ESD电路800)的管芯100的示例系统1200。如所示出的那样，系统1200包括功率放大器(PA)模块1202，该功率放大器模块在一些实施方式中可以是射频(RF)PA模块。如所示出的那样，系统1200可以包括与功率放大器模块1202耦接的收发器1204。功率放大器模块1202可以包括具有如本文中所描述的ESD电路的管芯100。
[0060]功率放大器模块1202可以从收发器1204接收RF输入信号RFin。功率放大器模块1202可以放大RF输入信号RFin以提供RF输出信号RFout。RF输入信号RFin和RF输出信号RFout 二者都可以是在图12中分别用Tx-RFin和Τχ-RFout来表示的传输链的部分。
[0061]可以将已放大RF输出信号RFout提供给天线切换模块(ASM) 1206，天线切换模块经由天线结构1208完成对RF输出信号RFout的空中(OTA)传输。ASM 1206也可以经由天线结构1208来接收RF信号，并且将所接收的RF信号Rx沿着接收链耦接到收发器1204。
[0062]在各种实施方式中，天线结构1208可以包括一个或更多个定向和/或全向天线，包括例如偶极子天线、单极天线、贴片天线、环形天线、微带天线或适于传输/接收RF信号的任何其他类型的天线。
[0063]系统1200可以是包括功率放大的任何系统。管芯100的电路可以针对电力切换应用——包括功率调节应用诸如例如交流电流(AC)-直流电流(DC)转换器、DC-DC转换器、DC-AC转换器等——提供有效的切换设备。在各种实施方式中，系统1200对于高的射频功率和频率的功率放大尤其有用。例如，系统1200可以适用于地面和卫星通信、雷达系统以及可能的各种工业和医学应用中的任何一个或更多个应用。更具体地，在各种实施方式中，系统1200可以是选自雷达设备、卫星通信设备、移动手持装置、蜂窝电话基站、广播电台或电视放大器系统中的一个。
[0064]尽管出于描述的目的已经在本文中示出和描述了特定实施方式，但是在不背离本公开内容的范围的情况下，可以用被设想为实现相同目的的各种替选和/或等同实施方式或实现方式来代替所示出和描述的实施方式。本申请意在涵盖本文中所讨论的实施方式的任何适应性修改或变型。因此，明确意在的是，本文中所描述的实施方式仅由权利要求及其等同方案来限制。
【权利要求】
1.一种静电放电(ESD)电路,包括: 与电源电压节点和接地节点耦接的第一节点； 与所述第一节点和所述电源电压节点耦接的第一晶体管； 与所述第一节点和所述接地节点耦接的第二晶体管； 与所述第一晶体管和所述第二晶体管耦接的第二节点； 与所述第二节点耦接的第三晶体管；以及 与所述第三晶体管耦接的第三节点，其中，用于对所述第一节点充电的第一时间段小于用于对所述第三节点放电的第二时间段。
2.根据权利要求1所述的ESD电路，还包括: 与所述第三节点耦接的第四晶体管，其中，用于对所述第三节点放电的所述第二时间段在所述第三晶体管被设置为关断状态时开始，并且在所述第四晶体管被设置为导通状态时结束。
3.根据权利要求2所述的ESD电路，其中: 所述第一节点与所述第一晶体管的栅极和所述第二晶体管的栅极耦接； 所述第二节点与所述第一晶体管的漏极和所述第二晶体管的漏极耦接； 所述第一晶体管的源极与所述电源电压节点耦接；并且 所述第二晶体管的源极与所述接地节点耦接。
4.根据权利要求3所述的ESD电路，其中: 所述第二节点与所述第三晶体管的栅极或基极耦接； 所述第三节点与所述第三晶体管的源极或发射极以及所述第四晶体管的漏极耦接； 所述第三晶体管的漏极或集电极与所述电源电压节点耦接；并且 所述第四晶体管的源极与所述接地节点耦接。
5.根据权利要求2所述的ESD电路，还包括: 与所述第三节点耦接的第五晶体管，其中，所述第三节点与所述第五晶体管的栅极耦接； 与所述第五晶体管耦接的第六晶体管，其中，所述第五晶体管的栅极与所述第六晶体管的栅极耦接； 与所述第五晶体管耦接的第七晶体管，其中，所述第五晶体管的栅极与所述第七晶体管的栅极耦接；以及 与所述第六晶体管、所述第七晶体管以及所述第四晶体管耦接的锁存节点，其中，所述锁存节点与所述第六晶体管的漏极、所述第七晶体管的漏极以及所述第四晶体管的栅极耦接。
6.根据权利要求1所述的ESD电路，其中，所述第二时间段为所述第一时间段的至少七倍。
7.根据权利要求1所述的ESD电路，其中: 所述第一时间段具有小于I微秒(μ s)的值；并且 所述第二时间段大于所述第一时间段。
8.根据权利要求1所述的ESD电路，还包括: 耦接到所述第一节点和所述第三节点中的一个或两个节点的一个或更多个电阻器或电容器，其中，至少所述第一节点或所述第三节点的电阻值或电容值基于所述一个或更多个电阻器或电容器。
9.根据权利要求1所述的ESD电路，还包括: 与所述第一节点和所述第三节点中的一个或两个节点耦接的一个或更多个附加晶体管，其中，至少所述第一节点或所述第三节点的电阻值或电容值基于所述一个或更多个附加晶体管。
10.根据权利要求1所述的ESD电路，其中，所述第三晶体管为三阱晶体管或绝缘体上硅(SOI)晶体管。
11.一种制造静电放电(ESD)电路的方法，包括: 将第一节点与电源电压节点和接地节点耦接； 将第一晶体管与所述第一节点和所述电源电压节点耦接； 将第二晶体管与所述第一节点和所述接地节点耦接； 将第二节点与所述第一晶体管和所述第二晶体管耦接； 将第三晶体管与所述第二节点耦接；以及 将第三节点与所述第三晶体管耦接，其中，用于对所述第一节点充电的第一时间段小于用于对所述第三节点放电的第二时间段。
12.根据权利要求11所述的方法，还包括: 将第四晶体管与所述第三晶体管耦接，其中，用于对所述第三节点放电的所述第二时间段在所述第三晶体管被设置为关断状态时开始，并且在所述第四晶体管被设置为导通状态时结束。
13.根据权利要求12所述的方法，其中: 所述第一节点与所述第一晶体管的栅极和所述第二晶体管的栅极耦接； 所述第二节点与所述第一晶体管的漏极和所述第二晶体管的漏极耦接； 所述第一晶体管的源极与所述电源电压节点耦接；并且 所述第二晶体管的源极与所述接地节点耦接。
14.根据权利要求13所述的方法，其中: 所述第二节点与所述第三晶体管的栅极或基极耦接； 所述第三节点与所述第三晶体管的源极或发射极以及所述第四晶体管的漏极耦接； 所述第三晶体管的漏极或集电极与所述电源电压节点耦接；并且 所述第四晶体管的源极与所述接地节点耦接。
15.根据权利要求12所述的方法，还包括: 将第五晶体管与所述第三节点耦接，其中，所述第三节点与所述第五晶体管的栅极耦接； 将第六晶体管与所述第五晶体管耦接，其中，所述第五晶体管的栅极与所述第六晶体管的栅极耦接； 将第七晶体管与所述第五晶体管耦接，其中，所述第五晶体管的栅极与所述第七晶体管的栅极耦接；以及 将锁存节点与所述第六晶体管、所述第七晶体管以及所述第四晶体管耦接，其中，所述锁存节点与所述第六晶体管的漏极、所述第七晶体管的漏极以及所述第四晶体管的栅极耦接。
16.根据权利要求11所述的方法，其中，所述第二时间段为所述第一时间段的至少七倍。
17.根据权利要求11所述的方法，其中: 所述第一时间段小于I微秒(μ s);并且 所述第二时间段大于所述第一时间段。
18.根据权利要求11所述的方法，还包括: 将一个或更多个电阻器或电容器耦接到所述第一节点和所述第三节点中的一个或两个节点，其中，至少所述第一节点或所述第三节点的电阻值或电容值基于所述一个或更多个电阻器或电容器。
19.根据权利要求11所述的方法，还包括: 将一个或更多个附加晶体管与所述第一节点和所述第三节点中的一个或两个节点耦接，其中，至少所述第一节点或所述第三节点的电阻值或电容值基于所述一个或更多个附加晶体管。
20.—种系统,包括: 包括管芯的功率放大器模块，所述管芯包括: 功率连接，所述功率连接被配置成针对所述管芯的操作提供电源电压节点； 接地连接，所述接地连接被配置成提供接地节点；以及 与所述电源电压节点和所述接地节点耦接的静电放电(ESD)钳位电路，所述ESD钳位电路包括: 与所述电源电压节点和所述接地节点耦接的第一节点； 与所述第一节点和所述电源电压节点耦接的第一晶体管； 与所述第一节点和所述接地节点耦接的第二晶体管； 与所述第一晶体管和所述第二晶体管耦接的第二节点； 与所述第二节点耦接的第三晶体管；以及 与所述第三晶体管耦接的第三节点，其中，用于对所述第一节点充电的第一时间段小于用于对所述第三节点放电的第二时间段。
21.根据权利要求20所述的系统，其中，所述ESD钳位电路还包括: 与所述第三晶体管耦接的第四晶体管，其中，用于对所述第三节点放电的所述第二时间段在所述第三晶体管被设置为关断状态时开始，并且在所述第四晶体管被设置为导通状态时结束。
【文档编号】H01L27/02GK104517957SQ201410502914
【公开日】2015年4月15日 申请日期:2014年9月26日 优先权日:2013年9月26日
【发明者】布鲁斯·J·特施 申请人:特里奎恩特半导体公司