一种制备纳米尺度场效应晶体管的方法
【专利摘要】本发明公开了一种制备纳米尺度场效应晶体管的方法，属于大规模集成电路制造【技术领域】。该方法的核心是在SOI衬底上外延生长制备纳米尺度场效应晶体管，本发明利用外延工艺可以精确控制纳米尺度器件沟道的材料、形貌，进一步优化器件性能；其次，通过实现不同的沟道掺杂类型和掺杂浓度，可以灵活的调整阈值电压以适应不同IC设计的需要；且可以获得高度方向上宽度一致的栅结构，减小器件的寄生和涨落，同时又能够很好的与CMOS后栅工艺兼容，流程简单，成本较低，可应用于未来大规模半导体器件集成中。
【专利说明】一种制备纳米尺度场效应晶体管的方法
【技术领域】
[0001] 本发明涉及一种SOI衬底上外延生长制备纳米尺度场效应晶体管的方法，属于大 规模集成电路制造【技术领域】。
【背景技术】
[0002] 当今半导体制造业在摩尔定律的指导下迅速发展，在不断提高集成电路的性能和 集成密度的同时，需要尽可能的减小功耗。制备高性能，低功耗的超短沟器件是未来半导体 制造业的焦点。当进入到22纳米技术节点以后，为了克服上述问题，多栅结构器件成为了 当今半导体器件中的热点。Intel在去年22纳米产品中已经应用了这一结构，并显示出高 性能和低功耗的优点。而在众多多栅结构器件中，围栅器件因其卓越的短沟道控制能力和 弹道输运能力而拥有巨大的潜力，成为最有可能在后续半导体制造技术节点中应用的器件 之一。
[0003] 然而，对于纳米尺度器件沟道的尺寸和截面形貌的精确控制是制备工艺中的一大 挑战，如果能够在现有CMOS工艺上实现高迁移率沟道，能够进一步提高器件的性能。另外， 在纳米尺度器件中实现多阈值也是1C设计的迫切要求。因此，现有技术很难获得高度方向 上宽度一致的栅线条，这会增加器件的涨落和寄生效应。
【发明内容】
[0004] 本发明的目的在于针对高性能，低功耗的超短沟器件，提供了一种SOI衬底上外 延生长制备纳米尺度场效应晶体管的方法。本发明外延生长制备纳米尺度场效应晶体管的 技术方案如下：
[0005] 1)在SOI衬底上利用减薄工艺减薄硅衬底；具体包括：
[0006] a)干氧氧化在SOI硅衬底上形成牺牲氧化层，将硅膜减薄至一定厚度；
[0007] b) HF溶液湿法腐蚀去除牺牲氧化层；
[0008] 2)离子注入，退火激活形成源漏掺杂；
[0009] a)离子注入对S0I硅衬底进行掺杂；
[0010] b)快速热退火（RTP)进行杂质激活退火；
[0011] 3)光刻刻蚀形成硅细线条结构，停止在氧化隔离层上；
[0012] a)电子束光刻形成细线条图形；
[0013] b)各向异性干法刻蚀S0I硅衬底氧化隔离层，形成硅细线条结构；
[0014] 4)淀积介质材料并进行平坦化，作为源漏硬掩膜层；
[0015] a)化学气相淀积（CVD)氧化硅，作为源漏硬掩膜层；
[0016] b)化学机械抛光（CMP)平坦化源漏硬掩膜层；
[0017] 5)在源漏硬掩膜层上，选择介质材料的刻蚀速率与硅的刻蚀速率相同，利用光刻 刻蚀源漏硬掩膜层和硅细线条，并停止在氧化隔离层上，形成栅线条的凹槽；
[0018] a)电子束光刻形成凹槽图形；
[0019] b)亥IJ蚀源漏硬掩膜层至氧化隔离层，刻蚀速率与硅的刻蚀速率相同，硅细线条也 被刻蚀完全；
[0020] c)亥IJ蚀氧化隔离层一定厚度，形成凹槽；
[0021] 6)利用凹槽两侧裸露的硅衬底窗口进行选择性外延，重新形成器件沟道；
[0022] a)选择性外延形成器件沟道；
[0023] b)快速热退火（RTP)进行杂质激活退火；
[0024] 7)淀积高k栅介质，然后淀积以及平坦化金属栅材料形成栅叠层结构；
[0025] a)干氧氧化形成氧化硅界面层；
[0026] b)原子层淀积技术（ALD)淀积高氧化铪作为栅介质层；
[0027] c)物理汽相淀积技术（PVD)淀积氮化钛作为金属栅功函数层；
[0028] d)物理汽相淀积技术（PVD)淀积铝作为金属栅层；
[0029] e)化学机械抛光技术（CMP)平坦化铝金属栅层至源漏硬掩膜层；
[0030] 8)形成金属接触，从而完成场效应晶体管的制备；
[0031] a)电子束光刻形成金属接触通孔图形；
[0032] b)刻蚀源漏硬掩膜层至氧化隔离层，裸露出初始硅细线条源漏，形成源漏接触 孔；
[0033] c)物理汽相淀积技术（PVD)淀积金属作为金属接触层；
[0034] d)化学机械抛光技术（CMP)平坦化金属接触层至源漏硬掩膜层。
[0035] 本发明提供的SOI衬底上外延生长制备纳米尺度场效应晶体管的方法利用外延 工艺可以精确控制纳米尺度器件沟道的材料、形貌，进一步优化器件性能；其次，通过实现 不同的沟道掺杂类型和掺杂浓度，可以灵活的调整阈值电压以适应不同1C设计的需要；最 后，可以获得高度方向上宽度一致的栅结构，减小器件的寄生和涨落，同时又能够很好的与 CMOS后栅工艺兼容，流程简单，成本较低，非常有潜力应用于未来大规模半导体器件集成 中。
【专利附图】
【附图说明】
[0036] 图1?15为本发明SOI衬底上外延生长制备纳米尺度场效应晶体管的方法具体 实施方式的流程图。
[0037] 图16为所用材料说明。
【具体实施方式】
[0038] 以硅衬底为例，本发明SOI衬底上外延生长制备纳米尺度场效应晶体管的方法的
【具体实施方式】如下：
[0039] 1.减薄SOI硅衬底
[0040] a) S0I硅衬底的厚度为]〇〇〇 A,如图1所示；
[0041] b)干氧氧化在S0I硅衬底上形成牺牲氧化层18〇〇 A,将硅膜减薄至200 A，如图2所 示；
[0042] c) HF溶液湿法腐蚀去除牺牲氧化层丨800 A,如图3所示；
[0043] 2.源漏掺杂；
[0044] a)离子注入注Ρ，剂量为1 X 1015cm_2的，对SOI硅衬底进行掺杂；
[0045] b)快速热退火（RTP)950°C 5s进行杂质激活退火，如图4所示；
[0046] 3.硅细线条结构；
[0047] a)电子束光刻形成宽度为20nm的细线条图形；
[0048] b)各向异性干法刻蚀SOI硅衬底200 A至氧化隔离层，形成硅细线条结构，宽度为 20nm，如图5所示；
[0049] 4.源漏硬掩膜层；
[0050] a)化学气相淀积（CVD)氧化硅2000 A,作为源漏硬掩膜层；
[0051] b)化学机械抛光（CMP)氧化硅至1000 A，平坦化源漏硬掩膜层，如图6所示；
[0052] 5.栅线条的凹槽；
[0053] a)电子束光刻形成宽度为20nm的凹槽图形；
[0054] b)各向异性干法刻蚀源漏硬掩膜层1〇〇〇 A,刻蚀速率与硅的刻蚀速率相同，因此 200 A高度的硅细线条也被刻蚀完全，如图7所示；
[0055] c)各向异性干法刻蚀氧化隔离层300 A,停止在氧化隔离层上，形成宽度为20nm 的凹槽，如图8所示；
[0056] 6.重新形成器件沟道
[0057] a)选择性外延娃100 A,形成高度为40nm，宽度为40nm，长度为20nm的娃器件沟 道，并进行原位掺杂，掺杂杂质为硼，掺杂浓度为1X 1018cnT3 ;
[0058] b)快速热退火（RTP)950°C 5s进行杂质激活退火，如图9所示；
[0059] 7.栅叠层结构；
[0060] a)干氧氧化形成氧化硅界面层10 A;
[0061] b)原子层淀积技术（ALD)淀积高氧化铪20 A作为栅介质层；
[0062] c)物理汽相淀积技术（PVD)淀积氮化钛200 A作为金属栅功函数层；
[0063] d)物理汽相淀积技术（PVD)淀积铝2000 A作为金属栅层；
[0064] e)化学机械抛光技术（CMP)平坦化铝金属栅层至源漏硬掩膜层，如图10所示，其 中图11为图10中AA'方向上的截面图，图12为图10中BB'方向上的截面图；
[0065] 8.金属接触；
[0066] a)光刻大小为lOOnmX 100nm的正方形通孔作为金属接触图形；
[0067] b)各向异性干法刻蚀源漏硬掩膜层1200 A,停止在氧化隔离层，裸露出初始硅细 线条源漏，形成源漏接触孔；
[0068] c)物理汽相淀积技术（PVD)淀积铝2000 A作为金属接触层；
[0069] d)化学机械抛光技术（CMP)平坦化铝金属接触层至源漏硬掩膜层，如图13所示， 其中图14为图13中AA'方向上的截面图，图15为图13中BB'方向上的截面图。
[0070] 上面描述的实施例并非用于限定本发明，任何本领域的技术人员，在不脱离本发 明的精神和范围内，可做各种的更动和润饰，因此本发明的保护范围视权利要求范围所界 定。
【权利要求】
1. 一种制备纳米尺度场效应晶体管的方法，其特征在于，包括： (a) 在SOI衬底上利用减薄工艺减薄硅衬底； (b) 离子注入，退火激活形成源漏掺杂； (c) 光刻刻蚀形成硅细线条结构，停止在氧化隔离层上； (d) 淀积介质材料并进行平坦化，作为源漏硬掩膜层； (e) 在源漏硬掩膜层上，选择介质材料的刻蚀速率与硅的刻蚀速率相同，利用光刻刻蚀 源漏硬掩膜层和硅细线条，并停止在氧化隔离层上，形成栅线条的凹槽； (f) 利用凹槽两侧裸露的硅衬底窗口进行选择性外延，重新形成器件沟道； (g) 淀积高k栅介质，然后淀积以及平坦化金属栅材料形成栅叠层结构； (h) 形成金属接触，从而完成场效应晶体管的制备。
2. 如权利要求书1所述的制备方法，其特征在于，步骤（a)的减薄工艺是牺牲氧化减 薄。
3. 如权利要求书1所述的制备方法，其特征在于，步骤（c)中硅细线条结构是高宽比大 的鱼鳍型结构，或高宽比小的条带型结构，或高宽度一致的正方形纳米线结构。
4. 如权利要求书1所述的制备方法，其特征在于，步骤（d)介质材料是氧化硅或氮化 硅。
5. 如权利要求书1所述的制备方法，其特征在于，步骤（e)中刻蚀停止在氧化隔离层 上，如果氧化隔离层未被刻蚀，最后形成三栅结构器件；如果氧化隔离层被刻蚀一定深度， 最后形成围栅结构器件。
6. 如权利要求书1所述的制备方法，其特征在于，步骤（f)选择性外延材料是硅或锗 硅。
7. 如权利要求书1所述的制备方法，其特征在于，步骤（f)选择性外延的掺杂是N或P 型。
8. 如权利要求书1所述的制备方法，其特征在于，步骤（g)所述的高k金属栅叠层结 构，其特征在于，包括： g-Ι)干氧氧化或者溶液湿法氧化形成界面层； g-2)原子层淀积技术淀积高k栅介质层； g-3)物理汽相淀积技术淀积金属栅功函数层； g-4)物理汽相淀积技术淀积金属栅层； g_5)化学机械抛光技术平坦化金属栅层至源漏硬掩膜层。
9. 如权利要求书1所述的制备方法，其特征在于，步骤（h)所述的金属接触结构，其特 征在于，包括： h-Ι)电子束光刻形成金属接触通孔图形； h-2)刻蚀源漏硬掩膜层至氧化隔离层，裸露出初始硅细线条源漏，形成源漏接触孔； h-3)物理汽相淀积技术淀积金属接触作为金属接触层； h_4)化学机械抛光技术平坦化金属接触层至源漏硬掩膜层。
【文档编号】H01L21/336GK104282575SQ201410502998
【公开日】2015年1月14日 申请日期:2014年9月26日 优先权日:2014年9月26日
【发明者】黎明, 樊捷闻, 杨远程, 宣浩然, 黄如 申请人:北京大学