寄生晶闸管以及静电保护电路的制作方法
【专利摘要】本发明的寄生晶闸管，包括有半导体衬底、N阱、P阱、第一伪栅、第二伪栅、P型触发电压调整区、N型掺杂区以及P型掺杂区。本发明中，在N阱与P阱之间的半导体衬底表面形成第一伪栅，使得晶闸管在工作时，电流通过可以直接在N阱和P阱的表面流通，使得电流通路路径缩短，电路通路的内阻减小，因而具有开启速度快、触发电压低的特点，另一方面，通过在P阱中设置P型触发电压调整区，并且在P型触发电压调整区外接一触发电路形成的静电保护电路，通过触发电路提升P型触发电压调整区的电位，使得寄生晶闸管触发，因此，能够进一步降低寄生晶闸管触发导通电压。
【专利说明】寄生晶闸管以及静电保护电路
【技术领域】
[0001]本发明涉及集成电路静电保护电路设计领域，尤其涉及一种寄生晶闸管以及静电保护电路。
【背景技术】
[0002]如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD,Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。
[0003]集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与输入/输出电路相连。目前，晶闸管又称为可控娃整流器(SCR, Silicon Controlled Rectifier)由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的晶闸管来提供静电放电保护。
[0004]图1为现有的一种寄生晶闸管的半导体剖面结构图，P型注入区150、N阱110以及P阱120构成寄生PNP管T1，N阱110、P阱120以及N型注入区160构成寄生NPN管T2。寄生PNP管Tl的发射极(P+型注入区150)连接至阳极，集电极(P阱120)通过P阱120的寄生内阻Rpwell以及P型连接区170连接至阴极；所述寄生NPN管的发射极(N型注入区160)连接至阴极，集电极(N阱110)通过N阱110的寄生内阻Rnwell以及N型连接区140连接至阳极；同时，由于所述寄生PNP管Tl的基极(N阱110)以及寄生NPN管T2的基极(P阱120)同时作为对方的集电极，因此可视为寄生PNP管Tl以及寄生NPN管T2的基极与对方的集电极直接连接。
[0005]如图1中箭头的方向所示，寄生晶闸管工作时，主要电流的流经区域依次为阳极、P+型注入区150、N阱110、P阱120、N型注入区160、阴极。即PNPN结构。由于浅沟槽隔离180的阻隔，上述电流需要绕过浅沟槽隔离180的底部，路径太长。一方面，在寄生晶闸管导通时，内阻过高容易影响晶闸管开启速度；另一方面，对于寄生晶闸管的PNPN结构，其触发电压的大小取决于中间N阱110与P阱120的反向击穿电压的大小，而图1中N阱110与P阱120的接触界面位于浅沟槽隔离180的底部，电流路径将使得该界面处形成的反向电压小于加载在寄生晶闸管阳极以及阴极上的电压，相当于抬高了寄生晶闸管的触发电压。
[0006]为了解决以上问题，本领域技术人员提出如图2所示的低压寄生晶闸管，其触发电压取决于N型注入区260与P阱270之间的击穿电压，N型注入区260与P阱270之间的击穿电压要低于图1中所示的寄生晶闸管的N阱110与P阱120之间的击穿电压，同时，其中的电流回路也缩短了，但是，图2所示的寄生晶闸管还不能解决问题。
【发明内容】
[0007]本发明的目的在于，提供一种触发电压低的寄生晶闸管，以及与寄生晶体管外接一触发电路构成的静电保护电路，避免由于电流通路路径过长以及点穿电压高导致的触发电压太高、开启速度过慢的问题。
[0008]为解决上述技术问题，本发明提供一种寄生晶闸管，包括；
[0009]半导体衬底，所述半导体衬底内包括有相邻的N阱和P阱；
[0010]第一伪栅和第二伪栅，所述第一伪栅和所述第二伪栅位于所述半导体衬底的表面，所述第一伪栅同时覆盖部分所述N阱和部分所述P阱，所述第二伪栅覆盖部分所述P讲；
[0011]P型触发电压调整区，所述P型触发电压调整区位于所述第一伪栅和所述第二伪栅之间的所述P阱内；以及
[0012]N型掺杂区和P型掺杂区，所述N型掺杂区位于所述第二伪栅相对于所述P型触发电压调整区另一侧的所述P阱内，所述P型掺杂区位于所述第一伪栅相对于所述P型触发电压调整区另一侧的所述N阱内。
[0013]进一步的，所述寄生晶闸管还包括N型连接区和P型连接区，所述N型连接区位于所述P型掺杂区的相对于所述第一伪栅的另一侧的所述N阱内，所述P型连接区位于所述N型掺杂区相对于所述第二伪栅的另一侧的所述P阱内。
[0014]进一步的，所述寄生晶闸管还包括阳极和阴极，所述阳极连接至所述P型掺杂区和所述N型连接区，所述阴极连接至所述N型掺杂区和所述P型连接区。
[0015]进一步的，所述寄生晶闸管还包括有浅沟槽隔离结构，所述浅沟槽隔离结构隔离所述P型掺杂区和所述N型连接区以及所述N型掺杂区和所述P型连接区。
[0016]本发明还提供一种静电保护电路，包括；以上所述的寄生晶闸管以及与所述P型触发电压调整区连接的触发电路。
[0017]进一步的，所述触发电路包括RC回路以及反相器电路。
[0018]进一步的，所述反相器电路包括栅极和漏极相互连接的PMOS和NM0S，所述漏极与所述P型触发电压调整区连接。
[0019]进一步的，所述PMOS的源极连接所述阴极，所述NMOS的源极连接所述阳极。
[0020]进一步的，所述RC回路中的电阻和电容的耦合点连接所述栅极。
[0021 ] 进一步的，所述电阻连接所述阴极，所述电容连接所述阳极。
[0022]与现有技术相比，本发明寄生晶闸管以及静电保护电路具有以下优点；
[0023]本发明提供的寄生晶闸管，包括有半导体衬底、N阱、P阱、第一伪栅、第二伪栅、P型触发电压调整区、N型掺杂区以及P型掺杂区。本发明中，在N阱与P阱之间的半导体衬底表面形成第一伪栅，使得晶闸管在工作时，电流通过可以直接在N阱和P阱的表面流通，使得电流通路路径缩短，电路通路的内阻减小，因而具有开启速度快、触发电压低的特点，另一方面，通过在P阱中设置P型触发电压调整区，并且在P型触发电压调整区外接一触发电路形成的静电保护电路，通过触发电路提升P型触发电压调整区的电位，使得寄生晶闸管触发，因此，能够进一步降低寄生晶闸管触发导通电压。
【专利附图】
【附图说明】
[0024]图1为现有技术中寄生晶闸管的静电保护结构示意图；
[0025]图2为现有技术中低压寄生晶闸管的静电保护结构示意图；
[0026]图3为本发明中寄生晶闸管的静电保护电路的结构示意图；
[0027]图4为本发明中第一实施例中静电保护电路的结构示意图；
[0028]图5为本发明中第二实施例中静电保护电路的结构示意图；
[0029]图6为本发明中第三实施例中静电保护电路的结构示意图。
【具体实施方式】
[0030]下面将结合示意图对本发明的寄生晶闸管以及静电保护电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0031]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0032]本发明的核心思想在于，提供的寄生晶闸管包括有半导体衬底、N阱、P阱、第一伪栅、第二伪栅、P型触发电压调整区、N型掺杂区以及P型掺杂区。本发明中，在N阱与P阱之间的半导体衬底表面形成第一伪栅，使得晶闸管在工作时，电流通过可以直接在N阱和P阱的表面流通，使得电流通路路径缩短，电路通路的内阻减小，因而具有开启速度快、触发电压低的特点，另一方面，通过在P阱中设置P型触发电压调整区，并且在P型触发电压调整区外接一触发电路形成的静电保护电路，通过触发电路提升P型触发电压调整区的电位，使得寄生晶闸管触发，因此，能够进一步降低寄生晶闸管触发导通电压。
[0033]具体的结合上述核心思想，本发明的寄生晶闸管的结构参考图3所示，寄生晶闸管包括半导体衬底300，位于所述半导体衬底300内相邻的N阱310和P阱320，在本发明中，所述半导体衬底300以P型衬底为例进行说明。
[0034]寄生晶闸管还包括第一伪栅330和第二伪栅340，所述第一伪栅330和所述第二伪栅340位于所述半导体衬底300的表面，所述第一伪栅330同时覆盖部分所述N阱310和部分所述P阱320，所述第二伪栅340覆盖部分所述P阱320。
[0035]P型触发电压调整区350，所述P型触发电压调整区350位于所述第一伪栅330和所述第二伪栅340之间的所述P阱320内。
[0036]N型掺杂区360和P型掺杂区370，所述N型掺杂区360位于所述第二伪栅相340对于所述P型触发电压调整区350另一侧的所述P阱320内，所述P型掺杂区370位于所述第一伪栅330相对于所述P型触发电压调整区350另一侧的所述N阱310内。
[0037]所述寄生晶闸管还包括N型连接区380和P型连接区390，所述N型连接区380位于所述P型掺杂区370的相对于所述第一伪栅330的另一侧的所述N阱310内，所述P型连接区390位于所述N型掺杂区360相对于所述第二伪栅340的另一侧的所述P阱320内。
[0038]所述寄生晶闸管还包括阳极和阴极，所述阳极连接至所述P型掺杂区370和所述N型连接区380，所述阴极连接至所述N型掺杂区360和所述P型连接区390。
[0039]所述寄生晶闸管还包括有浅沟槽隔离结构400，所述浅沟槽隔离结构400隔离所述P型掺杂区370和所述N型连接区380以及所述N型掺杂区360和所述P型连接区390。
[0040]在本发明的寄生晶闸管中，所述P型注入区370、所述N阱310以及所述P阱320构成寄生PNP管Tl，所述N阱310、所述P阱320以及所述N型注入区360构成寄生NPN管T2。则所述寄生PNP管Tl的发射极(P型注入区370)直接连接至晶闸管的阳极，集电极(P阱320)则通过P阱320的寄生内阻Rpwell经由P型连接区390连接至晶闸管的阴极；同样所述寄生PNP管T2的发射极(N型注入区360)直接连接至晶闸管的阴极，而集电极(N阱310)则通过N阱310的寄生内阻Rnwell经由N型连接区380连接至晶闸管的阳极。由于所述寄生PNP管Tl的基极(N型310)以及寄生NPN管T2的基极(P阱320)同时作为对方的集电极，因此可视为寄生PNP管Tl以及寄生NPN管T2的基极与对方的集电极直接连接，上述连接方式即构成了典型的晶闸管电路。而P型注入区370、N阱310、P阱320、N型注入区360即形成寄生晶闸管的PNPN结构。由于P型注入区370以及N型注入区360均位于半导体衬底的表面区域，且其间不存在浅沟槽隔离，只需在离子注入时，通过第一伪栅330以及第二伪栅340的自对准功能，将两者间隔开。因此上述PNPN结构中的电流通路也形成于半导体衬底的表面区域，电流路径相比于现有的寄生晶闸管大大缩短。
[0041]参考图3所示，本发明的还提供静电保护电路，包括以上所述的寄生晶闸管以及与所述P型触发电压调整区350连接的触发电路。本发明中，所述P型触发电压调整区350由于位于第一伪栅330以及第二伪栅340之间的P阱320内，且与所述P阱320的掺杂类型相同。故所述N阱310、所述P阱320以及所述N型注入区360构成寄生NPN管T2中，P型触发电压调整区350即可等同于直接连接于寄生NPN管T2的基极。在实际的电路连接中，仅需所述P型触发电压调整区连接至触发电压调整电路，用以提高寄生NPN管T2的基极电位，使得寄生NPN管T2迅速导通，便可以实现调整降低晶闸管的触发电压的目的。
[0042]参考图4所示，图4为本发明所述静电保护电路的第一实施例示意图，所述触发电路500包括RC回路510以及反相器电路520。所述反相器电路520包括栅极和漏极相互连接的PMOS和NM0S，所述漏极与所述P型触发电压调整区350连接。所述PMOS的源极连接所述阴极，所述NMOS的源极连接所述阳极。所述RC回路510中的电阻和电容的耦合点连接所述栅极。所述电阻连接所述阴极，所述电容连接所述阳极。
[0043]在非静电保护的情况下，保证所述阳极与所述阴极之间的晶闸管的触发导通电压大于外部电路正常工作时述阳极与所述阴极之间的电压差即可。由于反相器电路520的输入端通过RC回路510的电阻与所述阳极连接，因此反相器中PMOS管导通而NMOS管关闭。此时寄生NPN管T2的基极(P型触发电压调整区)通过PMOS管与所述阳极连接，电位应当与所述阳极的电位相同。
[0044]假设外部电路中发生了静电破坏，而在所述阳极形成了一个瞬时的静电脉冲，需要通过所述阴极释放至地。此时所述阳极与所述阳极之间的瞬时电势差突然增大，因此首先在所述RC回路510中产生耦合效应。使得反相器电路520中的PMOS开启，电流流入所述P阱320，寄生内阻Rpwell两端迅速产生压降，使得寄生NPN管T2的基极-发射极正偏，寄生NPN管T2导通，而寄生NPN管T2的集电极与寄生PNP管Tl的基极直接连接，使得寄生PNP管Tl的基极-发射极正偏，寄生PNP管Tl也迅速导通，使得寄生晶闸管被触发。由上述过程可知，上述RC耦合回路在所述阳极以及所述阴极产生瞬时电势差时，能够诱发晶闸管的导通，也即所述触发电路等效于调整降低了晶闸管的触发电压。随着寄生晶闸管的导通，聚集于所述阳极的静电脉冲，将迅速通过晶闸管经由所述阴极接地释放。最终静电脉冲释放结束后，晶闸管关闭，所述静电保护电路完成静电保护的功能，重新截止关闭。
[0045]参考图5所示，图5为本发明所述静电保护电路的第二实施例示意图，所述触发电路600包括RC回路610以及反相器电路620。所述反相器电路620为三级反相器回路，每一级中均包括栅极和漏极相互连接的PMOS和NM0S，其中，第一级反相器回路中的漏极与所述P型触发电压调整区350连接。并且PMOS的源极连接所述阴极，NMOS的源极连接所述阳极。所述RC回路510中的电阻和电容的耦合点连接至第三极反相器回路的栅极。所述RC回路510中的电阻连接所述阴极，电容连接所述阳极。
[0046]与第一实施例相同，在非静电保护的情况下，寄生NPN管T2的基极(P型触发电压调整区)通过PMOS管与所述阳极连接，电位应当与所述阳极的电位相同。当外部电路中发生了静电破坏，PMOS迅速开启，使得寄生NPN管T2以及寄生PNP管Tl迅速导通，使得寄生晶闸管触发，将静电脉冲释放。
[0047]在本实施例中，所述反相器电路620并不限于三级反相器回路，还可以为五级反相器回路等奇数级反相器回路，只要使得PMOS开启，匪OS关闭，使得P型触发电压调整区通过PMOS管与所述阳极连接，电位应当与所述阳极的电位相同，亦在本发明的保护范围之内。
[0048]参考图6所示，图6为本发明所述静电保护电路的第三实施例示意图，所述静电保护电路包括寄生晶闸管以及与所述P型触发电压调整区350连接的触发电路，所述触发电路为一 RC回路700，所述RC回路700的电阻与电容的耦合点与所述P型触发电压调整区350连接。所述RC回路700中的电容与所述阳极连接，
[0049]在非静电保护的情况下，寄生NPN管T2的基极(P型触发电压调整区)通过电容与所述阳极连接，电位与所述阳极的电位相同。当外部电路中发生了静电破坏，在所述阳极产生静电脉冲，所述P型触发电压调整区350的电位迅速提升，使得寄生NPN管T2迅速导通，同时寄生PNP管Tl也随着导通，使得寄生晶闸管触发，将静电脉冲有所述阴极释放。
[0050]综上所述，本发明提供的寄生晶闸管包括有半导体衬底、N阱、P阱、第一伪栅、第二伪栅、P型触发电压调整区、N型掺杂区以及P型掺杂区。本发明中，在N阱与P阱之间的半导体衬底表面形成第一伪栅，使得晶闸管在工作时，电流通过可以直接在N阱和P阱的表面流通，使得电流通路路径缩短，电路通路的内阻减小，因而具有开启速度快、触发电压低的特点，另一方面，通过在P阱中设置P型触发电压调整区，并且在P型触发电压调整区外接一触发电路形成的静电保护电路，通过触发电路提升P型触发电压调整区的电位，使得寄生晶闸管触发，因此，能够进一步降低寄生晶闸管触发导通电压。
[0051]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种寄生晶闸管，其特征在于，包括: 半导体衬底，所述半导体衬底内包括有相邻的N阱和P阱； 第一伪栅和第二伪栅，所述第一伪栅和所述第二伪栅位于所述半导体衬底的表面，所述第一伪栅同时覆盖部分所述N阱和部分所述P阱，所述第二伪栅覆盖部分所述P阱； P型触发电压调整区，所述P型触发电压调整区位于所述第一伪栅和所述第二伪栅之间的所述P阱内；以及 N型掺杂区和P型掺杂区，所述N型掺杂区位于所述第二伪栅相对于所述P型触发电压调整区另一侧的所述P阱内，所述P型掺杂区位于所述第一伪栅相对于所述P型触发电压调整区另一侧的所述N阱内。
2.如权利要求1所述的寄生晶闸管，其特征在于，所述寄生晶闸管还包括N型连接区和P型连接区，所述N型连接区位于所述P型掺杂区的相对于所述第一伪栅的另一侧的所述N阱内，所述P型连接区位于所述N型掺杂区相对于所述第二伪栅的另一侧的所述P阱内。
3.如权利要求2所述的寄生晶闸管，其特征在于，所述寄生晶闸管还包括阳极和阴极，所述阳极连接至所述P型掺杂区和所述N型连接区，所述阴极连接至所述N型掺杂区和所述P型连接区。
4.如权利要求3所述的寄生晶闸管，其特征在于，所述寄生晶闸管还包括有浅沟槽隔离结构，所述浅沟槽隔离结构隔离所述P型掺杂区和所述N型连接区以及所述N型掺杂区和所述P型连接区。
5.一种静电保护电路，其特征在于，包括:如权利要求1至4任意一项所述的寄生晶闸管以及与所述P型触发电压调整区连接的触发电路。
6.如权利要求5所述的静电保护电路，其特征在于，所述触发电路包括RC回路以及反相器电路。
7.如权利要求6所述的静电保护电路，其特征在于，所述反相器电路包括栅极和漏极相互连接的PMOS和NM0S，所述漏极与所述P型触发电压调整区连接。
8.如权利要求7所述的静电保护电路，其特征在于，所述PMOS的源极连接所述阴极，所述NMOS的源极连接所述阳极。
9.如权利要求7所述的静电保护电路，其特征在于，所述RC回路中的电阻和电容的耦合点连接所述栅极。
10.如权利要求8所述的静电保护电路，其特征在于，所述电阻连接所述阴极，所述电容连接所述阳极。
【文档编号】H01L23/60GK104269396SQ201410503230
【公开日】2015年1月7日 申请日期:2014年9月26日 优先权日:2014年9月26日
【发明者】单毅 申请人:武汉新芯集成电路制造有限公司