芯片堆叠封装结构的制作方法
【专利摘要】本发明提供了一种芯片堆叠封装结构，所述芯片堆叠封装结构包括：基板；第一芯片，位于基板上，通过引线连接到基板；第二芯片，位于第一芯片上方，第二芯片的一端与第一芯片叠置，第二芯片的另一端延伸到第一芯片外部，第二芯片的所述另一端通过凸块电连接到基板。通过本发明提供的芯片堆叠结构，可以使芯片与芯片、芯片与基板之间的电连接更自由化。
【专利说明】芯片堆叠封装结构
【技术领域】
[0001]本发明涉及一种芯片堆叠封装结构，更具体地，涉及一种引线键合芯片与倒装芯片堆叠的封装结构。
【背景技术】
[0002]随着智能移动设备的使用越来越普遍，设备厚度越来越薄，对半导体芯片封装的要求也越来越高。因此，多芯片封装成为一种主流封装形式。
[0003]多芯片封装是将多个芯片堆叠封装在一个封装体中，以提高电子元件的密度，缩短电子元件之间的电学路径，此技术不仅可以减少使用多个芯片所占的面积，更可提高多个芯片整体的性能。
[0004]图1是示出了现有技术的一种芯片堆叠封装结构的剖视图。参照图1，现有技术的芯片堆叠封装结构包括:基板150 ;第一芯片110，通过凸块121以倒装方式连接到基板150 ;第二芯片120，通过引线130以引线键合方式连接到基板150 ;底部填充层170，填充在第一芯片110与基板150之间。在这种封装结构中，在对第二芯片120执行焊接和引线键合工艺之前，需要在第一芯片110和基板150之间设置底部填充层170以保护凸块121。由于需要进行额外的底部填充工艺，所以增加了成本。如果不设置底部填充层170，那么在对第二芯片120进行焊接和引线键合时容易损坏第一芯片110的凸点122。另外，键合在第二芯片120上的引线130的高度也会导致封装件的厚度增加。
[0005]图2是在CN102136434A中公开的芯片堆叠封装结构的剖视图。在CN102136434A中公开的芯片堆叠封装结构包括:基板250 ;第一芯片210，安装在基板250上，通过引线230以引线键合方式连接到基板250 ;中间层201，布置在第一芯片210的有源表面的至少部分上，具有多个通孔212;第二芯片220，通过凸点(未示出)以倒装方式连接到第一芯片210。在这种封装结构中，第二芯片220不能和基板250直接连接，而只能通过第一芯片210与基板250间接连接。因此，需要在第一芯片210上重新进行布线，所以必须设置中间层201，以使第一芯片210与第二芯片220绝缘并连接。由于增加了工艺流程，所以导致成本增加。另外，在图2所示的封装结构中，第一芯片210的面积必须大于第二芯片220的凸点所围成的面积，否则无法将上层芯片的凸点与下层芯片电连接，所以这种封装结构对芯片尺寸有限制性要求。
【发明内容】
[0006]针对以上问题，本发明提出了一种新的芯片堆叠封装结构，可以薄化封装件厚度并且实现上层芯片与基板直接连接而无需增加额外的工艺，所以降低了成本。根据本发明的芯片堆叠封装结构的连接方式更多样化，封装设计更具自由性。
[0007]根据本公开的实施例，一种芯片堆叠封装结构可以包括:基板；第一芯片，位于基板上，通过引线连接到基板；第二芯片，位于第一芯片上方，第二芯片的一端与第一芯片叠置，第二芯片的另一端延伸到第一芯片外部，第二芯片的所述另一端通过凸块电连接到基板。
[0008]所述芯片堆叠封装结构还可以包括:第一粘结层，设置在基板和第一芯片之间；第二粘结层，设置在第一芯片和第二芯片之间。
[0009]所述芯片堆叠封装结构还可以包括用来包封第一芯片和第二芯片的模塑构件。
[0010]所述芯片堆叠封装结构还可以包括:第一粘结层，设置在基板和第一芯片之间；以及凸点，位于第一芯片和第二芯片之间，并且将第一芯片电连接到第二芯片。
[0011]所述芯片堆叠封装结构还可以包括用来包封第一芯片和第二芯片的模塑构件，并且所述模塑构件的一部分填充在第一芯片和第二芯片之间。
[0012]所述凸块可以包括导电金属柱和凸点。
[0013]所述导电金属柱可以是铜柱，所述凸点可以是焊锡球。
【专利附图】
【附图说明】
[0014]通过下面结合附图进行的详细描述，本发明的特征和优点将变得更容易理解，在附图中:
[0015]图1是示出现有技术的芯片堆叠封装结构的剖视图；
[0016]图2是示出根据现有技术的芯片堆叠封装结构的剖视图；
[0017]图3是示出根据本发明第一实施例的芯片堆叠封装结构的剖视图；以及
[0018]图4是示出根据本发明第二实施例的芯片堆叠封装结构的剖视图。
【具体实施方式】
[0019]在下文中，现在将参照附图更充分地描述示例实施例；然而，示例实施例可以以不同的形式实施，并且不应该被解释为限于在此阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且将本发明的范围充分地传达给本领域技术人员。
[0020]在附图中，为了示出的清晰，可以夸大层和区域的尺寸。还将理解的是，当元件被称作设置“在”另一元件“上”时，该元件可以直接位于另一元件上，或者也可以存在中间元件。另外，将理解的是，当元件被称作“在”另一元件“下方”时，该元件可以直接位于所述另一元件下方，也可以存在一个或多个中间元件。此外，还将理解，当元件被称作“在”两个元件“之间”时，该元件可以是位于所述两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。同样的标记始终表示同样的元件。
[0021]图3是示出根据本发明第一实施例的芯片堆叠封装结构300的剖视图。
[0022]参照图3，根据本发明的第一实施例的芯片堆叠封装结构300包括:基板350 ;第一芯片310，位于基板350上；第二芯片320，堆叠在第一芯片310上方，第二芯片320的一端与第一芯片310叠置,第二芯片320的另一端延伸到第一芯片310的外部；第一粘结层340，设置在第一芯片310和基板350之间；第二粘结层360，设置在第一芯片310和第二芯片320之间；凸块321，位于基板350上，用来支撑第二芯片320，并且将第二芯片320的所述另一端连接到基板350。
[0023]在芯片堆叠封装结构300中，基板350可以包括多个导电图案351，导电图案351可以由诸如铜等的金属材料形成。在导电图案351的下侧的开口处，可以焊接一个或多个焊料凸点(未示出)以将基板350连接到外部。
[0024]第一芯片310的有源表面背向基板350。术语“有源表面”是指芯片的具有有源区域的面，芯片的有源表面可以安装一个或多个电路部件，诸如晶体管、无源部件等。
[0025]第一粘结层340设置在第一芯片310和基板350之间以将第一芯片310粘结到基板350上。在本发明的实施例中，第一粘结层340可以是糊剂、粘合胶或粘合薄膜等。第一芯片310的有源表面具有多个焊盘311，虽然图3中只示出了一个焊盘，但是本发明不限于此。引线330将第一芯片110上的焊盘311键合到导电图案351，从而使第一芯片310电连接到基板350。引线330的数量没有限制，可以与第一芯片310的焊盘311的数量相对应，引线330可以由导电金属材料制成，例如，引线330可以是金线。
[0026]第二芯片320放置在第一芯片310上方，并且第二芯片320的具有多个焊盘(未不出)的有源表面朝向第一芯片310的有源表面。第二芯片320的一端与第一芯片310叠置，第二芯片320的另一端延伸到第一芯片310外部。第二粘结层360设置在第一芯片310与第二芯片320叠置的部分处以将第二芯片320粘结到第一芯片310。另外，第二粘结层360也可以覆盖第二芯片320的整个有源表面。第二芯片320的所述另一端通过凸块321连接到基板350。凸块321可以包括由导电金属形成的柱状构件和凸点，例如，柱状构件可以是铜(Cu)柱，凸点可以由诸如金属、焊料或合金的导电材料形成的结构，并且可以具有各种形状和配置。例如，凸点可以是焊锡球。当加热凸点以使其回流(或者熔化)时，实现了第二芯片320与基板350之间的电连接。
[0027]另外，如图3所示，凸块321的高度为第二芯片320的有源表面到基板350的高度。在本实施例中，第一芯片310和第二芯片320之间没有空隙，所以凸块321的高度基本与第一芯片310的厚度相当。
[0028]芯片堆叠封装结构300还可以包括将以上描述的各种元件塑封的塑模构件380。模塑构件380可以由诸如环氧树脂(EMC)等的树脂材料形成，但本发明不限于此。
[0029]在本实施例中，第一芯片310可以通过引线键合方式连接到基板350，第二芯片320可以通过倒装方式连接到基板350。
[0030]根据本发明的第一实施例，通过第一芯片与第二芯片的错层结构，可以将第二芯片直接连接到基板而不用经由第一芯片将第二芯片连接到基板，从而提高了电气特性，并且减小了封装件的厚度。
[0031]下面将参照图4来描述根据本发明的第二实施例的芯片堆叠封装结构400。
[0032]如图4所示，根据本发明第二实施例的芯片堆叠封装结构400包括:基板450 ;第一芯片410,位于基板450上；第二芯片420,堆叠在第一芯片410上方,第二芯片420的一端与第一芯片410叠置,第二芯片420的另一端延伸到第一芯片410的外部；第一粘结层440,设置在第一芯片410和基板450之间；凸点412,位于第一芯片410和第二芯片420之间，以连接第一芯片410和第二芯片420 ;凸块421，位于基板450上，用来支撑第二芯片420，并且将第二芯片420的所述另一端连接到基板450。
[0033]与第一实施例不同的是，在第二实施例中，在第二芯片420与第一芯片410之间没有形成第二粘结层，而是在第二芯片420与第一芯片410之间填充有模塑构件480的模塑材料。
[0034]详细地讲，位于第一芯片410的有源表面和第二芯片420的有源表面之间的一个或多个凸点412分别与第一芯片410上的焊盘411和第二芯片420的焊盘423对准，当加热凸点412以使其回流(或者熔化)时，在第一芯片410和第二芯片420之间形成电连接。
[0035]凸点412可以包括由诸如金属、焊料或者合金的导电材料形成的结构，并且可以包括各种形状和配置，例如，凸点412可以是焊锡球。凸点412可以使用诸如受控塌陷连接(C4)工艺的凸点成形工艺来形成，凸点412的数量没有限制，可以与上下层芯片叠置区域的焊盘数量对应。凸点412的尺寸可以是现有技术中使用的最小尺寸，例如，凸点412的直径为15um。
[0036]绝缘材料可以填充在第一芯片410和第二芯片420之间以使第一芯片410和第二芯片420绝缘并且使凸点412固定，为了简化工艺，绝缘材料可以使用塑模构件480的塑封材料，而且可以与塑模构件480同时形成。
[0037]芯片堆叠封装结构400还包括将以上描述的元件塑封的塑模构件480。如上所述，塑模构件480的塑封材料可以填充在第一芯片410和第二芯片420之间以使它们彼此电绝缘，模塑构件480可以由诸如环氧树脂(EMC)等的树脂材料形成，但本发明不限于此。
[0038]根据本发明的第二实施例，第一芯片410和第二芯片420通过凸点412连接，同时第二芯片420和基板450也通过凸块421直接连接，这种封装结构减小了封装件的厚度，而且连接方式更多样化，封装的自由性更高。
[0039]虽然已经通过示例的方式描述了以上实施例，但是本领域技术人员将清楚的是，本发明的范围不限于以上具体实施例，本发明的范围由权利要求限定。
【权利要求】
1.一种芯片堆叠封装结构，其特征在于，所述芯片堆叠封装结构包括: 基板； 第一芯片，位于基板上，通过引线连接到基板； 第二芯片，位于第一芯片上方，第二芯片的一端与第一芯片叠置，第二芯片的另一端延伸到第一芯片外部，第二芯片的所述另一端通过凸块电连接到基板。
2.根据权利要求1所述的芯片堆叠封装结构，其特征在于，所述芯片堆叠封装结构还包括: 第一粘结层，设置在基板和第一芯片之间；以及 第二粘结层，设置在第一芯片和第二芯片之间。
3.根据权利要求2所述的芯片堆叠封装结构，其特征在于，所述芯片堆叠封装结构还包括:模塑构件，用来包封第一芯片和第二芯片。
4.根据权利要求1所述的芯片堆叠封装结构，其特征在于，所述芯片堆叠封装结构还包括: 第一粘结层，设置在基板和第一芯片之间；以及 凸点，位于第一芯片和第二芯片之间，并且将第一芯片电连接到第二芯片。
5.根据权利要求4所述的芯片堆叠封装结构，其特征在于，所述芯片堆叠封装结构还包括:模塑构件，用来包封第一芯片和第二芯片，并且所述模塑构件的一部分填充在第一芯片和第二芯片之间。
6.根据权利要求1所述的芯片堆叠封装结构，其特征在于，所述凸块包括导电金属柱和凸点。
7.根据权利要求6所述的芯片堆叠封装结构，其特征在于，所述导电金属柱是铜柱，所述凸点是焊锡球。
【文档编号】H01L23/538GK104392979SQ201410655325
【公开日】2015年3月4日 申请日期:2014年11月17日 优先权日:2014年11月17日
【发明者】徐磊 申请人:三星半导体(中国)研究开发有限公司, 三星电子株式会社