一种特殊cmos esd原件结构的制作方法
【专利摘要】本实用新型公开了一种特殊CMOS?ESD原件结构，由P-N-P-N四层半导体结构组成，所述P-N-P-N四层半导体结构设有gate端，所述gate端设有poly电阻，所述poly电阻接入GND。本实用新型改变触发电压使其达到保护IC的电压，从而利用小面积大电流的ESD保护结构保护IC。
【专利说明】一种特殊CMOS ESD原件结构
【技术领域】
[0001]本实用新型涉及半导体集成电路领域，尤其涉及一种特殊CMOS ESD原件结构。
【背景技术】
[0002]CMOS,即 Complementary Metal Oxide Semiconductor,为互补金属氧化物半导体，电压控制的一种放大器件。是组成CMOS数字集成电路的基本单元。ESD，即Electro-Static discharge,为静电放电。静电放电会给电子器件带来破坏性的后果,是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变，因此要进一步优化电路的抗ESD性能，如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。
【发明内容】
[0003]本实用新型的目的在于克服现有技术的不足，提供一种成本低、性能可靠的特殊CMOS ESD原件结构。
[0004]本实用新型的上述目的通过如下技术方案予以实现:
[0005]一种特殊CMOS ESD原件结构，由P_N_P_N四层半导体结构组成，所述P_N_P_N四层半导体结构依次为 P+ diffusion, N-well, P-substrate, N+diffusion,所述 P-N-P-N四层半导体结构设有gate端,所述gate端设有poly电阻,所述poly电阻接入GND。
[0006]通过此结构构成基本的Iatchup结构，在gate端加入poly电阻到GND,使其对GND产生寄生电容以及电阻，减小其触发电压。提供ESD放电时的大电流通路。改变此结构的触发电压使其达到保护IC的电压，从而利用小面积大电流的ESD保护结构保护1C。
[0007]与现有技术相比，本实用新型的有益效果如下:
[0008]本实用新型通过特殊CMOS ESD原件结构来改变触发电压使其达到保护IC的电压，从而利用小面积大电流的ESD保护结构保护1C。其成本低，性能可靠。与传统的ESDCMOS相比具有在单位面积下拥有最高ESD防护能力，为5倍以上的ESD保护效果。且触发电压较低，应用于IC设计中的芯片ESD保护能节省较大成本。
[0009]说明书附图
[0010]图1为本实用新型的结构示意图；
[0011]图2为本实用新型的结构制备示意图；
[0012]图3为本实用新型的原理图。
【具体实施方式】
[0013]下面结合说明书附图和具体实施例对本实用新型作出进一步地详细阐述，但实施例并不对本发明做任何形式的限定。[0014]实施例1
[0015]如图1所示，一种特殊CMOS ESD原件结构，由P_N_P_N四层半导体结构组成，所述P-N-P-N 四层半导体结构依次为 P+ diffusion, N-well, P-substrate, N+diffusion,所述P-N-P-N四层半导体结构设有gate端,所述gate端设有poly电阻,所述poly电阻接入GND。如图2，3所示，根据不同的制程，调节图中N/P区域的注入浓度，以及X，Y，Z的距离，并通过ESD测试，找出适合设计电压的最优触发电压和器件面积。
【权利要求】
1.一种特殊CMOS ESD原件结构，其特征在于，由P-N-P-N四层半导体结构组成，所述P-N-P-N 四层半导体结构依次为 P+ diffusion, N-well，P-substrate，N+diffusion，所述P-N-P-N四层半导体结构设有gate端，所述gate端设有poly电阻，所述poly电阻接入GND0
【文档编号】H01L27/02GK203760474SQ201420103098
【公开日】2014年8月6日 申请日期:2014年3月7日 优先权日:2014年3月7日
【发明者】叶兆屏, 姚瑞琨, 林斌斌 申请人:广州灿博电子科技有限公司